JPH06104399A

JPH06104399A - 半導体記憶装置

Info

Publication number: JPH06104399A
Application number: JP4278110A
Authority: JP
Inventors: Katsuhiko Hieda; 克彦稗田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-09-22
Filing date: 1992-09-22
Publication date: 1994-04-15

Abstract

(57)【要約】【目的】小さなメモリセル面積で大きな蓄積容量を得
ることができ、かつ微細化してもＭＯＳトランジスタの
リークが少なく、接合リークの増加を抑えることのでき
るＤＲＡＭを提供することにある。【構成】ｎ型Ｓｉ基板１上に１個のＭＯＳトランジス
タと１個のキャパシタからなるメモリセルを複数個集積
してなるＤＲＡＭにおいて、基板１中に形成されたトレ
ンチ８の中にキャパシタ絶縁膜９を介して蓄積電極とな
るポリＳｉ層１０が埋込み形成され、このポリＳｉ層１
０の上にポリＳｉ層１１が形成され、このポリＳｉ層１
１は一部がトレンチ８の外にも延在してＭＯＳトランジ
スタのソース・ドレインの一方の不純物領域の一部とな
り、ＭＯＳトランジスタのソース・ドレインの他方の不
純物領域はポリＳｉ層１１の一部と同一層で形成されて
いることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、１個のＭＯＳトランジ
スタと１個のキャパシタによりメモリセルを構成するダ
イナミック型の半導体記憶装置（ＤＲＡＭ）に関する。

【０００２】

【従来の技術】近年、ＤＲＡＭの高集積化は急速に進展
している。ＤＲＡＭの更なる高集積化をはかるために、
メモリセル構造としてキャパシタをトランジスタの上に
積み上げた、いわゆるスタック型キャパシタセルや、Ｓ
ｉ基板に溝を掘ってその内壁をキャパシタとして用い
る、いわゆるトレンチ型セルなどが各種提案されてい
る。特に、トレンチ型は溝の深さを深くすれば蓄積容量
（Ｃs ）を大きくできるため、小さな面積でも大きな蓄
積容量を実現できるメモリセル構造として注目されてい
る。

【０００３】この種のメモリセルの中で、基板を共通電
極とし、溝内に各キャパシタ毎に独立のキャパシタ電極
を埋込み形成するものは、記憶ノードが基板から分離さ
れるために耐ソフトエラー特性が優れたものとして注目
されている（例えば、IEDM85, p710〜713 ）。

【０００４】図４８（ａ）（ｂ）はこのようなメモリセ
ル構造を示す平面図とそのＡ−Ａ′断面図であり、隣接
する２ビット分を示している。ｐ⁺型Ｓｉ基板１０１に
ｐ型層１０２をエピタキシャル成長させたウェハが用い
られ、フィールド絶縁膜１０３で素子分離された各メモ
リセル領域にキャパシタとＭＯＳトランジスタからなる
メモリセルが形成されている。

【０００５】即ち、各メモリセル領域内に溝１０４が形
成され、この溝１０４内にキャパシタ絶縁膜１０５を介
してキャパシタ電極１１０が埋込み形成されている。キ
ャパシタ領域に隣接する領域に、ゲート絶縁膜１０７を
介して第３層多結晶シリコン膜によるゲート電極１０８
が形成され、これをマスクとして不純物をドープしてソ
ース・ドレイン拡散層１０９₁，１０９₂が形成され
て、ＭＯＳトランジスタが構成されている。

【０００６】ゲート電極１０８は基板の一方向に複数の
メモリセルに連続的に配設されて、ワード線となる。こ
こで、キャパシタ電極は、溝１０４の途中まで埋込んだ
第１層多結晶シリコン膜１１０とこの上に重ねた第２層
多結晶シリコン膜１１１とからなる。多結晶シリコン膜
１１１の一部は、基板上面に延在して基板と接続されて
いる。そして、多結晶シリコン膜１１１の不純物が基板
に拡散され、この拡散層はゲート電極１０８をマスクと
して形成される拡散層１０９₁と一体のものとなる。こ
うしてキャパシタ電極は基板上面でＭＯＳトランジスタ
の拡散層と電気的に接続され、これが記憶ノードとな
る。ｐ⁺型Ｓｉ基板１０１は従来のセルプレートに代わ
って全キャパシタの共通電極となる。

【０００７】素子形成された基板上はＣＶＤ絶縁膜１１
２で覆われ、これにコンタクト孔が開けられて、ＭＯＳ
トランジスタの一方の拡散層１０９₂と電気的に接続さ
れるビット線１１３が配設される。

【０００８】しかしながら、このようなトレンチ型のメ
モリセルにおいて、６４Ｍビット，２５６Ｍビットと高
集積化が進むにつれて、次のような問題が明らかになっ
てきた。（１）高集積化が進み、例えば２５６Ｍビット程度の集
積度になると蓄積容量（Ｃｓ）を増大させるために、溝
の幅は細く、深さは深くなる。溝の幅が細くなるとＣｓ
を増加させるために溝の深さは深くなり、それがＤＲＡ
Ｍ製造プロセスを複雑にし、かつ工期を非常に長くし、
さらに複雑なプロセスは製造歩留まりを著しく低下させ
る原因となっていた。（２）従来のＤＲＡＭのメモリセル構造では集積度が進
み、メモリセルの面積はワード線，ビット線のライン＆
スペースの最小寸法で決まり、更なる集積化は最小寸法
の更なる縮小によって達成されるようになってきてい
た。このため、ＭＯＳトランジスタのサイズは非常に小
さくなってきて、２５６Ｍビット程度の集積度になると
チャネル長が０．２５μｍ程度になり、パンチスルーが
起こったり、しきい値電圧（Ｖth）が低下するなどのシ
ョート・チャネル効果が発生し、ＭＯＳトランジスタの
カット・オフ特性が著しく劣化する。（３）また、複雑なメモリセル構造に起因したＳｉ基板
中のストレスにより発生する接合リークの増大などによ
って、キャパシタに蓄積した電荷を長時間保持すること
ができず、ＤＲＡＭ動作上の信頼性に重大な問題が生じ
ていた。（４）メモリセルにおいて、キャパシタ部とトランジス
タ部を接続する領域を必要とするためメモリセルの面積
が大きくなり、微細化に向かないという重大な問題が生
じていた。（５）上記の問題を解決するために、図４９（ａ）に示
すように、ＭＯＳトランジスタ群を素子分離領域を介さ
ずに直列に接続し、これらのＭＯＳトランジスタの各ソ
ース（或いはドレイン）にそれぞれの一端が接続された
情報記憶用のキャパシタを有し、直列接続したＭＯＳト
ランジスタの出力端子にビット線を接続しメモリセルの
面積を縮小しようとする試みが提案されている。しか
し、このような新しいメモリセル方式（ＭＡＮＤ型）を
採用しても、基本的には１ビットはＭＯＳトランジスタ
とキャパシタから構成されており、いかにして小さな面
積で大きな蓄積容量（Ｃｓ）を実現するかが問題であっ
た。

【０００９】なお、ＮＡＮＤ型のメモリセル構造は、ワ
ード線がライン＆スペースの最小寸法に近いピッチで形
成されるため、トレンチ型よりもスタック型の方が適し
ているとして数々提案されていた。しかしながら、この
ようなスタック型セルでは、小さな面積で十分な蓄積容
量を実現しようとすると、蓄積電極の構造が複雑になっ
たり、蓄積電極の高さが例えば１μｍ程度になったりし
てコンタクトが深くなり過ぎて製造工程が非常に困難に
なると言う問題が発生していた。

【００１０】

【発明が解決しようとする課題】以上のように、従来の
ＤＲＡＭセルは（１）高集積化時に製造プロセスが複雑
になったり製造歩留まりが著しく低下したりする問題、
（２）ワード線，ビット線がライン＆スペースの最小寸
法に近いピッチで形成されるため、更なる微細化が達成
されないと著しいメモリセルの微細化は達成されないと
言う問題、（３）微細化や複雑なセル構造によりＭＯＳ
トランジスタのリークや接合リークが増加すると言う問
題、（４）メモリセル面積が増大する問題があった。

【００１１】本発明は、上記問題点を解決するためにな
されたもので、その目的とするところは、小さなメモリ
セル面積で大きな蓄積容量を得ることができ、かつ微細
化してもＭＯＳトランジスタのリークが少なく、接合リ
ークの増加を抑えることのできる半導体記憶装置を提供
することにある。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。

【００１３】即ち本発明（請求項１）は、半導体基板上
にＭＯＳトランジスタとキャパシタからなるメモリセル
を複数個集積してなる半導体記憶装置において、半導体
基板中に形成された溝の中にキャパシタ絶縁膜を介して
蓄積電極となる導電層が埋込み形成され、この導電層は
一部が溝の外にも延在してＭＯＳトランジスタのソース
・ドレインの一方の不純物領域の一部となり、ＭＯＳト
ランジスタのソース・ドレインの他方の不純物領域は導
電層の一部と同一層で形成されていることを特徴とす
る。

【００１４】さらに、上記のＭＯＳトランジスタのソー
ス・ドレインを成す不純物領域は、素子分離用絶縁膜上
にも一部延在していて、半導体基板上に形成された導電
層を主領域とする高濃度不純物層と半導体基板中に形成
された低濃度不純物層から形成され、ＭＯＳトランジス
タのチャネル長は高濃度不純物層間の距離で決まり、該
トランジスタのゲート電極層の周辺部がゲート絶縁膜と
接する領域がないことを特徴とする。

【００１５】また本発明（請求項３）は、半導体基板上
にＭＯＳトランジスタを直列接続すると共に各トランジ
スタにキャパシタを接続したＮＡＮＤ型メモリセルを複
数個集積してなる半導体記憶装置において、半導体基板
中に形成された溝の中にキャパシタ絶縁膜を介して蓄積
電極となる導電層が埋込み形成され、この導電層は一部
が溝の外にも延在してＭＯＳトランジスタのソース・ド
レインの一方の不純物領域の一部となり、ＭＯＳトラン
ジスタのソース・ドレインの他方の不純物領域は導電層
の一部と同一層で形成されていることを特徴とする。

【００１６】また本発明（請求項４）は、半導体基板上
にＭＯＳトランジスタとキャパシタからなるメモリセル
を複数個集積してなる半導体記憶装置において、ＭＯＳ
トランジスタのソース・ドレイン領域の高濃度不純物拡
散層の少なくとも一部は、半導体基板上に積み上げ形成
された導電層により構成され、この導電層と素子形成領
域は自己整合的に形成されていて、導電層は素子分離領
域とＭＯＳトランジスタのチャネル領域に延在していな
いことを特徴とする。

【００１７】また本発明（請求項５）は、半導体基板上
に形成されたソース・ドレイン領域間のチャネル領域上
にゲート絶縁膜を介してゲート電極を形成したＭＯＳ型
半導体装置において、ソース・ドレイン領域は半導体基
板上に形成された導電層により形成され、かつ該ソース
・ドレイン領域はチャネル領域よりも上に位置すること
を特徴とする。

【００１８】

【作用】小さなセル面積でかつ比較的簡単な製造プロセ
スで高性能のＤＲＡＭを実現するには、（１）キャパシ
タとトランジスタの接続部をできるだけ小さくすると共
に、簡単なプロセスでこれを実現すること、（２）キャ
パシタ部を大きくしてもスタック型のようにメモリセル
部と周辺回路部の段差、いわゆる素子段差が大きくなら
ないようにメモリセル構造を工夫すること、（３）微細
化してもＭＯＳトランジスタのリークが少なく、接合リ
ークの増加を抑えることのできるストレスの少ないプロ
セスか、複雑な構造でもストレスが小さくできる構造を
提供すること、が重要である。

【００１９】本発明のＤＲＡＭでは、（１）メモリセルアレイ部におけるトレンチ内に埋込み
形成された蓄積電極層の一部がＭＯＳトランジスタのソ
ース又はドレイン領域の一部を兼ねているため、ＭＯＳ
トランジスタとトレンチ・キャパシタの接続領域が必要
ない。このため、トレンチ領域とトランジスタ領域を接
近させて配置することが可能となり、メモリセル面積を
小さくできる。（２）ＭＯＳトランジスタのソース・ドレイン領域のＳ
ｉ基板側の拡散層は素子形成領域のＳｉ基板上に自己整
合的に形成されたポリＳｉ層からの不純物の熱拡散によ
り形成されているため、非常に浅い接合深さを実現で
き、これによりショート・チャネル効果の小さな、良好
なカット・オフ特性を示す高性能トランジスタが実現で
きる。（３）トレンチ領域とトランジスタ領域を接近させて配
置することが可能となるため、同じメモリセル面積で比
較すると、トレンチのサイズを大きくでき、大きな蓄積
容量（Ｃｓ）を得ることができる。これは、ＤＲＡＭ動
作の信頼性を大きく向上させる。また、同じセル面積で
同じ蓄積容量ならば、トレンチの穴径を大きくでき、ト
レンチの深さを浅くできることになる。キャパシタの蓄
積電極とトランジスタのソース，ドレイン層を兼用され
ることで、製造工程が簡略化が実現できるし、メモリセ
ル面積の縮小化は製造歩留りを向上できる。（４）ソース・ドレイン領域の高濃度不純物層をＳｉ基
板の上に形成しているため、ソース、ドレイン拡散層の
抵抗を低減できる。本発明のような構造であることはソ
ース・ドレインの直列抵抗を低減するのに非常に大きな
効果がある。（５）コンタクト部は全てポリＳｉ層上にあり、Ｓｉ基
板上には無い構造のために、セル構造やその他のストレ
スなどに起因した欠陥の発生や、それによる接合リーク
の増加を抑制することができる。（６）素子分離用の絶縁膜を浅いトレンチに埋込む工程
の時、素子形成領域上に形成されているポリＳｉ層上の
窒化膜（Ｓｉ₃Ｎ₄）をエッチング・ストッパーとして
用いることができると共に、この窒化膜（Ｓｉ₃Ｎ₄）
はそのまま残しておいてゲート電極とソース・ドレイン
間の容量を低減するのに用いるため除去する必要がな
い。Ｓｉ基板側への素子分離用絶縁膜の埋込み工程のダ
メージを低減すると共に、ゲート電極とソース・ドレイ
ン間の容量を低減するのに用いるため除去する必要がな
いなど、製造プロセスの簡略化，トランジスタの高性能
化が同時に達成できる。（７）従来のトレンチ型のメモリセル構造では、新しい
直列接続型のメモリセル方式（ＮＡＮＤ型）に対応する
ことは製造プロセスを複雑にし非常に難しかったが、本
発明のメモリセル構造では、トレンチの上部で隣接する
ＭＯＳトランジスタとＭＯＳキャパシタを接続していく
構造のため、プロセスを複雑にすること無く、容易に対
応できるという特徴がある。（８）ＭＯＳトランジスタのチャネル領域には、ポリＳ
ｉ層をマスクにしてしきい値電圧（Ｖth）調整用の不純
物層がチャネル領域のみに選択的に形成されている。こ
れにより、接合リークや接合容量を低減することができ
る。（９）ＭＯＳトランジスタのチャネル長は、蓄積電極の
ポリＳｉ層とビット線コンタクトの領域に形成したポリ
Ｓｉ層の間の距離で決まるため、ゲート電極の幅によら
ない。よって、このポリＳｉ層の上にゲート電極が乗り
上げた分だけゲート電極幅を大きくとれ、ゲート電極の
抵抗を小さくすることができる。

【００２０】このように本発明によれば、小さなセル面
積でかつ比較的簡単な製造プロセスで、かつ微細化して
もＭＯＳトランジスタのリークが少なく、接合リークの
増加を抑えることのできる高性能のＤＲＡＭを実現する
ことができる。今後の高密度ＤＲＡＭではポーズ時間を
長期化するために、ＭＯＳトランジスタのリーク電流と
接合リーク電流の増加を抑えることのできる素子構造を
提供する本発明は重要である。

【００２１】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。

【００２２】図１〜図３は、本発明の第１の実施例に係
わるＤＲＡＭの２ビット分のメモリセル構造を説明する
ためのもので、図１はメモリセル部の平面図、図２
（ａ）は図１の矢視Ａ−Ａ′断面図、図２（ｂ）は図１
の矢視Ｂ−Ｂ′断面図、図２（ｃ）は図１の矢視Ｃ−
Ｃ′断面図、図３（ａ）は同時に形成するメモリセル部
以外のトランジスタ部の平面図、図３（ｂ）は図３
（ａ）の矢視Ｄ−Ｄ′断面図である。

【００２３】まず、メモリセル領域のｐウェル２中に、
フィールド絶縁膜３が所望のパターンに形成されてい
て、隣接するメモリセルのトレンチ（溝）８（８₁，８
₂）が形成され、ｎ型半導体基板１がいわゆるプレート
電極として用いられる。各トレンチ８の上部２μｍ程度
の内壁面には、５０ｎｍ程度の酸化膜７が形成されてお
り、トレンチ側面におけるリーク電流の発生を抑制して
いる。また、ｐウェル２は、この酸化膜７より浅くなる
ように形成されている。トレンチ８の４つの側面のうち
２側面はフィールド絶縁膜３に接し、その下部に酸化膜
７が形成されている。また、残りの２側面は、トレンチ
上部内壁の酸化膜７で他の層と分離されたり、リーク電
流の発生を抑えたりしている。

【００２４】トレンチ内壁には、全面にわたってＮＯ膜
などのキャパシタ絶縁膜９が形成されている。このキャ
パシタ絶縁膜９を介して、例えば導電層としてヒ素など
をドープしたポリＳｉ層１０が埋込み形成されていて、
そのポリＳｉ層１０と電気的につながった例えばヒ素等
をドープしたポリＳｉ層１１がトレンチの外に延在して
形成されている。即ちキャパシタは、ｎ型のＳｉ基板１
（プレート電極）とキャパシタ絶縁膜９と蓄積電極とな
るポリＳｉ層１０，１１からなっている。さらに、蓄積
電極の一部のポリＳｉ層１１は、一部がキャパシタ絶縁
膜９の上を越えてＭＯＳトランジスタ側のソース又はド
レイン領域に延在して形成され、その一部がソース・ド
レイン領域の高濃度不純物層としての働きをしている。

【００２５】ポリＳｉ層１１の下のＳｉ基板側には、ポ
リＳｉ層１１に比較して不純物濃度の小さいｎ型不純物
拡散層１２が形成されていて、この低濃度不純物層１２
の間のＳｉ基板側がいわゆるチャネル領域１５となる。
このチャネル領域１５には、ポリＳｉ層１１をマスクに
してＭＯＳトランジスタのしきい値電圧（Ｖth）を調整
するためのイオン注入層１５が形成されている。即ち、
チャネル領域のみ、いわゆるチャネルイオン注入層１５
を選択的に形成でき、接合リークや接合容量を従来構造
に比べて小さくすることができる。

【００２６】このようにチャネル長は従来のようにゲー
ト電極の長さで決まらずに、本構造ではポリＳｉ層１１
の間の距離で決まる。このため、いわゆる側壁残しなど
の方法を用いて、リソグラフィーの限界寸法よりチャネ
ル長を短くすることが可能である。また、ゲート電極１
６はポリＳｉ層１１の上に一部が乗り上げた構造となっ
ている。

【００２７】本メモリセル構造の特徴は、キャパシタ蓄
積電極を構成するポリＳｉ層がＭＯＳトランジスタのソ
ース又はドレイン層の一部となって、ＭＯＳトランジス
タのチャネル長を決定していることにある。これによ
り、キャパシタの蓄積電極部と、ＭＯＳトランジスタの
ソース又はドレインを電気的に接続するための別の導電
層やそれを配置するための余裕などが必要でなくなり、
メモリセル面積を小さくできる。

【００２８】次に、このＤＲＡＭの製造工程について説
明する。図４〜図１１は、このＤＲＡＭの製造方法を説
明するためのもので、図４，６，８，１０の（ａ）はメ
モリセル部の平面図（図１に対応）、（ｂ）は（ａ）の
矢視Ａ−Ａ′断面図（図２（ａ）に対応）、（ｃ）は
（ａ）の矢視Ｂ−Ｂ′断面図（図２（ｂ）に対応）、
（ｄ）は（ａ）の矢視Ｃ−Ｃ′断面図（図２（ｃ）に対
応）、図５，７，９，１１の（ａ）はメモリセル部以外
のトランジスタ部の平面図（図３（ａ）に対応）、
（ｂ）は（ａ）の矢視Ｄ−Ｄ′断面図（図３（ｂ）に対
応）である。以下に、具体的に本発明の第１の実施例に
ついての製造工程を説明する。

【００２９】まず、図４，図５に示すように、プレート
電極となるｎ型Ｓｉ基板１の上に、例えばｐウェル分程
度の膜厚だけＳｉ層をエピタキシャルさせた後に、深さ
約１．５μｍ程度のｐウェル２をメモリセル領域に通常
のリソグラフィー手法とイオン注入法及び熱拡散法を用
いて形成する。

【００３０】次いで、素子分離領域に例えば浅い（深さ
０．４μｍ程度）トレンチをＲＩＥ（反応性イオンエッ
チング法）などにより、異方性エッチングを行い形成す
る。さらに、この浅いトレンチに例えばＴＥＯＳ−Ｓｉ
Ｏ₂膜３などをＣＶＤ法で全面に推積し、全面をＲＩＥ
法を用いたエッチバック等の平坦化手法により平坦化す
ることにより、トレンチの中にＳｉＯ₂膜３を埋め込
む。これは、いわゆるトレンチ分離法の例であるが、こ
の他にもＳｉ₃Ｎ₄膜を用いたＬＯＣＯＳ法により膜厚
４００ｎｍ程度のフィールドＳｉＯ₂膜３を形成しても
よい。ここでは、チャネルストッパー層の図示は省略し
ているが必要であれば形成する。

【００３１】次いで、素子形成領域のＳｉ基板表面を露
出させた後、全面にバッファＳｉＯ₂膜４，Ｓｉ₃Ｎ₄
膜５，ＳｉＯ₂膜６を順次形成する。ここでは、バッフ
ァＳｉＯ₂膜４としてＣＶＤ−ＳｉＯ₂膜の例を示す
が、熱酸化膜でもよい。各々の膜厚は、例えば順に１０
ｎｍ，１００ｎｍ，３００ｎｍ程度とする。次いで、通
常のフォトリソグラフィー手法とＲＩＥ法を用いて、Ｃ
ＶＤ−ＳｉＯ₂膜６，Ｓｉ₃Ｎ₄膜５，ＳｉＯ₂膜４を
トレンチ・マスク・パターンになるようにエッチングす
る。

【００３２】次いで、ＣＶＤ−ＳｉＯ₂膜６をマスクと
してＳｉ基板をエッチングし、まずｐウェル層２より深
くなる程度、例えば深さ２μｍ程度の第１のトレンチを
形成する。さらに、第１のトレンチの内壁をダメージ処
理した後、内壁に膜厚５０ｎｍ程度のＳｉＯ₂膜７を例
えば熱酸化法により形成する。この後、ＲＩＥ法を用い
て第１のトレンチの底のＳｉＯ₂膜７を選択的に除去し
た後、ＳｉＯ₂膜６及びトレンチ側壁のＳｉＯ₂膜７を
マスクとしてＲＩＥ法で、Ｓｉ基板１中に第２のトレン
チ８（８₁，８₂…）を例えば深さ３μｍ程度形成す
る。

【００３３】このトレンチ側面にはキャパシタ絶縁膜を
形成するので、ＲＩＥのダメージ処理を行う。これに
は、アルカリ液などを含む液によって、トレンチ内壁の
Ｓｉ層を僅かにエッチングしたり熱酸化して、その酸化
膜を除去したり、Ｎ₂雰囲気で９００℃程度の高温でア
ニールしたりして結晶性を回復させたりするする、いわ
ゆるトレンチ後処理工程が適当である。

【００３４】次いで、図６，図７に示すように、全面に
キャパシタ絶縁膜９を形成した後、さらに全面に第１の
蓄積電極層となる例えばヒ素（Ａｓ）をドープしたポリ
Ｓｉ層１０又はアモルファスＳｉ層を推積する。その
後、ウェハの全面を化学的，機械的に研磨する、いわゆ
るケミカル・メカニカル・ポリッシング法を用いてポリ
Ｓｉ層１０，キャパシタ絶縁膜層９，ＳｉＯ₂層６を連
続研磨し、Ｓｉ₃Ｎ₄膜５で研磨をストップさせる。こ
れには、Ｓｉ₃Ｎ₄膜とＳｉＯ₂膜のエッチング（ポリ
ッシュ）選択比が取れるような研磨条件（ポリッシュ
材，荷重など）を選ぶ。

【００３５】なお、キャパシタ絶縁膜９として、ここで
はＮＯ膜の例について説明するが、後の熱工程に耐える
ことができれば、他の膜（例えば熱酸化膜のみ、Ｔａ₂
Ｏ₅膜等の高誘電体膜やそれらの組み合わせなど）でも
よい。

【００３６】まず、ＮＯ膜の場合、トレンチ内のＳｉ基
板１（ここでは、キャパシタのプレート電極である）の
表面の自然酸化膜をフッ酸を水で薄めた溶液か、或いは
シランガス（ＳｉＨ₄）により還元することにより除去
する方法を用いる。シランガスの場合は、トレンチ内壁
のキャパシタ形成領域の自然酸化膜を除去した後、真空
を切らずに、例えば高温（８５０℃程度）でアンモニア
ガス（ＮＨ₃）を流すことにより、露出したＳｉ表面に
例えば１ｎｍ程度のＳｉ₃Ｎ₄膜を形成する。

【００３７】この後、さらにＳｉ₃Ｎ₄膜を例えば膜厚
５０ｎｍ程度全面にＣＶＤ法により推積し、その表面を
例えば８００℃，ＨＣｌ：１０％程度の雰囲気で６０分
程度酸化することにより、いわゆるトップ酸化膜を約２
ｎｍ程度形成する。このようにして、Ｓｉ₃Ｎ₄膜の
“Ｎ”とトップ酸化膜の“０”が形成され、ＮＯ膜のキ
ャパシタ絶縁膜９が全面に形成される。

【００３８】次いで、図８，図９に示すように、まず露
出したポリＳｉ面（ここではトレンチ部の中に埋め込ま
れたポリＳｉ層１０のみ、他の領域はＳｉ₃Ｎ₄膜５で
覆われている）の表面に例えば熱酸化膜（図示せず）を
例えば１０ｎｍ程形成し、これをマスクにして表面層の
Ｓｉ₃Ｎ₄膜５を選択除去する。この除去には、例えば
ＣＦ₄ガスを用いたＣＤＥ法で行ってもよいし、或いは
リン酸を熱したいわゆるホットリン酸液を用いてもよ
い。この後、ＳｉＯ₂膜４及びポリＳｉ層１０の表面に
形成したＳｉＯ₂膜（図示せず）を例えば希ＨＦ液等に
より除去し、Ｓｉ基板表面及びポリＳｉ層１０の表面を
露出する。さらに、全面にポリＳｉ層１１をＣＶＤ法に
より推積する。

【００３９】この後、ｎチャネルＭＯＳトランジスタを
用いる領域のポリＳｉ層１１には、例えばヒ素（Ａｓ）
イオン注入やリン（Ｐ）イオン注入を行う。また、ｐチ
ャネルＭＯＳトランジスタを用いる領域のポリＳｉ層１
１には、ボロン（Ｂ）イオン注入やＢＦ₂イオン注入を
行う。これらの工程は図示されていないが、通常のフォ
トリソグラフィー法とイオン注入法を用いて選択的に不
純物形成を行う。イオン注入の条件（加速電圧等）は、
不純物がポリＳｉ層１１の中にピークを持ち、Ｓｉ基板
中に突き抜けないように設定したほうが望ましい。

【００４０】次いで、図１０，図１１に示すように、ポ
リＳｉ層１１をトレンチ領域を含むようにフィールド絶
縁膜３上やＭＯＳトランジスタのソース又はドレイン領
域に延在するように、かつビット線コンタクト部や周辺
回路のソース又はドレイン部を含むように、通常のフォ
トリソグラフィ法とＲＩＥ法を組み合わせて所望のパタ
ーンに加工し、Ｓｉ表面を露出させる。露出したＳｉ面
はチャネル領域となるので、このＲＩＥにはダメージの
少ない条件を選ぶと共に通常のＲＩＥダメージ後処理を
行う。

【００４１】この後、全面を例えばウェット雰囲気で８
５０℃，３０分程度の熱酸化することにより、ポリＳｉ
層１１の表面には膜厚３０ｎｍ程度のＳｉＯ₂膜１４が
形成され、Ｓｉ基板表面にはトランジスタ・チャネル領
域には１０ｎｍ程度のＳｉＯ₂膜（図示せず）が形成さ
れる。この熱工程時にポリＳｉ層１１からＳｉ基板側に
各々のポリＳｉ層１１の中の不純物層が拡散する。例え
ば、ｎチャネルＭＯＳトランジスタ領域にはヒ素（Ａ
ｓ）やリン（Ｐ）が、又は両方が熱拡散し、ｎ型不純物
層１２となる。また、ｐチャネルＭＯＳトランジスタ領
域にはボロン（Ｂ）が熱拡散し、ｐ型不純物層１２とな
る。このｎ型，ｐ型不純物層１２は酸化の温度，時間に
もよるが、後の熱工程も加えた最終的な状態で、接合深
さがｎ型で約０．０６μｍ程度、ｐ型で約０．０８μｍ
程度、それぞれ不純物濃度が約１×１０¹⁹ｃｍ^-3程度と
なるように条件を設定する法が望ましい。

【００４２】この後、このポリＳｉ層１１とその表面の
ＳｉＯ₂膜１４をマスクとして、ＭＯＳトランジスタの
チャネル領域に、選択的にＭＯＳトランジスタのしきい
値電圧を調整するためのイオン注入をチャネル領域１５
のＳｉＯ₂膜（図示せず）を通して、例えばｎチャネル
ではボロンを約４０ＫｅＶ、１×１０¹²ｃｍ^-2程度、ｐ
チャネルではボロンとリンなどを適当なドーズ量，加速
電圧で行う。これらのＭＯＳトランジスタのソース又は
ドレイン領域の形成、及びチャネル領域の形成はメモリ
セル領域（図１０）と周辺回路部のＣＭＯＳトランジス
タ（図１１：ここではｎチャネルの場合共通で図示して
ある）は同時に形成される。但し、ドーズ量などを変化
させてもよい。

【００４３】この後、チャネル領域のダミーのＳｉＯ₂
膜（図示せず）を選択的に除去した後（この時、ポリＳ
ｉ層１１に形成したＳｉＯ₂膜１４は完全に除去されず
に約１５ｎｍ程度残っている）、ゲート酸化膜１３を１
０ｎｍ程度形成し、全面にゲート電極１６となる例えば
リン（Ｐ）をドープしたポリＳｉ層を例えば膜厚２００
ｎｍ程度推積する。その後、このポリＳｉ層を所望のゲ
ート電極構造に、通常のホトリソグラフィー法とＲＩＥ
法により加工する。

【００４４】この時ゲート電極１０は、チャネル領域の
ゲート酸化膜１３を完全に覆っていて、ゲート電極１６
がゲート酸化膜１３の上で加工されることはない。これ
は、ＲＩＥ時のチャージアップなどによる絶縁破壊を防
止し、ゲート酸化膜１３の信頼性を著しく向上させる。
また、本構造ではＭＯＳトランジスタのチャネル長が隣
接するポリＳｉ層１１間の距離Ｌｃ（図中Ｌｃ）で決ま
る。これは、チャネル長が従来構造のＭＯＳトランジス
タのようにゲート電極の長さ（図中Ｌｐ）で決まらない
ことを示している。また、本構造では接合深さ（Ｘｊ）
を浅くしてもＭＯＳトランジスタのソース及びドレイン
層の抵抗は高くならない。何故なら、ソース、ドレイン
層の抵抗はフィールド上にも一部張り出したポリＳｉ層
１１で低抵抗化されているからである。そのため、ショ
ート・チャネル効果低減に効果のあるＸｊのシャーロー
化を、ソース・ドレイン層の抵抗を増加させずに進める
ことができる。また、フィールド上にもポリＳｉ層１１
は一部張り出しているため、コンタクトを一部フィール
ド上のポリＳｉ層１１領域で取ることが可能となり、こ
れによりソース・ドレイン拡散層１２の面積を小さくで
き、ソース・ドレイン層の接合容量を低減できる。

【００４５】この後は、特に工程断面図には示していな
いが、完成図としては、図１〜図３に示す通りである。
即ち、ゲート電極１６の表面をＳｉＯ₂膜１７などで覆
った後、ＢＰＳＧ膜１８などの層間絶縁膜を例えば５０
０ｎｍ程度推積し、例えば８５０℃程度でメルトを行
い、表面を平坦化する。この他にケミカル・メカニカル
・ポリッシング法などを用いて低温で平坦化してもよ
い。

【００４６】次いで、ビット線コンタクトをポリＳｉ１
１上に開孔し、ビット線１９を形成する。ビット線に
は、従来のポリＳｉ膜とＷＳｉ₂などのいわゆるポリサ
イド構造の他に、Ｗ等のメタル材を用いてもよい。ポリ
Ｓｉ層１１がビット線コンタクト部にあるので、メタル
が直接Ｓｉ基板中の浅い接合を破壊して接合リークを増
加させたりすることが防止できる構造である。さらに、
ビット線１９の上に層間絶縁膜として例えばＢＰＳＧ膜
２０などを膜厚４００ｎｍ程度推積し、例えば８５０℃
程度メルトすることにより表面を平坦化する。そして、
コンタクト孔を開けて、例えばアルミ配線層を配設して
ＤＲＡＭが完成する。このコンタクト工程でも、ポリＳ
ｉ層１１に対してコンタクト・ホールを開けるため、例
えばコンタクトＲＩＥ時のエッチング・マージンが向上
する。

【００４７】以上、第１の実施例の特徴をまとめると、（１）キャパシタ形式の蓄積電極がＭＯＳトランジスタ
のソース、ドレイン領域の高濃度不純物層と兼ねて形成
されているため、各々の接続のための余裕や接続工程が
省略でき、メモリセル面積の縮少と製造工程の簡略化が
達成できる。（２）ＭＯＳトランジスタに関してはソース・ドレイン
領域をフィールド絶縁層上にも張り出して形成できるた
めソース・ドレイン層の抵抗を小さくできる。また、ソ
ース・ドレイン層の接合深さを浅くできるため、ショー
ト・チャネル効果を抑えることができる。また、ソース
・ドレイン層のＳｉ基板側の面積を小さくできるため、
ソース・ドレイン層の接合容量を小さくできる。（３）メモリセル部ばかりでなく、周辺回路部のＣＭＯ
Ｓトランジスタも同時に同じ構造で形成できるため、
（２）のところで述べた特徴が周辺回路部のＣＭＯＳト
ランジスタにもある。さらに、コンタクトホールがフィ
ールド絶縁膜上に張り出したソース・ドレイン層の一部
の上でも開孔できるため、素子分離幅を大きく取れ素子
分離能力を向上できるし、コンタクトの合わせ余裕度の
マージンを著しく向上させることができる。（４）ＭＯＳトランジスタのソース・ドレイン拡散層は
ポリＳｉ層からの拡散で形成されるため、チャネル長は
ゲート電極の長さでは決まらず、ソース・ドレインを形
成するポリＳｉ層の間隔で決まる。このため、Ｓｉ基板
側の不純物の拡散深さを調整することで、同時に横方向
への拡散長を変化させることができ、チャンル長の長さ
を変化させることができる。また、しきい値電圧調整用
のチャンル領域への不純物形成はソース・ドレイン層の
ポリＳｉ層をマスクにして行うため、チャネル領域のみ
選択的に形成でき、ソース・ドレイン層との接合リーク
やソース・ドレイン層の接合容量を低減することができ
る。

【００４８】以上の特徴はＤＲＡＭの高集積化、高性能
化、工程簡略化にとって非常に重要なメリットである。

【００４９】次に、本発明の第２の実施例について図１
２を用いて説明する。図１２（ａ）はメモリセル部を示
す平面図、図１２（ｂ）は図１２（ａ）の矢視Ａ−Ａ′
断面図である。

【００５０】図１〜図３ではポリＳｉ層１１は、トレン
チ８のまわりに延在していたが、隣接するトレンチ方向
にはポリＳｉ層１１は延在していなくてもよく、図１２
に示すように隣接するトレンチ方向については、トレン
チの中でポリＳｉ層１１を加工する構造としてもよい。
これにより、隣接するトレンチ間のポリＳｉ層１１によ
るショートを防止できるし、さらなるメモリセル面積の
縮少が可能となる。

【００５１】次に、本発明の第３の実施例について図１
３，図１４を用いて説明する。図１３（ａ）〜（ｃ）は
１ビット分のＤＲＡＭセルで図２（ａ）に対応する工程
断面図で、図１４（ａ）〜（ｃ）は図３（ｂ）に対応す
る工程断面図である。この実施例は、メモリセル部のビ
ット線コンタクト部や周辺回路コンタクト部のゲート電
極への自己整合コンタクトの取り方に関するものであ
る。

【００５２】まず、図１３，図１４の（ａ）に示すよう
に、ｎ型のポリＳｉ層１１を加工する時に表面に例えば
膜厚５０ｎｍ程度のＳｉ₃Ｎ₄膜３１を同時形成してお
き、膜厚２００ｎｍ程度のゲート電極１６をその上の例
えば膜厚２００ｎｍ程度のＳｉ₃Ｎ₄膜３２をマスクに
して連続エッチングして形成した後、全面に例えばＣＶ
Ｄ−ＳｉＯ₂膜３３を推積する。

【００５３】次いで、図１３，図１４の（ｂ）に示すよ
うに、通常のフォトリソグラフィー法で形成したレジス
トパターン３４とＲＩＥ法を用いてビット線コンタクト
の開孔のために下地Ｓｉ₃Ｎ₄膜３１をエッチングす
る。この時、ゲート電極１６の表面及び側面はゲート電
極１６上のＳｉ₃Ｎ₄膜３２、及びＣＶＤ−ＳｉＯ₂膜
３３で電気的に絶縁されるように形成されている。ま
た、メモリセル部や周辺回路部において、ゲート電極で
ビット線コンタクト領域が規定できない領域は図１４
（ｂ）に示すようにレジストパターンにおいて、ビット
線コンタクト領域が決まっている。この部分はゲート電
極１６に自己整合とはなっていない。

【００５４】次いで、図１３，図１４の（ｃ）に示すよ
うに露出したポリＳｉ層の表面に電気的接続を保ってビ
ット線１９を形成する。材料はいわゆるポリサイドでも
よいし、またＷ膜でもよい。メモリセル部はワード線と
直交するようにパターニングされるが、周辺回路部はこ
のビット線の層１９を配線に用いてもよいし、一旦ビッ
ト線の層を用いてコンタクトを持ち上げてコンタクトを
浅くするためのプラグ層として用いてもよい。或いは、
周辺回路部は前記図３（ｂ）に示したように使用しなく
てもよい。

【００５５】このような製法を取ると、ビット線コンタ
クトをゲート電極に自己整合的に取ることが可能とな
り、メモリセル面積の縮少に有効な方法となる。また、
周辺回路部もビット線の層を用いることができれば、配
線の自由度も１層分向上するし、またコンタクトもビッ
ト線の層を用いた分だけ浅くなり、製造上問題となって
た深いコンタクトホールの問題を回避できる。なお、こ
こではＣＶＤ−ＳｉＯ₂膜３３を用いたが、ＣＶＤ−Ｓ
ｉ₃Ｎ₄膜を用いてもよい。

【００５６】次に、本発明の第４の実施例について図１
５〜図１７を用いて説明する。図１５〜図１７におい
て、（ａ）はメモリセル部以外のトランジスタ部を示す
平面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図、（ｃ）
は（ａ）の矢視Ｂ−Ｂ′断面図である。この実施例は、
ＣＭＯＳトランジスタのチャネル構造に関するものであ
る。

【００５７】図１５（ａ）〜（ｃ）は、第１の実施例と
同じようにチャネルとゲート酸化膜１３の界面がソース
・ドレインの低濃度不純物層１２ｎ，１２ｐ（１２ｎは
ｎ型不純物層、１２ｐはｐ型不純物層を示す）より上に
ある場合である。ポリＳｉ層１１ｎ，１１ｐ（１１ｎは
ｎ型の不純物として例えばＡｓやＰがドープされたポリ
Ｓｉ層、１１ｐはｐ型の不純物として例えばボロン
（Ｂ）などがドープされたポリＳｉ層を示す）のエッチ
ング時にＳｉ基板を殆どエッチングしないようにして、
かつソース・ドレインの低濃度不純物層１２ｎ，１２ｐ
がチャネルのゲート酸化膜１３の界面より深く拡散して
形成すると本構造が得られる。

【００５８】本構造の場合、ソース・ドレインの高濃度
不純物層（１１ｎ，１１ｐ）はチャネルより上にあり、
Ｓｉ基板側のソース・ドレイン拡散層は低濃度なのでシ
ョート・チャネル効果を抑えることができる。

【００５９】また、図１６（ａ）〜（ｃ）はゲート酸化
膜１３とチャネル領域１５ｎ，１５ｐ（ｎチャネルの時
のチャネル領域を１５ｎ、ｐチャンネルの時のチャネル
領域を１５ｐと示す）の界面がＳｉ基板側のソース・ド
レインの低濃度不純物層１１ｎ，１１ｐの接合深さ程度
の位置にまでやや深くＳｉ基板側に凹状に入り込んでい
る場合を示している。

【００６０】この時は、ポリＳｉ層１１ｎ，１１ｐから
の不純物の拡散は、チャネル方向の拡散、即ち横方向へ
の拡散が抑えられるため、ショート・チャネル効果をさ
らに抑制することができる。このような構造を得るに
は、ポリＳｉ層１１ｎ，１１ｐをエッチングした後かエ
ッチングする際に、Ｓｉ基板を例えば０．０５μｍ程度
エッチングすることによって実現する。

【００６１】また、図１７（ａ）〜（ｃ）はゲート酸化
膜１３とチャネル領域１５ｎ，１５ｐの界面がソース・
ドレイン低濃度不純物層１２ｎ，１２ｐより深く形成さ
れている構造である。この構造を得るには、ポリＳｉ層
１１ｎ，１１ｐのエッチングの時に同時にＳｉ基板をエ
ッチングするか、又はポリＳｉ層１１ｎ，１１ｐをエッ
チングした後、ポリＳｉ層１１ｎ，１１ｐの表面及び側
面を例えば３０ｎｍ程度酸化し、この酸化膜１４をマス
クにして例えばＲＩＥ法で深さ０．１μｍ程度凹状にエ
ッチングしてもよい。この後、ＲＩＥダメージ除去のた
めの後処理を行いゲート酸化膜１３を形成する。

【００６２】このような構造にすることによりチャネル
領域よりソース・ドレイン層が上にある、いわゆるエレ
ベーティドソース・ドレイン構造（持ち上げソース・ド
レイン構造）となる。この構造の特徴はショート・チャ
ネル構造を非常に良好に抑制できることである。特に、
ｐチャネルＭＯＳトランジスタや０．２５μｍ程度の短
いチャネル長のＭＯＳトランジスタに有効な方法であ
る。

【００６３】次に、本発明の第５の実施例について、図
１８，図１９を用いて説明する。本実施例は、ＭＯＳト
ランジスタのソース・ドレイン領域の低濃度不純物層の
作り方に関してのものである。図１８（ａ）〜（ｄ）は
周辺回路部のＣＭＯＳトランジスタについて図３（ｂ）
に対応する図、また図１９（ａ）〜（ｄ）はメモリセル
部の１ビット分に相当する図２（ａ）に対応する図であ
る。

【００６４】第１の実施例ではＭＯＳトランジスタのソ
ース・ドレイン領域の低濃度不純物層１２ｎ，１２ｐは
ポリＳｉ層１１ｎから不純物を熱拡散させて形成した
が、本実施例ではポリＳｉ層１１ｎ，１１ｐを推積する
前に低濃度不純物層３５ｎ，３５ｐを予め形成しておい
てから、ポリＳｉ層１１ｎ，１１ｐを推積，加工してい
る。このため、ＭＯＳトランジスタのチャネル領域はソ
ース・ドレイン層３５ｎ，３５ｐより下にあり、いわゆ
るエレベーティド・ソース・ドレイン構造となってい
る。このような構造はポリＳｉ層１１ｎ，１１ｐからＳ
ｉ基板側に不純物を熱拡散する必要がなく、常に安定し
た低濃度不純物拡散層３５ｎ，３５ｐを得ることがで
き、ＭＯＳトランジスタの製造歩留まりを著しく向上さ
せることができる。

【００６５】本実施例の構造を得る製造方法は、まず、
図１８，図１９の（ａ）に示すように、素子分離領域３
及びトレンチキャパシタを形成した後、ＭＯＳトランジ
スタを形成する。そして、Ｓｉ基板表面及びトレンチ内
のポリＳｉ層１０の表面を露出させｎ型とｐ型をそれぞ
れ通常のフォトリソグラフィーとイオン注入法を用いて
所望の領域に形成する。ここでは露出したＳｉ面にイオ
ン注入を行ったが、例えば表面に１０ｎｍ程度のＳｉＯ
₂膜（図示せず）を介してイオン注入を行いｎ^-層３５
ｎ及びｐ^-層３５ｐを形成してもよい。このようにする
と、レジスト膜からのＳｉ表面への汚染を防止できる。

【００６６】次いで、図１８，図１９の（ｂ）に示すよ
うに、露出したＳｉ表面及びポリＳｉ層１０表面にポリ
Ｓｉ層１１をＣＶＤ法で例えば膜厚１５ｎｍ程度推積
し、ｎ型ポリＳｉ層１１ｎにする領域には、例えばヒ素
（Ａｓ）などをポリＳｉ層中にピークを持つようにイオ
ンを注入する。また、ｐ型ポリＳｉ層１１ｐにする領域
には、例えばボロン（Ｂ）などをポリＳｉ層中にピーク
を持つようにイオン注入する。

【００６７】次いで、図１８，図１９の（ｃ）に示すよ
うに、通常のフォトリソグラフィーとＲＩＥ法を用いて
ポリＳｉ層１１ｎ，１１ｐを加工する。この時、チャネ
ル領域のＳｉ基板も同時にエッチングしてソース・ドレ
イン拡散層３５ｎ，３５ｐを越えてＳｉ基板のウェル層
２ｎ，２ｐに達するように凹状の溝を形成する。また図
示していないがポリＳｉ層１１ｎ，１１ｐを加工した
後、その表面を酸化して、その酸化膜をマスクにしてＳ
ｉ基板にチャネル用の溝を形成するようにしてもよい。

【００６８】この後、ポリＳｉ層１１ｎ，１１ｐをマス
クにして、しきい値電圧調整用のチャネル不純物層１５
ｎ，１５ｐをチャネル領域のみに選択的に形成する。こ
の時、ポリＳｉ層１１ｎ，１１ｐの表面はＳｉＯ₂膜を
形成しておくが、このポリＳｉ層１１ｎ，１１ｐの表面
には例えば膜厚３０ｎｍ程度、チャネル領域のＳｉ基板
部は例えば膜厚１０ｎｍ程度のＳｉＯ₂膜を形成してお
き、これを介してチャネルイオン注入を行う。このよう
にすると、レジスト膜からＳｉ基板への汚染が防止でき
る。

【００６９】次いで、図１８，図１９の（ｄ）に示すよ
うに，チャネル領域のＳｉＯ₂膜を選択的に除去した
後、ゲートＳｉＯ₂膜１３を例えば膜厚１０ｎｍ程度形
成し、これを介してポリＳｉ層１６を推積し、通常のフ
ォトリソグラフィー法とＲＩＥ法を用いてパターニング
し、ゲート電極１６をポリＳｉ層１１ｎ，１１ｐの上に
一部乗り上げるようにして形成する。

【００７０】本構造において、ソース・ドレインの不純
物層３５ｎ，３５ｐはイオン注入で形成されており、後
の熱工程でポリＳｉ層１１ｎ，１１ｐからも不純物が一
部熱拡散してきて一体化するが、イオン注入で形成され
た不純物層３５ｎ，３５ｐがあるために、各トランジス
タ間での拡散層の深さのバラツキは小さく、安定した低
濃度不純物層３５ｎ，３５ｐを実現できる。つまり、本
構造のＭＯＳトランジスタの製造歩留まりを著しく向上
できる。

【００７１】次に、本発明の第６の実施例について図２
０を用いて説明する。ポリＳｉ層１１ｎ，１１ｐは第１
の実施例では、通常のフォトリソグラフィーで決まる最
小の寸法Ｌｓ、例えば０．３μｍ程度で決められていた
が、本実施例の場合には、フォトリソグラフィーで決ま
る最小の寸法よりさらに狭い間隔Ｌｍ（チャネル幅）を
実現できる。このようにすることで、ポリＳｉ層１１
ｎ，１１ｐの面積を大きく取れるので抵抗を下げれるば
かりか、隣接するポリＳｉ層１１ｎ，１１ｐのスペース
も小さくできるので、コンタクト・ホールを開ける時の
合わせ余裕も大きくとれる。さらに、チャネルの長さを
短くできるため、高性能のＭＯＳトランジスタを実現で
きる。

【００７２】製造方法としては、まず図２０（ａ）に示
すようにポリＳｉ層１１ｎ，１１ｐの上に例えばＳｉ₃
Ｎ₄膜３６を推積し、次いで図２０（ｂ）に示すように
例えばポリＳｉ層のパターンで、Ｓｉ₃Ｎ₄膜３６をパ
ターニングする。この時、Ｓｉ₃Ｎ₄膜３６のスペース
はＬｓであり、これは通常のリソグラフィー法での最小
寸法とする。例えばＬｓ＝０．４μｍとする。次いで、
図２０（ｃ）に示すように、さらに全面にＳｉ₃Ｎ₄膜
３６を例えば膜厚０．１μｍ程度推積し、通常のＲＩＥ
法による側壁残しによりＳｉ₃Ｎ₄膜３６の側壁にＳｉ
₃Ｎ₄膜３７を残置する。次いで、図２０（ｄ）に示す
ようにＳｉ₃Ｎ₄膜３６，３７をマスクにして下地のポ
リＳｉ層１１ｎ，１１ｐを、例えばＲＩＥ法などにより
エッチングする。

【００７３】このようにすると、ポリＳｉ層１１ｎ，１
１ｐの最小寸法Ｌｍはフォトリソグラフィの最小寸法Ｌ
ｓより小さくなる。例えば、ここではＬｓ＝０．４μｍ
であるがＬｍ＝０．２μｍを実現できる。

【００７４】次に、本発明の第７の実施例について図２
１を用いて説明する。ポリＳｉ層１１ｎ，１１ｐの側壁
に絶縁膜を残置することにより、ソース・ドレイン不純
物層１２ｎ，１２ｐの横方向への拡散によるチャネル長
の縮少を保障し、ゲートとソース、ドレインのオーバー
ラップ容量を減少させる効果を持つ。

【００７５】製造方法としては、まず図２１（ａ）に示
すように、ポリＳｉ層１１ｎ，１１ｐを、その上の例え
ば膜厚２００ｎｍ程度のＳｉ₃Ｎ₄膜３７と同時に連続
加工する。次いで、図２１（ｂ）に示すように、ポリＳ
ｉ層１１ｎ，１１ｐの側面及びＳｉ基板表面にＳｉＯ₂
膜３８を例えば１０ｎｍ程度（ポリＳｉ層の側面は３０
ｎｍ程度となる）形成し、全面にＳｉ₃Ｎ₄膜３９を例
えば膜厚０．０５μｍ程度推積する。次いで、図２１
（ｃ）に示すように、例えばＲＩＥ法などの異方性エッ
チングで全面をエッチングし、ポリＳｉ層１１ｎ、１１
ｐの側壁にＳｉ₃Ｎ₄膜３９を残置する。次いで、図２
１（ｄ）に示すように、ゲート酸化膜１３を形成し、そ
れを介してゲート電極１６を形成する。

【００７６】このようにすると、ポリＳｉ層１１ｎ、１
１ｐの側壁に厚い絶縁膜層３８，３９をｐ形成でき、ソ
ース・ドレインとゲート電極との容量を減少させること
ができる。

【００７７】次に、本発明の第８の実施例について、図
２２を参照して説明する。この実施例は、ポリＳｉ層１
１ｎ，１１ｐへのドーピングのタイミングに関するもの
である。

【００７８】まず、図２２（ａ）に示すように、全面に
ポリＳｉ層１１を例えば膜厚１５０ｎｍ程度推積し、ｎ
型とｐ型のそれぞれに対応して通常のフォリソグラフィ
ー法とイオン注入法を用いて、ｎ型ポリＳｉ層１１、ｐ
型ポリＳｉ層１１ｐを形成する。但し、このときｎ型に
はリン（Ｐ⁺）、ｐ型にはボロン（Ｂ⁺）をイオン注入
（ドーズ量１×１０¹⁴ｃｍ^-2程度、ピークはポリＳｉ層
とＳｉ基板との界面付近の条件）する。

【００７９】次いで、図２２（ｂ）に示すようにポリＳ
ｉ層１１ｎ，１１ｐを所望のパターンに加工した後、ポ
リＳｉ層１１ｎ，１１ｐの表面及びＳｉ基板の表面にＳ
ｉＯ₂膜１４を形成し、このポリＳｉ層１１ｎ，１１ｐ
をマスクとしてしきい値電圧調整用のチャネルイオン注
入をチャネル領域のみに選択的に行い、チャネル層１５
ｎ，１５ｐを形成する。ポリＳｉ層１１ｎ，１１ｐの表
面のＳｉＯ²膜１４を形成する時に、ポリＳｉ層１１
ｎ，１１ｐから不純物が拡散しＳｉ基板中のソース、ド
レインの低濃度不純物層１２ｎ又は１２ｐが形成される
が、さらにＮ²雰囲気で８５０℃程度の熱処理を追加し
て拡散層１２ｎ，１２ｐの伸びを調整してもよい。

【００８０】次いで、図２２（ｃ）に示すように、チャ
ネル領域のＳｉ基板上のＳｉＯ₂膜１４を除去し、ゲー
トＳｉＯ₂膜を形成し、これを介してゲートポリＳｉ層
１６及びゲート電極１６のＳｉ₃Ｎ₄膜４０を所望の形
状に加工する。この後、高濃度不純物層４１ｎ，４１ｐ
の形成のためゲート電極をマスクとしてｎチャネルトラ
ンジスタ領域には例えばＡｓをドーズ量５×１０¹⁵ｃｍ
^-2程度イオン注入し、又はｐチャネルトランジスタ領域
には例えばＢＦ₂をドーズ量５×１０¹⁵ｃｍ^-2程度イオ
ン注入し、ポリＳｉ層１１ｎ，１１ｐ中に高濃度不純物
を導入する。この後、熱処理（例えば８５０℃、Ｎ₂雰
囲気）などによりＳｉ基板側にソース・ドレンの低濃度
不純物層１１ｎ、１１ｐに比べて高濃度の不純物層４１
ｎ，４１ｐを形成する。

【００８１】この構造によりＳｉ基板側のソース、ドレ
イン構造が、いわゆるＬＤＤ構造となり、ＭＯＳトラン
ジスタの信頼性が著しく向上する。

【００８２】次に、本発明の別の実施例について説明す
る。以下の実施例は、本発明を直列接続のＭＯＳトラン
ジスタとこれらのの各ソース（或いはドレイン）に各々
の一端が接続されたキャパシタを持つ構造の新しいメモ
リセル方式（ＮＡＮＤ型）に適用した例である。

【００８３】図２３は、第９の実施例に係わるＤＲＡＭ
のメモリセル構造を示す斜視図、図２４はその平面図、
図２５（ａ）（ｂ）（ｃ）は図２４の矢視Ａ−Ａ′断面
図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図である。以下、こ
れについて説明する。

【００８４】まず、メモリセル領域のｐウェル２０２中
にストライプ状の素子領域が浅いトレンチ分離絶縁膜２
０３により形成されていて、その素子領域のキャパシタ
形成領域に深いトレンチ２０８が形成されている。各ト
レンチは素子領域を分断するように形成されている。ト
レンチ２０８の例えば上部２μｍ程度の内壁面は５００
ｎｍ程度の酸化膜２０７が形成されていて側面でのリー
ク電流の発生を抑制している。また、ｐウェル２０２は
この酸化膜２０７の領域より浅く形成されている。トレ
ンチ２０８の４つの側面のうち２側面は浅いトレンチ分
離の絶縁膜２０３で、また残りの２側面はトレンチ上部
内壁の酸化膜２０７で、他の層とは分離されている。

【００８５】トレンチ内壁にはＮＯ膜等のキャパシタ絶
縁膜２０９が形成されており、トレンチ２０８の中はポ
リＳｉ層で埋め込まれ、そのポリＳｉ層と電気的につな
がったポリＳｉ層２１１がトレンチ２０８の外やフィー
ルド上にまで延在しており、その一部がソース・ドレイ
ンの高濃度不純物層としての役割を果たすように形成さ
れている。要するにキャパシタは、トレンチ２０８の中
に埋め込まれたポリＳｉ層２１０とＳｉ基板２０１の間
に形成されていて、Ｓｉ基板２０１がいわゆるプレート
電極となっている。

【００８６】また、Ｓｉ基板側のソース・ドレインの低
濃度不純物層２１２は、このソース・ドレインの高濃度
不純物層２１１から拡散して、このポリＳｉ層２１１と
自己整合的に形成されている。ポリＳｉ層２１１は隣り
のトランジスタへ電荷を伝える電流経路として使用され
るが、フィールド上に張り出したり、Ｓｉ基板上に厚く
形成できるため、ソース・ドレイン層の抵抗を小さくで
きる。また、トランジスタのチャネルは、この隣り合っ
た蓄積電極層のポリＳｉ層２１１の間に形成される。即
ち、チャネルイオン注入層２１５はチャネル層だけに自
己整合的に形成できるため、接合リークや接合耐圧を向
上させることができる。また、チャネル長（Ｌ）は、ポ
リＳｉ層２１１の間の距離で決まる。ゲート電極２１６
は、ポリＳｉ層２１１の上に一部乗り上げた形で形成さ
れている。

【００８７】次に、このＤＲＡＭの製造工程について、
図２６〜図３０を参照して説明する。図２６〜図３０に
おいて、（ａ）は平面図（図２４に対応）、（ｂ）は
（ａ）の矢視Ａ−Ａ′断面図（図２５（ａ）に対応）、
（ｃ）は（ａ）の矢視Ｂ−Ｂ′断面図（図２５（ｂ）に
対応）、（ｄ）は（ａ）の矢視Ｃ−Ｃ′断面図（図２５
（ｃ）に対応）である。

【００８８】具体的に以下、その製造工程を説明する。
まず、図２６に示すように、不純物濃度５×１０¹⁵ｃｍ
^-3程度のｐ型（１００）又はｎ型Ｓｉ基板２０１（この
時、Ｓｉ基板２０１はプレート電極となるため、通常は
１×１０¹⁹ｃｍ^-3程度のｎ型不純物を含んだｎ型基板の
上に、例えばメモリセル部のｐウェル形成（後の工程で
形成）分ぐらいの膜厚のエピタキシャル層を持つもので
ある。）の所望のセル領域に深さ１．５μｍ程度のウェ
ル２０２を形成する。

【００８９】次いで、素子分離領域に例えばＲＩＥ法を
用いて浅いトレンチ（深さ０．４μｍ程度）を掘り、絶
縁膜２０３をエッチバック法などにより埋込む。これ
は、いわゆるトレンチ分離法を用いた例であるが、この
他にもＳｉ₃Ｎ₄膜を用いたＬＯＣＯＳ法により膜厚５
００ｎｍ程度のフィールド酸化膜２０３を形成してもよ
い。ここでは、チャネルストッパー層の図示は省略して
いるが、必要であれば形成してもよいし、ｐウェル２０
２で兼ねてもよい。

【００９０】この後、Ｓｉ基板２０１を一旦露出させた
後、全面にバッファ酸化膜２０４，Ｓｉ₃Ｎ₄膜２０
５，ＳｉＯ₂膜２０６を順次形成する。各々の膜厚は例
えば順に１０ｎｍ，１００ｎｍ，３００ｎｍ程度とす
る。さらに、通常のリソグラフィー工程によりトレンチ
マスクパターンをレジスト膜（図示せず）で形成し、こ
のレジスト膜をマスクにして、ＳｉＯ₂膜２０６，Ｓｉ
₃Ｎ₄膜２０５，ＳｉＯ₂膜２０４をエッチング除去す
る。さらに、レジスト膜を除去した後、ＳｉＯ₂膜２０
６などをマスクとしてＳｉ基板２０１をＲＩＥによりエ
ッチングし、まずｐウェル２０２より深くなる程度、例
えば２μｍ程度の深さの第１の溝（トレンチ）を形成す
る。次に、第１の溝の内壁に例えば膜厚５０μｍ程度の
ＳｉＯ₂膜２０７を形成する。

【００９１】次いで、第１の浅いトレンチの底のＳｉＯ
₂膜２０７をＲＩＥ法を用いて除去した後、ＳｉＯ₂膜
２０６及びトレンチ内壁のＳｉＯ₂膜２０７をマスクに
して、第２の深いトレンチ２０８（２０８₁，２０
８₂，２０８₃…）を例えば４μｍ程度Ｓｉ基板をＲＩ
Ｅして形成する。このトレンチのＲＩＥ工程の後には、
ＲＩＥダメージ層の除去としてアルカリ液等によってト
レンチ内壁のＳｉ基板を僅かにエッチングしたり、酸化
してその酸化膜を除去したり、Ｎ₂雰囲気で高温で（例
えば９００℃）アニールしたりするなどの後処理工程を
行ってもよい。

【００９２】次いで、図２７に示すように、全面にキャ
パシタ絶縁膜２０９を介して第１の蓄積電極層となる、
例えばＡｓをドープしたポリＳｉ層２１０又はアモルフ
ァスＳｉ層を推積する。キャパシタ絶縁膜２０９とし
て、ここではＮＯ膜の例について説明するが他の膜でも
よい。

【００９３】いわゆるＮＯ膜の場合、トレンチ内のＳｉ
基板２０１（これはキャパシタのプレート電極となる）
の表面の自然酸化膜を薄めたフッ酸系の溶液か、或いは
シランガス（ＳｉＨ₄）により除去し、シランガスの場
合は真空を切らずに例えば高温（８００℃程度）でアン
モニア（ＮＨ₃）ガスを流すことにより、Ｓｉ表面に例
えば１ｎｍ程度のＳｉ₃Ｎ₄膜を形成する。この後、さ
らに全面にＳｉ₃Ｎ₄膜を例えば膜厚６ｎｍ程度推積
し、その表面を例えば８００℃，ＨＣｌ：１０％程度の
雰囲気で６０分程度酸化することにより、いわゆるトッ
プ酸化膜を約２ｎｍ程度形成する。このようにして、Ｓ
ｉ₃Ｎ₄膜の“Ｎ”とトップ酸化膜の“Ｏ”が形成さ
れ、いわゆるＮＯ膜のキャパシタ絶縁膜２０９が全面に
形成できる。

【００９４】次いで、図２８に示すように、化学的，機
械的にウェハ全面を均一に研磨する、いわゆるケミカル
・メカニカル・ポリッシング法を用いて、ポリＳｉ層２
１０，ＮＯ膜２０９，ＳｉＯ₂膜２０６を順次エッチン
グし、Ｓｉ₃Ｎ₄膜２０５の途中で止める。これには、
Ｓｉ₃Ｎ₄膜がエッチングストッパー層となるような研
磨条件を選べばよい。

【００９５】次いで、図２９に示すように、まずトレン
チの中に埋め込まれたポリＳｉ層２１０の表面に酸化膜
（図示せず）を例えば１０ｎｍ程度形成し、それをマス
クにして、露出したＳｉ₃Ｎ₄膜２０５を例えばＣＦ₄
ガスを用いたＣＤＥ法で選択的に除去する。その後、Ｓ
ｉＯ₂膜２０４及びポリＳｉ層２１０の表面に酸化膜を
除去し、Ｓｉ基板表面を露出する。さらに、露出したＳ
ｉ基板面及び露出したポリＳｉ層２１０面を含む全面
に、例えばＡｓをドープしたポリＳｉ層２１１を推積す
る。

【００９６】次いで、図３０に示すように、ポリＳｉ層
２１１をトレンチ２０８（２０８₁，２０８₂，２０８
₃…）の領域から外に延在するように、かつビット線コ
ンタクト部にも存在するように、通常のリソグラフィー
法を用いたレジストパターンとＲＩＥ法によりエッチン
グすることにより形成する。この時、Ｓｉ基板が殆どエ
ッチングされないようなＲＩＥ条件を選ぶ。この後、全
面を例えばウェット雰囲気で例えば８５０℃，３０分程
度の熱酸化することにより、ポリＳｉ層２１１の表面に
膜厚３０ｎｍ程度の酸化膜２１４を形成し、Ｓｉ基板表
面のＭＯＳトランジスタのチャネル領域には１０ｎｍ程
度のゲート酸化膜２１３を形成する。同時に、ポリＳｉ
層２１１からＳｉ基板側にＡｓ拡散層２１２を形成す
る。このＡｓ拡散層２１２の濃度は酸化の温度などにも
よるが、後の熱工程も加えた最終的な状態ではＳｉ基板
表面からの接合深さが約０．０６μｍ程度、不純物濃度
が約１×１０¹⁹ｃｍ^-3程度となるように設定する方が望
ましい。

【００９７】この後、このポリＳｉ層２１１とその表面
の酸化膜２１４をマスクとして、チャネル領域に選択的
にしきい値調整のためのイオン注入を、チャネル領域の
酸化膜を通して行う。例えばボロン（Ｂ）イオンと４０
ＫｅＶ，１×１０¹²ｃｍ^-2程度である。次に、チャネル
領域の酸化膜を除去した後（この時、ポリＳｉ層２１１
の上の酸化膜２１４は完全に取れないで残っている）、
ゲート酸化膜を１０ｎｍ程度形成し、全面にゲート電極
２１６（２１６₁，２１６₂、…）となる例えばリンを
ドープしたポリＳｉ層２１６を推積する。さらに、この
ポリＳｉ層２１６を所望のゲート電極構造に例えばＲＩ
Ｅ法により、エッチングし加工する。この時、ゲート電
極２１６はチャンル領域ではポリＳｉ層２１１上の酸化
膜２１４の上で、又はフィールド絶縁膜２０３の上で加
工される。このため、ゲート酸化膜２１３がゲート電極
２１６のＲＩＥに晒されることはない。これは、ゲート
絶縁膜の耐圧を向上させるのに効果がある。

【００９８】このような構造では、ＭＯＳトランジスタ
のチャネル長がポリＳｉ層２１１の幅（図中のＬｃ）で
決まる。これは、チャンル長の値がリソグラフィーで決
まるゲート電極の幅（図中のＬｐ）によらずに例えば側
壁残しなどの方法により、ポリＳｉ層２１１の側壁に例
えば５０ｎｍ程度のスペーサーを設ければ、両側で１０
０ｎｍ程度のチャネル長を短くすることができる。ま
た、この構造ではＳｉ基板中のリース・ドレイン拡散層
はポリＳｉ層２１１からの不純物の拡散により形成され
るため、この不純物の拡散を短くするとそれだけ横方向
への拡散も少なくなり、チャネル長の長さを調整するこ
とが可能となる。

【００９９】また、ポリＳｉ層２１１からの拡散は浅い
のでＳｉ基板側の接合深さ（Ｘｊ）は約０．０６μｍ程
度であり、このため、ＭＯＳトランジスタのショート・
チャネル効果を抑制することができる。また、ゲート酸
化膜２１３に比べてポリＳｉ層の側面、上面の酸化膜２
１４は膜厚が厚くなるように設定されていて、この層は
ゲートとソース・ドレインの容量を低減することに効果
がある。

【０１００】この後は、特に工程断面図に示していない
が、完成図として、図２５に示す通りである。即ち、Ｂ
ＰＳＧ膜などの層間絶縁膜２１７を例えば５００ｎｍ程
度全面に推積し、例えば８５０℃程度でメルトを行い表
面を平坦化する。次に、ビット線コンタクトをポリＳｉ
層２１１に上に開孔し、ビット線２１８を形成する。ビ
ット線には従来のポリＳｉとＷＳｉ₂などの、いわゆる
ポリサイド構造の他にＷなどのメタル材を用いてもよ
い。ポリＳｉ層２１１がＳｉ基板の上にあるのでメタル
がＳｉと反応して直接接合を破壊することは少ない構造
である。この後は特に図示していないが、全面に層間絶
縁膜を形成し、平坦化、それに各配線層にコンタクトを
開けてアルミなどの金属配線層を形成してＤＲＡＭが完
成する。

【０１０１】次に、本発明の第１０の実施例について、
図３１を参照して説明する。図３１（ａ）はメモリセル
部の素子構造を示す平面図、図３１（ｂ）はその等価回
路図である。この実施例は、直列接続方式のブロック毎
の分離の方式に関するものである。

【０１０２】まず、直列接続方式のＤＲＡＭセルの場
合、１つのビット線の両側に例えば４ビットずつ計８ビ
ットがつながって、これにシリアルに各ＭＯＳトランジ
スタのワード線２１６（２１６₁，２１６₂，２１
６₃，２１６₄）を順々にオンしたりオフしたりするこ
とにより各キャパシタ（Ｃ₁…Ｃ₄）にデータを書き込
んだり、また読み出したりする。ブロックの端部のＭＯ
Ｓトランジスタのゲート電極（ここでは２１６ｓ）を常
にＯＶ（又は負の電位）にしておくことにより各セル群
の（ブロック）を分離できる。このように、トランジス
タ構造で分離を行うとＤＲＡＭセル構造に規則性が保た
れ、製造プロセス上作り易くなるという効果がある。

【０１０３】図３２に本発明の第１１の実施例を示す。
図３２（ａ）はメモリセル構造を示す平面図、図３２
（ｂ）はその等価回路図である。図３１ではＭＯＳトラ
ンジスタによる分離を示したが、図３２では通常の浅い
トレンチ分離層２０３を用いて分離する例を示す。この
場合もフィールド上で蓄積電極となるポリＳｉ層２１１
を加工しているため、ＭＯＳトランジスタの形成の規則
性は失われていない。このような構造でも、直列接続方
式に本発明を適用することができる。

【０１０４】図３３に本発明の第１２の実施例を示す。
図３３（ａ）はメモリセル構造を示す平面図、図３２
（ｂ）は（ａ）の矢視Ａ−Ａ′断面図である。これは、
プレート電極部の分離をより確実にするために、ｎ型Ｓ
ｉ基板２０１のプレート電極層とメモリセル領域のｎチ
ャネルＭＯＳトランジスタ部（ｐウェル２０２）との間
に、ＳｉＯ₂層２２０を例えば１００ｎｍ程度形成した
構造のものである。このようにすると、プレート電極に
安定して所望のプレート電位を印加することができると
いう効果がある。

【０１０５】なお、このようなＳｉＯ₂層２２０を間に
挟んだＳｉ多重膜基板を形成するには、(1) Ｓｉ基板を
ＳｉＯ₂層を間にして貼り合わせた後、ラッピングを行
う方法、(2) エピタキシャルＳｉ層を形成した後に酸素
イオンをイオン注入し、その後、高温アニールしてＳｉ
基板中に酸化膜層を形成するいわゆるＳＩＭＯＸ法を用
いる方法などいろいろあるが、そのうちのどのような方
法でもよい。

【０１０６】次に、本発明のさらに別の実施例について
説明する。以下の実施例は、第９〜第１２の実施例のよ
うなＭＡＮＤ型ではなく、第１〜第８の実施例のような
通常のメモリセルに適用したものである。

【０１０７】図３４は本発明の第１３の実施例に係わる
ＤＲＡＭの２ビット分のメモリセル構造を示す平面図、
図３５（ａ）は図３４の矢視Ａ−Ａ′断面図、図３５
（ｂ）は図３４の矢視Ｂ−Ｂ′断面図、図３５（ｃ）は
図３４の矢視Ｃ−Ｃ′断面図、図３６（ａ）は同時に形
成するメモリセル部以外のトランジスタ部の平面図、図
３６（ｂ）は図３６（ａ）の矢視Ｄ−Ｄ′断面図であ
る。

【０１０８】まず、Ｓｉ基板３０１の中のメモリセル領
域のＰウェル３０３ｐ中にストライプ状の素子領域が浅
いトレンチ型の素子分離用絶縁膜層３１５により形成さ
れていて、素子形成領域と自己整合的にポリＳｉの導電
体層が形成されている。その素子領域のキャパシタ形成
領域に、深いトレンチ３０７（３０７₁，３０７₂…３
０７_n）が形成されている。各トレンチの上部の半分程
度の領域には素子分離用の絶縁膜３１５が埋め込まれて
いるが、蓄積容量を減少させたりしない構造となってい
る。

【０１０９】トレンチ３０７の例えば上部２μｍ程度の
内壁面は膜厚５０ｎｍ程度の酸化膜３１０が形成されて
いて、トレンチ側面でのリーク電流の発生を抑制してい
る。また、ｐウェル３０３ｐの深さは、この酸化膜３１
０の領域を越えないように形成されている。さらに、ト
レンチ３０７の内壁には、キャパシタ絶縁膜３０８とし
て例えばＮＯ膜等が形成されていて、それを介してトレ
ンチの中に蓄積電極となるポリＳｉ層３０９が埋め込ま
れている。そのポリＳｉ層３１１と電気的に接続された
ポリＳｉ層３１２ｎがトレンチ上部とそのＳｉ基板上の
ＭＯＳトランジスタ側に延在していて、Ｓｉ基板と接す
る領域においてポリＳｉ層３１２ｎからひ素（Ａｓ）等
のｎ型の不純物を熱拡散することによりＭＯＳトランジ
スタのソース、ドレイン拡散層３０４ｎを自己整合的に
形成している。

【０１１０】ＭＯＳトランジスタのゲート電極３１８
は、ゲート絶縁膜３１７及びポリＳｉ層の側壁の厚い絶
縁膜を介してポリＳｉ層３１２ｎの上に少なくとも一部
分が延在している。また、ビット線コンタクト３２０側
のトランジスタのソース・ドレイン拡散層３１４ｎもポ
リＳｉ層３１２ｎからひ素（Ａｓ）等のｎ型の不純物を
熱拡散することにより形成されていて、ビット線コンタ
クトもこのポリＳｉ層３１２ｎ上に形成されている。

【０１１１】本実施例のＤＲＡＭでは、ＭＯＳトランジ
スタのチャネル長はポリＳｉ層３１２ｎ又は３１２ｐか
らの不純物の熱拡散により形成された拡散層間の距離で
決まり、ＭＯＳトランジスタのしきい値電圧調整用のチ
ャネル不純物層３１６はチャネル領域のみに選択的に形
成されている。また、本実施例のＤＲＡＭセルのキャパ
シタは、トレンチの中に埋め込まれたポリＳｉ層３０９
（蓄積電極層の一部）、キャパシタ絶縁膜３０８、Ｓｉ
基板中のｎウェル層３０２（プレート電極）で構成され
ていて、いわゆる基板プレート電極方式となっている。
トレンチ側面のＮウェル側の濃度が薄い時にはこの領域
だけ例えばヒ素ガラス（ＡｓＳＧ）膜などを用いて高濃
度不純物層３０２ｎを選択的に形成してもよい。

【０１１２】本実施例のような構造をとることにより、
メモリセルアレイ部におけるトレンチ内に埋め込み形成
された蓄積電極層の一部がＭＯＳトランジスタのソース
又はドレイン領域の一部を兼ねているため、ＭＯＳトラ
ンジスタとトレンチ・キャパシタの接続のためだけの領
域が必要ないため、トレンチ領域とトランジスタ領域を
接近させて配置することが可能となり、メモリセル面積
を小さくできる。また、ＭＯＳトランジスタのソース・
ドレイン領域のＳｉ基板側の拡散層は素子形成領域のＳ
ｉ基板上に自己整合的に形成されたポリＳｉ層からの不
純物の熱拡散により形成されているため、非常に浅い接
合深さを実現でき、これによりショート・チャネル効果
の小さな、良好なカット・オフ特性を示す構成のトラン
ジスタが実現できる。

【０１１３】また、トレンチ領域とトランジスタ領域を
接近させて配置することが可能となるため、同じセル面
積で比較するとトレンチのサイズを大きくでき、大きな
蓄積容量（Ｃｓ）を得ることができる。これは、ＤＲＡ
Ｍ動作の信頼性を大きく向上させる。また、ソース・ド
レイン層の高濃度不純物層をＳｉ基板の上に形成してい
るため、ソース・ドレイン拡散層の抵抗を低減できる。
また、コンタクト部は全てポリＳｉ層上にあり、Ｓｉ基
板には直接コンタクトしない構造のため、セル構造やそ
の他のストレスなどに起因した欠陥の発生やそれによる
接合リークの増加を抑制することができる。また、ＭＯ
Ｓトランジスタのチャネル領域にはポリＳｉ層をマスク
にしてしきい値電圧（Ｖth）調整用の不純物層が選択的
に形成されている。これにより、ソース・ドレイン層の
接合リークや接合容量を低減することができるなどの特
長がある。

【０１１４】次に、このＤＲＡＭの製造工程について説
明する。図３７〜図４４はこのＤＲＡＭの製造方法を説
明するためのもので、図３７，３９，４１，４３の
（ａ）はメモリセル部の２ビット分の平面図（図３４に
対応）、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図（図３５
（ａ）に対応）、（ｃ）は（ａ）の矢視Ｂ−Ｂ′断面図
（図３５（ｂ）に対応）、（ｄ）は（ａ）の矢視Ｃ−
Ｃ′断面図（図３５（ｃ）に対応）、図３８，４０，４
２，４４の（ａ）は周辺回路部の平面図（図３６（ａ）
に対応）、（ｂ）は（ａ）の矢視Ｄ−Ｄ′断面図（図３
６（ｂ）に対応）である。以下に具体的に本発明の第１
３の実施例についての製造工程を説明する。

【０１１５】まず、図３７，３８に示すように、Ｓｉ基
板３０１（１００）を用意し、これに例えばＳｉ表面か
ら深さ８μｍから深さ２μｍ程度のメモリセルアレイ領
域に、プレート電極となるｎウェル層３０２を例えばＭ
ｅＶクラスの加速電圧でイオン注入できるイオン注入装
置を用いて形成する。この時、Ｓｉ基板表面の不純物濃
度は薄く、ｎウェル層３０２の領域だけが高濃度とな
る、いわゆるリトログレーディドウェル構造となるよう
にしてもよい。

【０１１６】次いで、Ｓｉ基板３０１のセルアレイ部の
表面に、例えば深さ１．５μｍ程度のｐウェル層３０３
ｐを、また周辺回路部のｐチャネルＭＯＳトランジスタ
を構成する領域に深さ２μｍ程度のｎウェル層３０３ｎ
を形成する。これらの３０３ｐ，３０３ｎを形成する領
域は、エピタキシャルＳｉ層等を用いて形成してもよ
い。次に、全面にバッファＳｉＯ₂膜３０４，Ｓｉ₃Ｎ
₄膜３０５，マスクＳｉＯ₂膜３０６を順次形成する。
各々の膜厚は例えば下から順に１０ｎｍ，１００ｎｍ，
５００ｎｍ程度とする。さらに、通常のリソグラフィー
法によりトレンチ開孔パターン・レジストマスク（図示
せず）を形成し、ＲＩＥ法を用いて、まずマスクＳｉＯ
₂膜３０６，Ｓｉ₃Ｎ₄膜３０５，バッファＳｉＯ₂膜
３０４を順次エッチングし、トレンチ径０．４μｍ×
０．４μｍ程度のトレンチ穴を形成する。

【０１１７】次いで、レジスト膜を除去した後、マスク
ＳｉＯ₂膜３０６をマスクとしてＳｉ基板３０１のエッ
チングを行い、まずｐウェル層３０３ｐより深くなる程
度、例えば深さ２μｍ程度に第１のトレンチ穴を形成す
る。さらに、第１のトレンチ穴の内壁をダメージ処理し
た後、内壁に膜厚５０ｎｍ程度のＳｉＯ₂層３１０を例
えばＣＶＤ法により全面に堆積し、全面をＲＩＥ法を用
いてエッチングし、第１のトレンチの底のＳｉＯ₂膜３
１０を選択的に除去する。そして、第１のトレンチの側
壁及びマスク材３０４，３０５，３０６の側壁にこのＳ
ｉＯ₂膜３１０を残置する。

【０１１８】次いで、ＳｉＯ₂膜３０６及びトレンチ側
壁のＳｉＯ₂膜３１０をエッチングマスクとして、Ｓｉ
基板のＲＩＥを用いたエッチングを行い、Ｓｉ基板中に
第２のトレンチ３０７（３０７₁，３０７₂，…）を例
えば深さ４μｍ程度形成する。これにより、トータルの
深さ６μｍ程度のトレンチ３０７が形成される。このト
レンチ側面にはキャパシタ絶縁膜を形成するので、ＲＩ
Ｅのダメージ処理を行う。これには、アルカリ液などを
含む液によってトレンチ内壁のダメージ層を含むＳｉ層
を僅かにエッチング除去したり、内壁のＳｉ基板面を熱
酸化してその酸化膜を除去したり、Ｎ₂雰囲気で９００
℃程度の高温でアニールして結晶性を回復させたりす
る、いわゆるトレンチ後処理工程を行う。

【０１１９】ここで、このトレンチ側壁とｎウェル層３
０２が接する領域で主なキャパシタを形成するので、ト
レンチ側壁のｎウェル層３０２側に例えば深さ２μｍ程
度の、例えばヒ素（Ａｓ）を１×１０^-19ｃｍ^-3程度の
濃度を持つｎ^-型不純物層（３０２ｎ）を形成しておい
てもよい（図３７，３８にのみ図示）。これには、ヒ素
ガラス（ＡｓＳＧ膜）をトレンチ下部内壁のみに残置
し、そこから不純物を熱拡散するなどの方法により形成
する。

【０１２０】次いで、図３９，図４０に示すように、全
面にキャパシタ絶縁膜３０８を形成した後、さらに全面
に第１の蓄積電極層となる例えばヒ素（Ａｓ）をドープ
したポリＳｉ層３０９又はアモルファスＳｉ層を、例え
ば膜厚４００ｎｍ程度推積する。その後、全面を化学
的，機械的にウェハ表面を研磨するいわゆるケミカル・
メカニカルポリッシング法（以下ポリッシング法と略
す）を用いて、ポリＳｉ層３０９，キャパシタ絶縁膜３
０８，マスクＳｉＯ₂層３０６を連続研磨し、マスクＳ
ｉ₃Ｎ₄膜３０５で研磨をストップさせる。これには、
ＳｉＯ₂膜系とＳｉ₃Ｎ₄系でエッチング速度が大幅に
異なるような研磨条件（研磨材，荷重など）を選ぶ。

【０１２１】なお、ここではキャパシタ絶縁膜としては
ＮＯ膜（Ｓｉ₃Ｎ₄膜とその表面を熱酸化した積層膜）
を用いる例を示すが、後の熱工程に耐えることができれ
ば他の膜（例えば、Ｔａ₂Ｏ₅膜などの高誘電体膜やＳ
ｒＴｉＯ₃膜やそれらの組み合わせ膜など）でもよい。
ＮＯ膜のときは、Ｓｉ₃Ｎ₄膜を６ｎｍ程度とその表面
に２ｎｍ程度の熱酸化膜を形成し、ＳｉＯ₂膜換算の実
効膜厚として５ｎｍ程度の積層膜８を形成するものとす
る。また、この時点ではウェハ表面は殆ど均一であり、
トレンチを形成した後でも平坦となっている。

【０１２２】次いで、図４１，図４２に示すように、ポ
リＳｉ層３０９の表面のみを熱酸化し、例えば膜厚１０
ｎｍ程度のＳｉＯ₂膜（図示せず）を形成し、これをマ
スクにして例えばＣＦ₄ガスを用いたＣＤＥ法やホット
リン酸溶液によりＳｉ₃Ｎ₄膜３０５のみを選択的に除
去する。次に、バッファＳｉＯ₂膜３０４とポリＳｉ層
３０９の表面のＳｉＯ₂膜（図示せず）を除去し、Ｓｉ
基板表面とポリＳｉ層３１１の表面を露出させた後、全
面にポリＳｉ層３１２を例えば膜厚１５０ｎｍ程度推積
し、その後トレンチ上だけ凸状に出ているポリＳｉ層３
１２を全面を軽く研磨することによりエッチングし、全
面をほぼ平坦にする。

【０１２３】その後、全面にＳｉ₃Ｎ₄膜３１３を例え
ば膜厚１５０ｎｍ程度推積し、先に推積したポリＳｉ層
３１２の中に、通常のリソグラフィー法によるレジスト
マスク（図示せず）とイオン注入法を用いることにより
所望の不純物ドーピングを行う。例えば、メモリセル領
域にはヒ素（Ａｓ）をドーズ量５×１０¹⁵ｃｍ^-2程度、
ポリＳｉ層３１２の中心に注入しｎ型の高濃度不純物ポ
リＳｉ層３１２ｎとする。

【０１２４】また、周辺回路のｐチャネルトランジスタ
を形成する領域へは、例えばＢＦ₂をドーズ量５×１０
¹⁵ｃｍ^-2程度イオン注入し、ｐ型高濃度不純物ポリＳｉ
層３１２ｐとする。この時、これらのｎ型，ｐ型の高濃
度不純物層から不純物をＳｉ基板側に熱拡散することに
より、ｎ^-型不純物拡散層３１４ｎ，Ｐ^-型不純物拡散
層３１４ｐを形成する。或いは、それぞれのイオン注入
時にＳｉ基板との界面にピークがくるようにそれぞれの
不純物のイオン注入を行うようにしても、より安定した
ｎ^-型層３１４ｎ，ｐ^-型層３１４ｐを形成できる。さ
らに安定したＳｉ基板中の拡散層３１４ｎ，３１４ｐを
形成するため、ポリＳｉ層３１２を推積する前に所望の
領域にｎ型不純物層，ｐ型不純物層を予めイオン注入法
により形成しておく方法もある。このようにすると、均
一な不純物拡散層３１４ｎ，３１４ｐが得られる。

【０１２５】次いで、通常のリソグラフィー法により、
レジストマスク（図示せず）を用いて素子分離領域のＳ
ｉ₃Ｎ₄膜３１３及びポリＳｉ層３１２ｎ，３１２ｐ，
Ｓｉ基板をＲＩＥ法を用いて例えば深さ４００ｎｍ程度
の浅いトレンチ（溝）を形成する。さらに、所望のトレ
ンチエッチング後処理を施した後、絶縁膜として例えば
ＣＶＤ・ＴＥＯＳ−ＳｉＯ₂膜３１５を例えば膜厚５０
０ｎｍ程度、必要なら１０ｎｍ程度の薄い熱酸化膜やＳ
ｉ₃Ｎ₄膜（図示せず）を介して推積する。

【０１２６】次いで、広い素子分離領域にはＳｉ₃Ｎ₄
膜等のダミー・パターンを形成し（図示せず）、全面を
ＳｉＯ₂膜系のエッチング条件で研磨し、浅いトレンチ
素子分離領域の中にＳｉＯ₂膜３１５を埋め込み形成す
る。この時、Ｓｉ₃Ｎ₄膜が研磨のストッパー層となる
ように研磨の条件を選択する。このようにすると図４
１，４２に示したように素子分離用のＳｉＯ₂膜３１５
がＳｉ₃Ｎ₄膜３１３とほぼ等しい高さまで浅いトレン
チの中に埋め込み形成されることになる。また、ここで
はポリＳｉ層３１２へのドーピングと、Ｓｉ基板中への
拡散層３１４ｎ，３１４ｐの形成を素子分離形成前に行
ったが、素子分離膜３１５を形成した後、このドーピン
グと拡散層の形成の工程を行ってもよい。

【０１２７】なお、素子分離用の浅いトレンチは、キャ
パシタ用の深いトレンチ中の一部の領域でも行われるが
（図４１（ｂ））、これは蓄積容量（Ｃｓ）を減少させ
るものではない。また、トレンチ上部側面のＳｉＯ₂膜
３１０はトランジスタのソース・ドレイン拡散層とｎウ
ェル層３０２の間のトレンチ側面を通してリーク電流
（この部分は蓄積電極をゲート電極とみなすと、ＭＯＳ
トランジスタとなり寄生チャネルが生じている）を抑制
するために設けられているが、ｐウェル３０３ｐのトレ
ンチ上部と接する領域の一部にｐ型の高濃度層（図示せ
ず）を形成しておくのも効果がある。

【０１２８】次いで、図４３，図４４に示すように、Ｍ
ＯＳトランジスタのチャネル部となるＳｉ₃Ｎ₄膜３１
３とポリＳｉ層３１２ｎ，ｎ^-型拡散層３１４ｎをＲＩ
Ｅ法により順次エッチングし、Ｓｉ基板に達するような
溝を形成する。この時、素子分離領域はＳｉＯ₂膜３１
５なので、Ｓｉ₃Ｎ₄膜３１３のエッチング時に少しだ
けエッチングされるが、後のＳｉ系のエッチング時には
殆どエッチングされず、チャネル領域のみ溝状にＳｉ基
板が露出することになる。露出したＳｉ面にはチャネル
が形成されるので、ポリＳｉ層３１２ｎ，ｎ型拡散層３
１４ｎのＲＩＥにはダメージの少ない条件を選ぶと共
に、所望のＲＩＥダメージ除去後処理を行う。

【０１２９】この後、全面を例えばウェット雰囲気で８
５０℃程度の熱酸化を行い、ポリＳｉ層の側面には例え
ば膜厚３０ｎｍ程度のＳｉＯ₂膜（図示せず）、またＳ
ｉ基板表面には１０ｎｍ程度のダミーのＳｉＯ₂膜（図
示せず）が形成される。このときや、これ以降の熱工程
により不純物拡散層３１４ｎ，３１４ｐから不純物がＳ
ｉ基板側に熱拡散するが、最終的な状態で接合深さがｎ
型拡散層３１４ｎで約０．０５μｍ程度、ｐ型不純物層
３１４ｐで約０．０６μｍ程度、それぞれの不純物濃度
が約６×１０¹⁸ｃｍ^-程度となるように各条件を設定す
る方が望ましい。

【０１３０】この後、Ｓｉ₃Ｎ₄膜３１３，ポリＳｉ層
３１２ｎ，３１２ｐをマスクとして各々のＭＯＳトラン
ジスタのしきい値電圧（Ｖth）を調整するためのチャネ
ル不純物層３１６を、リソグラフィー法とイオン注入法
を用いて行う。このようにチャネルイオン注入層３１６
はチャネル領域のみに選択的に行われ、ソース・ドレイ
ン層には行われない。よって、ソース・ドレイン層と基
板間の接合リークや接合容量を低減することができる。
また、セル部のトランジスタと周辺部のＭＯＳトランジ
スタ部は、この時にそれぞれチャネルイオン注入層が形
成される。さらにこの後、チャネル部のダミーのＳｉＯ
₂膜（図示せず）を選択的に除去した後（この時、ポリ
Ｓｉ層３１２ｎ，３１２ｐの側面にはＳｉＯ₂膜が完全
に除去されずに１５ｎｍ程度残っている）、ゲート酸化
膜３１７を１０ｎｍ程度形成し、全面にゲート電極３１
８となる例えばリンをドープしたポリＳｉ層を膜厚２０
０ｎｍ程度推積する。ここでは、ダミーゲート酸化膜を
用いる例を示したが、ダミーゲート酸化膜を直接ゲート
酸化膜として用いてもよい。

【０１３１】この後、このポリＳｉ層３１８は所望のゲ
ート電極パターンに加工する。この時、ゲート電極はチ
ャネル領域のゲート酸化膜３１７及びポリＳｉ層３１２
ｎ，３１２ｐの側面の厚いＳｉＯ₂膜を完全に覆ってい
て、ポリＳｉ層３１２の上のＳｉ₃Ｎ₄膜３１３の上
か、フィールドＳｉＯ₂膜３１５の上でエッチングされ
る。これは、ゲート酸化膜３１７の信頼性向上に効果が
あるし、ゲート電極３１８は殆ど平坦な所での加工とな
るためＲＩＥ時のオーバー時間も短くて済み、製造工程
の安定化がはかられる。また、ＭＯＳトランジスタのチ
ャネル幅方向の図（図４３（ｄ））に示す通り、チャネ
ル面より素子分離面が上にあり、コーナーでの寄生チャ
ネルができにくい構造となっている。

【０１３２】この後は、特に工程断面図に示していない
が、完成図としては図３４〜図３６に示す通りである。
即ち、ゲート電極３１８の表面をＳｉＯ₂膜等で覆った
後、ＢＰＳＧ膜３１９を例えば５００ｎｍ程度推積し、
ポリッシングなどにより平坦化した後、ビット線コンタ
クト３２０をポリＳｉ層３１２ｎ，３１２ｐ上に開け、
ＣＶＤ法によるＷ膜等を用いた膜厚２００ｎｍ程度のビ
ット線３２１を形成する。ポリＳｉ層３１２ｎ，３１２
ｐの上にビット線コンタクトを形成しているので、ポリ
サイド化反応等が起こっても接合を破壊して接合リーク
電流を発生させることなどはない。さらに、ビット線３
２１の上に層間絶縁膜としてプラズマＴＥＯＳ膜などを
例えば膜厚５００ｎｍ程度推積しポリッシングなどによ
り平坦化する。

【０１３３】そして、メタル配線のためのコンタクト孔
３２２を開けてＡｌ配線３２４を配設してＤＲＡＭが完
成する。このコンタクト孔３２３は、ここではトランジ
スタのソース・ドレイン層からビット線を介して持ち上
げられたビット線３２１上にあけられているが、直接ポ
リＳｉ層３１２ｎ，３１２ｐにあけてもよい。その場合
でもＳｉ基板から持ち上げられたポリＳｉ層３１２ｎ，
３１２ｐに対してのコンタクトであるため、例えばＲＩ
Ｅ時のエッチング・マージンやコンタクトの対ソース・
ドレイン層への合わせ余裕のマージンの向上、コンタク
ト形成のストレスによる接合リークの増加などを防止で
きる。

【０１３４】以上、第１３の実施例の特長をまとめる
と、メモリセルアレイ部におけるトレンチ内に埋め込み
形成された蓄積電極層の一部がＭＯＳトランジスタのソ
ース又はドレイン領域の一部を兼ねているため、トレン
チ領域とトランジスタ領域を接近させて配置することが
可能となり、メモリセル面積を小さくできる。

【０１３５】また、ＭＯＳトランジスタのソース、ドレ
イン領域のＳｉ基板側の拡散層は素子形成領域のＳｉ基
板上に自己整合的に形成されたポリＳｉ層からの不純物
の熱拡散により形成されているため、非常に浅い接合深
さを実現でき、これによりショート・チャネル効果の小
さな、良好なカット・オフ特性を示す高性能トランジス
タが実現できる。また、トレンチ領域とトランジスタ領
域を接近させて配置することが可能となるため、同じメ
モリセル面積で比較するとトレンチのサイズを大きくで
き、大きな蓄積容量（Ｃｓ）を得ることができる。これ
により、ＤＲＡＭ動作の信頼性を大きく向上させること
ができる。

【０１３６】また、ソース、ドレイン層の高濃度不純物
層をＳｉ基板の上に形成しているため、Ｓｉ基板中の接
合深さを浅くしてもソース・ドレイン拡散層の抵抗を低
減できる。また、コンタクト部は全てポリＳｉ層上にあ
り、Ｓｉ基板上には無い構造のため、複雑なメモリセル
構造やその他の材料間の熱膨脹係数の差によるストレス
などに起因したＳｉ基板中への結晶欠陥の発生やそれに
よる接合リークの増加を抑制することができる。また、
ＭＯＳトランジスタのチャネル領域にはポリＳｉ層をマ
スクにしてしきい値電圧（Ｖth）調整用の不純物層が選
択的に形成されている。これにより、ソース・ドレイン
層と基板間の接合リークや接合容量を低減することがで
きる。

【０１３７】以上の特長は、ＤＲＡＭの高集積化，工程
簡略化，高性能化にとって非常に重要なメリットであ
る。

【０１３８】次に、本発明の第１４の実施例について図
４５（ａ）〜（ｃ）を用いて説明する。図４５は、本発
明のＤＲＡＭセル構造を直列接続方式のシリアル・アク
セス・タイプのＤＲＡＭに適用した例（４ビット分）を
示すもので、（ａ）は平面図、（ｂ）は（ａ）の矢視Ａ
−Ａ′断面図、（ｃ）は等価回路図である。

【０１３９】トレンチ・キャパシタ部とＭＯＳトランジ
スタの接続領域が非常に小さく、かつＭＯＳトランジス
タのソース、ドレイン層抵抗を小さくできるので、この
ような直列接続方式のＤＲＡＭには本発明の方式は向い
ている。この例では、ＭＯＳトランジスタ（ＩＳＯ）を
用いてブロック間の素子分離を行う例を示したが、この
ようにするとトランジスタのゲート電極３１８の規則性
が良くなり、平坦化などの工程管理がやり易くなる。

【０１４０】次に、本発明の第１５の実施例について、
図４６，図４７を用いて説明する。図４６はメモリセル
構造を示す断面図、図４７はメモリセル以外のトランジ
スタ部構造を示す工程断面図である。

【０１４１】本実施例は、本発明のキー技術であるポリ
Ｓｉ層３１２へのドーピングのタイミングに関するもの
である。先の実施例ではポリＳｉ層３１２ｎ，３１２ｐ
から不純物を素子形成領域の全面（チャネル領域も含
む）に拡散させてから、それを分断するように後からチ
ャネル領域を形成していたが、他の方法を取ってもよ
い。具体的には、図４７（ａ）に示すように、まずポリ
Ｓｉ層３１２は不純物をドーピングしないで形成し、素
子分離も行ってからチャネル領域の溝を形成し、チャネ
ル不純物層３３６，ゲート酸化膜３３７を形成し、ゲー
ト電極３１８を形成してからポリＳｉ層３１２に、それ
ぞれイオン注入によりｎ型，ｐ型の不純物をドーピング
する。その後、図４７（ｂ）に示すように、熱拡散によ
りそれぞれのＳｉ基板中のｎ型，ｐ型の不純物層３３２
ｎ，３３２ｐを形成する。

【０１４２】この時、ゲート電極３１８の上には例えば
薄いＳｉＯ₂膜（図示せず）を介して、Ｓｉ₃Ｎ₄膜３
３８を例えば膜厚２００ｎｍ程度形成しておき、イオン
注入時のマスクとして用いてもよい。このようにする
と、ポリＳｉ層３１２のエッチングレートが揃うし、溝
形成時のＲＩＥ時間のマージンが向上する。また、Ｓｉ
基板を殆どエッチングしなくてもソース・ドレイン拡散
層が分離できるし、ある程度（例えば２００ｎｍ程度の
深さ）Ｓｉ基板をエッチングし、いわゆるソース・ドレ
インがチャネルより上の位置にある凹型のチャネル構造
（Concave 型）を取ってもよい。このようにすると、さ
らにショートチャネル効果に強い、高信頼性のＭＯＳト
ランジスタを実現することができる。

【０１４３】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、メモリセルについては
全てｎチャネルＭＯＳトランジスタについて述べたが、
ｐチャネルＭＯＳトランジスタについても全く同様であ
り、不純物或いはウェル，基板の導電型を変えることで
対応できることは言うまでもない。また、実施例ではワ
ード線方向に隣接する複数のメモリセルの相互関係は示
していないが、フォールディド・ビット線方式のときは
トレンチの上を通過ワード線が通過することになる。も
ちろん本発明はオーピン・ビット線構成のＤＲＡＭに適
用することも可能である。

【０１４４】また、本発明の重要なポイントであるポリ
Ｓｉ層同士、又はポリＳｉ層とＳｉ基板の電気的な接続
の形式には、フッ酸（ＨＦ）系の溶液で界面の自然酸化
膜を除去するばかりでなく、例えばシラン（ＳｉＨ₄）
ガスを高温（８５０℃程度）で流してシラン還元で自然
酸化膜を除去した後、通常のポリＳｉを推積（真空度
０．２Torr程度）より高真空の条件（例えば０．０２To
rr程度）でポリＳｉを推積してもよい。このようにした
後に高温でアニールすると、Ｓｉ基板との界面のポリＳ
ｉ層がエピタキシャル層に近い層となり、界面の均一
性、ポリＳｉ層１１からの不純物拡散の均一性等が著し
く改善され、Ｓｉ基板との安定した電気的な接続が得ら
れやすくなり、製品の歩留りが向上する。

【０１４５】また、ポリＳｉ層の表面にシリサイド層
（例えばＴｉＳｉ₂，ＰｔＳｉ₂，ＷＳｉ₂など）を形
成してさらなる低抵抗化をはかってもよい。このとき
も、Ｓｉ基板からシリサイド層が離れているので、シリ
サイド化による接合の破壊が起こりにくく接合リークを
増大させることもない。その他、本発明の要旨を逸脱し
ない範囲で、種々変形して実施することができる。

【０１４６】

【発明の効果】以上述べたように本発明によれば、ＤＲ
ＡＭのメモリセル構造において、（１）メモリセルアレイ部におけるトレンチ内に埋め込
み形成された蓄積電極層の一部がＭＯＳトランジスタの
ソースまたはドレイン領域の一部を兼ねているため、Ｍ
ＯＳトランジスタとトレンチ・キャパシタの接続のため
だけの領域が必要ない。このため、トレンチ領域とトラ
ンジスタ領域を接近させて配置することが可能となり、
メモリセル面積を小さくできる。（２）ＭＯＳトランジスタのソース・ドレイン領域のＳ
ｉ基板側の拡散層は素子形成領域のＳｉ基板上に自己整
合的に形成されたポリＳｉ層からの不純物の熱拡散によ
り形成されているため、非常に浅い接合深さを実現でき
る。これにより、ショート・チャネル効果の小さな、良
好なカット・オフ特性を示す高性能トランジスタが実現
できる。（３）トレンチ領域とトランジスタ領域を接近させて配
置することが可能となるため、同じセル面積で比較する
とトレンチのサイズを大きくでき、大きな蓄積容量（Ｃ
ｓ）を得ることができる。これは、ＤＲＡＭ動作の信頼
性を大きく向上させる。（４）ソース・ドレイン層の高濃度不純物層をＳｉ基板
の上に形成しているため、ソース・ドレイン拡散層の抵
抗を低減できる。本発明のような構造であることは、ソ
ース・ドレインの直列抵抗を低減するのに非常に大きな
効果がある。（５）コンタクト部は全てポリＳｉ層上にあり、Ｓｉ基
板上には無い構造のため、セル構造やその他のストレス
などに起因した欠陥の発生やそれによる接合リークの増
加を抑制することができる。（６）素子分離用の絶縁膜を浅いトレンチに埋め込む工
程の時、素子形成領域上に形成されているポリＳｉ層上
の窒化膜（Ｓｉ₃Ｎ₄）をエッチング・ストッパーとし
て用いることができる。さらにこの窒化膜（Ｓｉ
₃Ｎ₄）は、そのまま残しておいてＳｉ基板側への素子
分離用絶縁膜の埋め込み工程のダメージを低減すると共
に、ゲート電極とソース・ドレイン間の容量を低減する
のに用いるため、除去する必要がない。従って、製造プ
ロセスの簡略化，トランジスタの高性能化が同時に達成
できる。（７）従来のトレンチ型のメモリセル構造では新しい直
列接続型のメモリセル方式に対応することは製造プロセ
スを複雑にし非常に難しかったが、本発明のメモリセル
構造では、トレンチの上部で隣接するＭＯＳトランジス
タと接続していく構造のため、プロセスを複雑にするこ
と無く、容易に対応できるという特徴がある。（８）ＭＯＳトランジスタのチャネル領域にはポリＳｉ
層をマスクにしてしきい値電圧（Ｖth）調整用の不純物
層が選択的に形成されている。これにより、接合リーク
や接合容量を低減することができる。

【０１４７】よって、本発明を用いると、小さなセル面
積でかつ比較的簡単な製造プロセスで、かつ微細化して
もＭＯＳトランジスタのリークが少なく、接合リークの
増加で抑えることのできる高性能のＤＲＡＭを実現する
ことができる。

【図面の簡単な説明】

【図１】第１の実施例に係わるＤＲＡＭのメモリセル構
造を示す平面図。

【図２】図１の矢視Ａ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′断面
図。

【図３】メモリセル部以外のトランジスタ部を示す平面
図及び断面図。

【図４】メモリセル部の製造工程の途中を示す図。

【図５】メモリセル部以外のトランジスタ部の製造工程
の途中を示す図。

【図６】メモリセル部の製造工程の途中を示す図。

【図７】メモリセル部以外のトランジスタ部の製造工程
の途中を示す図。

【図８】メモリセル部の製造工程の途中を示す図。

【図９】メモリセル部以外のトランジスタ部の製造工程
の途中を示す図。

【図１０】メモリセル部の製造工程の途中を示す図。

【図１１】メモリセル部以外のトランジスタ部の製造工
程の途中を示す図。

【図１２】第２の実施例のＤＲＡＭのメモリセル構造を
示す図。

【図１３】第３の実施例のＤＲＡＭセルのメモリセル構
造を示す図。

【図１４】第３の実施例のメモリセル以外のトランジス
タ部構造を示す図。

【図１５】第４の実施例のＤＲＡＭのメモリセル構造を
示す図。

【図１６】第４の実施例のＤＲＡＭのメモリセル構造を
示す図。

【図１７】第４の実施例のＤＲＡＭのメモリセル構造を
示す図。

【図１８】第５の実施例のＤＲＡＭの周辺回路部構成を
示す図。

【図１９】第５の実施例のＤＲＡＭのメモリセル構造を
示す図。

【図２０】第６の実施例のＤＲＡＭの製造工程を示す
図。

【図２１】第７の実施例のＤＲＡＭの製造工程を示す
図。

【図２２】第８の実施例のＤＲＡＭの製造工程を示す
図。

【図２３】第９の実施例に係わるＤＲＡＭのメモリセル
構造を示す斜視図。

【図２４】第９実施例のＤＲＡＭのメモリセル構造を示
す平面図。

【図２５】図２４の矢視Ａ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′
断面図。

【図２６】第９の実施例のＤＲＡＭの製造工程の途中を
示す図。

【図２７】第９の実施例のＤＲＡＭの製造工程の途中を
示す図。

【図２８】第９の実施例のＤＲＡＭの製造工程の途中を
示す図。

【図２９】第９の実施例のＤＲＡＭの製造工程の途中を
示す図。

【図３０】第９の実施例のＤＲＡＭの製造工程の途中を
示す図。

【図３１】第１０の実施例のＤＲＡＭの構造及び等価回
路を示す図。

【図３２】第１１の実施例のＤＲＡＭの構造及び等価回
路を示す図。

【図３３】第１２の実施例のＤＲＡＭのメモリセル構造
を示す図。

【図３４】第１３の実施例に係わるＤＲＡＭのメモリセ
ル構造を示す平面図。

【図３５】図３４の矢視Ａ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′
断面図。

【図３６】メモリセル部以外のトランジスタ部を示す
図。

【図３７】第１３の実施例のＤＲＡＭの製造工程の途中
を示す図。

【図３８】第１３の実施例のＤＲＡＭの製造工程の途中
を示す図。

【図３９】第１３の実施例のＤＲＡＭの製造工程の途中
を示す図。

【図４０】第１３の実施例のＤＲＡＭの製造工程の途中
を示す図。

【図４１】第１３の実施例のＤＲＡＭの製造工程の途中
を示す図。

【図４２】第１３の実施例のＤＲＡＭの製造工程の途中
を示す図。

【図４３】第１３の実施例のＤＲＡＭの製造工程の途中
を示す図。

【図４４】第１３の実施例のＤＲＡＭの製造工程の途中
を示す図。

【図４５】第１４の実施例のＤＲＡＭのメモリセル構造
を示す図。

【図４６】第１５の実施例のＤＲＡＭのメモリセル構造
を示す図。

【図４７】第１５の実施例のＤＲＡＭのメモリセル構造
を示す図。

【図４８】従来のトレンチ型ＤＲＡＭのメモリセル構造
を示す図。

【図４９】従来のＮＡＮＤ型ＤＲＡＭの等価回路を示す
図。

【符号の説明】

１…ｎ型半導体基板２…ｐウェル３…フィールド絶縁膜４…バッファＳｉＯ
₂膜５…Ｓｉ₃Ｎ₄膜６…ＣＶＤＳｉＯ₂
膜７…酸化膜８，８₁，８₂…ト
レンチ（溝）９…キャパシタ絶縁膜１０…ポリＳｉ層１１…ポリＳｉ層１２…ｎ型不純物拡
散層１４…ＳｉＯ₂膜１５…チャネル領域
（イオン注入層）１６…ゲート電極１７…ＳｉＯ₂膜１９…ビット線２０…ＢＰＳＧ膜３１…Ｓｉ₃Ｎ₄膜３２…Ｓｉ₃Ｎ₄
膜３３…ＣＶＤ−ＳｉＯ₂膜３４…レジストパ
ターン３５…低濃度不純物層３６…Ｓｉ₃Ｎ₄
膜３７…Ｓｉ₃Ｎ₄膜３９…Ｓｉ₃Ｎ₄
膜４０…Ｓｉ₃Ｎ₄膜４１…高濃度不純
物層

Claims

【特許請求の範囲】

【請求項１】半導体基板上にＭＯＳトランジスタとキャ
パシタからなるメモリセルを複数個集積してなる半導体
記憶装置において、前記基板中に形成された溝の中にキャパシタ絶縁膜を介
して蓄積電極となる導電層が埋込み形成され、この導電
層は一部が溝の外にも延在して前記ＭＯＳトランジスタ
のソース・ドレインの一方の不純物領域の一部となり、
前記ＭＯＳトランジスタのソース・ドレインの他方の不
純物領域は前記導電層の一部と同一層で形成されている
ことを特徴とする半導体記憶装置。
【請求項２】前記ＭＯＳトランジスタのソース・ドレイ
ンを成す不純物領域は、素子分離用絶縁膜上にも一部延
在していて、前記基板上に形成された導電層を主領域と
する高濃度不純物層と前記基板中に形成された低濃度不
純物層から形成され、前記ＭＯＳトランジスタのチャネ
ル長は前記高濃度不純物層間の距離で決まり、該トラン
ジスタのゲート電極層の周辺部がゲート絶縁膜と接する
領域がないことを特徴とする請求項１記載の半導体記憶
装置。
【請求項３】半導体基板上にＭＯＳトランジスタを直列
接続すると共に各トランジスタにキャパシタを接続した
ＮＡＮＤ型メモリセルを複数個集積してなる半導体記憶
装置において、前記基板中に形成された溝の中にキャパシタ絶縁膜を介
して蓄積電極となる導電層が埋込み形成され、この導電
層は一部が溝の外にも延在して前記ＭＯＳトランジスタ
のソース・ドレインの一方の不純物領域の一部となり、
前記ＭＯＳトランジスタのソース・ドレインの他方の不
純物領域は前記導電層の一部と同一層で形成されている
ことを特徴とする半導体記憶装置。
【請求項４】半導体基板上にＭＯＳトランジスタとキャ
パシタからなるメモリセルを複数個集積してなる半導体
記憶装置において、前記ＭＯＳトランジスタのソース・ドレイン領域の高濃
度不純物拡散層の少なくとも一部は、前記基板上に積み
上げ形成された導電層により構成され、この導電層と素
子形成領域は自己整合的に形成されていて、導電層は素
子分離領域と前記ＭＯＳトランジスタのチャネル領域に
延在していないことを特徴とする半導体記憶装置。
【請求項５】半導体基板上に形成されたソース・ドレイ
ン領域間のチャネル領域上にゲート絶縁膜を介してゲー
ト電極を形成したＭＯＳ型半導体装置において、前記ソース・ドレイン領域は前記基板上に形成された導
電層により形成され、かつ該ソース・ドレイン領域は前
記チャネル領域よりも上に位置することを特徴とする半
導体装置。