KR0139834B1 - 트렌치형 1-트랜지스터 메모리셀구조를 갖춘 mos랜덤 억세스 메모리 - Google Patents

트렌치형 1-트랜지스터 메모리셀구조를 갖춘 mos랜덤 억세스 메모리

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KR0139834B1
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가츠히코 히에다
마사미 아오키
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사토 후미오
가부시키가이샤 도시바
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Abstract

본 발명의 메모리 억세스 메모리장치는 트렌치가 형성된 반도체 기판과 기판상의 메모리셀의 어레이를 포함한다. 각 메모리셀은 1-비트 데이터저장 캐패시터와 전송게이트 MOS트랜지스터를 포함한다. 상기 캐패시터는 상기 트렌치에 매립된 절연층을 포함하면서 저장 노드로서 역할을 한다. 상기 섬형상층은 적어도 부분적으로 기판상에서 저장노드층을 덮고, 그에 따라 연결된다. 상기 트랜지스터는 상기 기판간의 채널영역을 한정하는 소오스 및 드레인을 갖추고, 절연된 게이트는 채널영역을 오버레이한다. 이들 중 다른 것이 연결된 대응 데이터전송선(비트선)과 접촉되는 동안 상기 소오스 및 드레인중 하나는 직접적으로 상기 섬형상층에 연결된다.

Description

트렌치형 1-트랜지스터 메모리셀구조를 갖춘 MOS랜덤 억세스 메모리
제1도는 본 발명의 1실시에에 따른 DRAM장치의 메모리셀 어레이부의 주요 부분을 나타낸 사시도,
제2도(a)와 제2도(b) 및 제2도(c)는 제1도에 나타낸 메모리장치의 각각의 3개의 다른 2A-2A선과 2B-2B선 및 2C-2C에 따른 부분단면도,
제3도는 제1도에 나타낸 DRAM 메모리장치의 기판상에 배열된 주변회로를 구성하는 하나의 트랜지스터를 나타낸 사시도,
제4도는 제3도에 나타낸 트랜지스터의 4-4선에 따른 제3도의 트랜지스터의 단면도,
제5도(a)와 제5도(b)는 제1도에 나타낸 DRAM의 제조단계에서 얻어진 중간산출물의 부분절개 사시도,
제6도(a) 및 제6도(b)는 제3도 및 제4도에 나타낸 트랜지스터 주위의 구조의 제조단계에 대응하여 얻어진 중간산출물의 부분절개 사시도,
제7도(a) 내지 제7도(f)는 각각의 예만을 위한 목적으로 우측 부분상의 7-7선을 따라 제6도(b)의 주위의 트랜지스터 구조부의 단면부를 갖춘 좌측부분상의 7-7선을 따른 제5도(b)의 메모리셀트랜지스터 구조부의 단면을 결합함으로써 얻어진 부분을 나타내기 위한 것으로, DRAM의 제조공정에서 소정의 주요 단계를 개략적으로 나타낸 단면도,
제8도는 본 발명의 다른 실시예에 따른 DRAM장치의 주요 부분을 나타낸 평면도,
제9도는 제8도의 9-9선에 따른 단면도,
제10도(a) 내지 제10도(c)는 본 발명의 실시예에 따른 DRAM의 제조공정의 소정 주요 단계를 개략적으로 나타낸 단면도,
제11도(a) 내지 제11도(c)는 제4도의 주변회로 트랜지스터의 단면구조의 변경을 나타낸 도면,
제12도(a) 내지 제12도(d)는 본 발명의 실시예에 따른 DRAM의 MOS트랜지스터의 제조공정에 있어서 소정 주요 단계를 개략적으로 나타낸 단면도,
제13도(a) 내지 제13도(d)는 본 발명의 실시예에 따른 DRAM의 이용에 의해 매우 소형화된 MOS트랜지스터의 바람직한 제조공정에 있어서 소정 주요 단계를 개략적으로 나타낸 단면도,
제14도(a) 내지 제14도(d)는 본 발명의 DRAM의 구현으로 이용된 매우 소형화된 MOS트랜지스터의 제조공정에 있어서 소정 주요 단계를 개략적으로 나타낸 단면도,
제15도(a) 내지 제15도(c)는 본 발명의 DRAM의 구현으로 바람직하게 이용된 LDD형 MOS트랜지스터의 제조공정에 있어서 소정 주요 단계를 개략적으로 나타낸 단면도,
제16도는 본 발명의 다른 실시예에 따른 NAND형 DRAM장치의 메모리셀 어레이부의 주요부분의 구조를 개략적으로 나타낸 부분절개 사시도,
제17도는 제16도에 나타낸 NAND DRAM의 평면도,
제18도(a)와 제18도(b) 및 제18도(c)는 제17도의 NAND DRAM에 나타낸 각각 다른 17A-17A와 17B-17B 및 17C-17C선에 따른 부분단면도,
제19도는 제16도에 대표적으로 나타낸 다수의 직렬 연결된 메모리셀을 포함하는 하나의 NAND셀부의 전기적 등가회로도,
제20도(a) 내지 제20도(d)는 제16도 내지 제19도의 NAND DRAM장치의 제조공정에 있어서 소정 주요 단계를 개략적으로 나타낸 단면도,
제21도는 내지 제23도는 등가회로배열과 함께 본 발명에 따른 NAND형 DRAM장치의 단면도,
제24도는 본 발명에 다른 DRAM장치의 부분평면도,
제25도(a)와 제25도(b) 및 제25(c)는 제24도의 25A-25A선과 25B-25B선 및 25C-25C선에 따른 다른 3개의 단면도,
제26도는 제25도(a) 내지 제25도(c)의 기판에 배열된 하나의 주변회로 트랜지스터를 나타낸 부분평면도,
제27도는 제26도의 27-27선에 따른 제26도의 트랜지스터의 단면도,
제28도(a) 내지 제28도(d)는 제24도 내지 제27도에 나타낸 DRAM의 제조공정에 있어서 소정 주요 단계를 개략적으로 나타낸 단면도,
제29도는 NAND셀부를 구성하는 각각의 다수의 직렬접속된 메모리셀에 대해 제25도(a) 내지 제25도(c)의 트렌치(trench)셀 구조를 구현하는 NAND셀형 DRAM장치를 나타낸 단면도,
제30도(a)와 제30도(b)는 본 발명의 다른 실시예에 따른 DRAM제조공정에 있어서 두 개의 주요 단계를 개략적으로 나타낸 단면도,
제31도는 본 발명을 구현하는 NAND형 DRAM장치를 나타낸 부분단면도,
제32도(a) 내지 제32도(c)는 본 발명을 구현하는 NAND형 DRAM장치를 각각 32A-32A와 32B-32B 및 32C-32C선에 따른 DRAM의 3개의 다른 단면도,
제33도(a) 내지 제33도(d)는 제31도와 제32도(a) 내지 제32(c)의 NAND DRAM의 제조공정에 있어서 소정 주요 단계를 개략적으로 나타낸 단면도.
제34도(a) 내지 제34(c)는 NAND DRAM장치의 변형으로서의 DRAM장치의 단면도,
제35도는 본 발명을 구현하는 NAND형 DRAM장치의 부분평면도,
제36도(a)와 제36도(b)는 36A-36A와 36B-36B선에 따른 DRAM의 2개의 다른 단면도,
제37도(a) 내지 제37도(d)는 제35도와 제36도(a) 및 제36도(b)의 NAND DRAM장치의 제조공정에 있어서 소정 주요 단계를 개략적으로 나타낸 단면도,
제38도와 제39도는 제35도와 제36도(a) 및 제36도(c)의 NAND DRAM의 변경을 나타낸 단면구조도,
제40도 내지 제42도는 NAND DRAM의 변형을 나타낸 평면도,
제43도는 본 발명을 구현하는 NAND형 DRAM장치의 부분단면도,
제44도(a)와 제44도(b)는 44A-44A와 44B-44B선에 따른 DRAM의 2개의 다른 단면도,
제45도는 제43도와 제44도(a) 및 제44도(b)의 NAND DRAM의 변형인 NAND DRAM의 부분평면도,
제46도는 본 발명을 구현하는 NAND형 DRAM장치의 부분평면도,
제47도(a)와 제47도(b)는 47A-47A와 47B-47B선에 다른 DRAM의 2개의 다른 단면도,
제48도(a)와 제48도(b)는 제36도(a)와 제36도(b)의 변형된 NAND셀의 구조를 나타낸 단면도,
제49도는 본 발명을 실시하는 NAND DRAM의 평면도,
제50도(a)와 제50도(b) 및 제50도(c)는 50A-50A와 50B-50B 및 50C-50C에 따른 제49도의 NAND의 3개의 다른 단면도,
제51도(a) 내지 제51도(d)는 제49도 내지 제50도(c)의 NAND DRAM의 제조공정에 있어서 소정 주요 단계를 개략적으로 나타낸 단면도,
제52도와 제54도 및 제56도는 본 발명의 다른 실시예에 따른 NAND DRAM장치의 평면도,
제53도(a) 내지 제53도(c)와 제55도 및 제57도(a) 내지 제57도(c)는 이전 도면의 각 실시예의 단면도이다.
*도면의 주요부분에 대한 부호의 설명
10:DRAM장치 52, 126:기판
54:p형 웰영역 56:트렌치(trench)
58:반도체층 60:Y형 게이트전극
62:도전성층 64:비트선 접촉부
66:산화막 68:절연필드층
70:매립층 72:얇은 절연막
74, 76, 86, 88:소오스/드레인영역 78:p형 층
80:절연막 82:두꺼운 절연층
84, 85:도전성 와이어링(wiring)층 90:채널영역
92:CVD-SiO2버퍼층 93:Si3N4버퍼층
94:SiO2막 97, 98:절연막
99:포토레지스트층 100, 101, 102:개구
103:요부(convAed protion) 108:Si3N4막
110:Si3N4홈 120:NAND형 DRAM장치
148, 149:홈(groove)
[산업상의 이용분야]
본 발명은 일반적인 반도체 메모리장치에 관한 것으로, 특히 1-트랜지스터 메모리셀을 실현하는 형태의 다이나믹 랜덤억세스 메모리(DRAM)장치에 관한 것이다.
또한, 본 발명은 대응 비트선에 관련된 트랜지스터 메모리셀상에 다수 직렬 연결된 각각의 셀부를 포함하는 NAND형 DRAM장치에 관한 것이다.
[종래의 기술 및 그 문제점]
다이나믹 랜덤엑세스 메모리(DRAM)장치는 소형 컴퓨터시스템과 같은 디지탈장비의 제조에 널리 이용되게 되어 상기 장비의 속도와 비용의 이득이 더욱 향상되게 되었다. 다수의 비트가 증가함에 따라 셀크기가 감소되고, 각 필요한 셀내의 저장용량의 크기가 감소된다. 이러한 요인이 각 DRAM장치에 데어터 저장의 신뢰성을 감소시키고, 제한된 크기의 칩기판상의 보다 높은 팩킹 밀도를 달성하도록 강하게 요구된다.
최근, 보다 높은 통합밀도의 요구를 만족시키기 위해 소위 트렌치형(trench-type) DRAM장치가 어떠한 선두 반도체 제조자에 의해 제안되고 있다. 전형적으로 매우 진보된 트렌치형 DRAM장치의 하나는 반도체기판의 상단 표면에 형성된 다수의 직사각형 각주형태의 홈(트랜치라 칭함)을 포함한다. 프리세트 저장 캐패시턴스 CS를 갖춘 것이 상기 트렌치의 내부웰을 향하는 동안 각 트렌치는 각 엘리먼트에 대한 개개의 캐패시터전극이 하나의 트렌치에 대응하여 절연적으로 매립된 것과 같은 방법으로 다수의 행열 메모리셀의 하나에 포함된 데이터저장(캐패시터)에 대한 용량성 엘리먼트의 형성을 허용한다. 상기 기판이 플레이트 전압 VP에 연결되고, 일반적으로 다른 캐패시터 전극으로서의 함수가 모든 캐패시터, 즉 공통전극을 이용한다.
이러한 트렌치형셀 구조에 대해 기판상의 제한된 영역에 대한 하나의 셀영역내에서 최대한으로 증가된 저장 캐패시턴스 CS를 달성할 수 있게 된다. 그러나, 최근 시도가 더욱 향상된 통합밀도에 대항하여 이루어지는 경우, 이러한 트렌치셀구조는 다음 문제, 즉 상기 트렌치 형성의 어려움과 금속산화 반도체(MOS) 트랜지스터의 전하저장의 신뢰성의 감소와 같은 문제를 겪게 된다.
상기 트렌치 형성의 어려움에 대해 상기 트렌치셀이 더욱 향상된 DRAM장치의 통합밀도의 크기(특히, 오프닝영역)로 최소화되는 경우 소정 저장 캐패시턴스 CS를 달성하기 위해 더욱 깊게 형성되어야 한다. 상기 트렌치가 더욱 좁으면서 깊게 형성됨에 따라 상기 트렌치에 대한 제조공정이 더욱 어렵게 됨으로써 산출량이 절감되게 된다.
상기 신뢰성의 저하에 대해 메모리 크기의 감소로 각 셀에 포함된 MOS트래지스터가 데이터전송 게이트로서의 작용을 최소화함에 따라 길이로 채널영역의 감소가 야기되게 된다. 상기 채널영역의 감소에 의한 MOS트랜지스터의 펀치-드로우(punch-through)의 발생과 임계전압(Vth)의 감소와 같은 나쁜 영향을 주게 된다. 이러한 현상은 반도체메모리 기술에서 좁은 채널 영향으로 알려져 있다. 결과적으로 상기 MOS트랜지스터의 컷오프(cut-off) 특성이 매우 나빠지게 된다. 또한, DRAM장치의 동작에 대한 신뢰성이 낮아지게 된다.
더욱이, 스트레스가 상기 반도체기판에서 발생하는 경향이 있다. 상기 스트레스의 발생으로 접합 리크가 쉽게 발생되어 시간의 긴 주기에 대한 셀캐패시터의 충전의 유지를 어렵게 한다. 또한, 이는 높게 집적된 DRAM장치의 향상된 동작 신뢰성의 유지에 대한 중요한 것이다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 반도체 메모리장치에 대해 새롭게 개량된 메모리셀 구조를 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은 높은 신뢰성 뿐만 아니라 높은 통합밀도인 새로이 개량된 DRAM장치를 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 본 발명은, 특수 메모리셀구조를 갖춘 다이나믹 랜덤 억세스 메모리장치를 유도하고, 상기 장치는 형성된 트렌치를 갖춘 반도체 기판을 포함한다. 캐패시터는 트렌치에 절연적으로 매립된 도전성 저장노드층을 포함하고, 섬형태 반도체층은 적어도 부분적으로 저장노드층을 덮도록 기판상에 놓임에 따라 연결된다. 트랜지스터는 기판간의 채널 영역을 한정하는 소오스 및 드레인을 갖추어 제공하고, 절연된 게이트는 채널영역을 오버레이한다. 상기 소오스 및 드레인중 하나는 상기 트렌치에 인접하여 섬형태 층에 연결되고, 이들중 다른 것은 관련된 대응 데이터-전송선과 접촉된다. 상기 게이트전극은 섬형태 반도체층위로 뻗는다. 또한, 상기 1-트랜지스터 트렌치형 메모리셀구조는 NAND형 DRAM장치로 되고, 대응 비트선과 관련된 다수의 직렬접속된 메모리셀을 포함한다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1도는 일반적으로 본 발명을 구현하는 다이나믹 랜덤억세스 메모리(DRAM)장치를 도면중 참조부호 50으로 나타낸다. 또한 제1도는 상기 DRAM장치(10)의 주요부분, 즉 1-비트 메모리셀의 행열 어레이의 2개의 인접한 메모리셀(M1, M2)의 주요부분만을 나타낸다. 이러한 배열에 있어서, 다수의 중간 유전층 또는 축적된 다른 층간에 제공된 막이 예만을 목적으로 생략된다. 상기 DRAM(50)은 선택된 도전형의 반도체기판(52)을 갖추는 바, 상기 기판은 n형 도전성의 실리콘으로 이루어진다. 기판(52)은 p형 웰영역(54)이 제1도에 나타낸 바와 같이 형성된 상단 표면을 갖추고, 기판(52)은 선택된 표면위치에 한정된 다수의 수직홈(56)을 갖추는데, 상기 홈을 트렌치라 한다. 각 트렌치(56)는 p형 웰영역(54)을 통과하는 좁은 직사각형 각주형을 갖추어 기판(52)에서 종단된다.
다수의 패턴화된 섬과 같은 반도체층(58)이 기판(52)의 상단 표면에 배치되고, 4개(58a~58d)만 제1도에 나타낸다. 이들 층(58)은 다결정질의 실리콘(폴리실리콘)층이다. 층(58a, 58b)은 메모리셀에 속하지만, 층(58c, 58d)은 인접 메모리셀에 속한다. 상기 2개의 중간층(58b, 58c)은 각각의 트렌치(56) 위에 놓여진다.
다수의 평행연장 도전층(60)이 기판(52)상의 제1방향을 따라 절연층(58)상으로 뻗는 것과 같은 방법으로 상기 기판(52)에 대해 절연적으로 배치된다. 층(60)은 다결정질(폴리실리콘) 실리콘으로 이루어진다. 층(60)은 하나의 셀영역내의 섬층(58a, 58b)상에 놓인 층(60a)을 포함하고, 다른 층(60)은 다른 셀영역내의 섬(58c, 58d)에 놓여진다. 각 층(60)에는 측면부에서 두개의 인접한 섬층(58a, 58b(58c, 58d))이 올려진다.
다수의 평행연장 도전층(62)은 상기 층(60)에 대해 절연적으로 배치되고, 이들 층(62)의 하나만이 제1도에 나타나며, 폴리사이드 또는 W와 같은 금속으로 이루어진다. 이러한 층(62)은 제2방향 횡축이 제1방향(즉, 섬층(58a~58d)의 어레이에 평행)으로 뻗음으로써 트렌치(56)의 커버링을 배제하는 4개의 섬층(58a~58d)의 층(58a, 58d)이 상단 표면상의 접촉영역(64)에서의 층(60)에 의해 각각 상호간에 전기적으로 접속된다. 제1도의 상세한 메모리셀 구조는 제2도(a) 내지 제2도(c)의 부분단면도에 의해 명백하게 되고, 각각 제1도(스케일이 도시되지 않음)의 구조상의 3개의 다른 단면도의 프로파일을 나타낸다. 제1도에 나타낸 2A-2A선에 따른 구조의 세로 프로파일을 제2도(a)에 나타낸다. 제1도에 나타낸 2B-2B선에 따른 제1내부프로파일을 제2도(b)에 나타내고, 2C-2C선에 따른 제1도의 구조의 제2측면프로파일을 제2도(c)에 나타낸다.
제2도(a)에 나타낸 바와 같이, 상기 트렌치(56)는 p형 웰영역(54)을 통과하기에 충분히 깊다. 트렌치(56)의 바닥부분은 기판(52)내의 미리 특정된 부분에서 분단된다. 각 트렌치(56)의 상단 측벽부는 절연막(66)에 의해 에워싸이고, 실리콘 산화물로 이루어진다. 모든 산화막(66)은 웰영역(54)보다 깊게 형성된다. 각 산화막(66)은 대응 트렌치의 측벽웰의 리크전류의 발생을 억압하거나 방지한다. 트렌치(56)는 깊이가 6마이크로미터, 폭이 0.5마이크로미터인 경우, 산화막(66)은 높이가 거의 2마이크로미터, 두께가 거의 50나노미터(㎚)로 측정되게 된다. 필드절연층(68)이 상호간에 트렌치를 전기적으로 절연하기 위해 인접한 트렌치간에 배열된다. 트렌치의 대향측면표면의 선택된 상단영역이 필드 절연층(68)으로 대치되는 것으로 가정한다. 선택적으로 트렌치의 상단영역이 필드절연층(68)을 오버랩하는 것으로 추측된다. 또한, 이 경우 필드절연층(68)은 2개의 종단에 인접한 트렌치의 대향 측면 표면에 집적적으로 연결된다.
비소(As) 불순물이 도핑된 다결정질 실리콘(폴리실리콘)층(70)이 각 트렌치(56)에 절연적으로 매립된다. 상기 매립된 층(70)이 얇은 절연막에 의해 트렌치의 내부표면으로부터 전기적으로 절연된다. 각 매립된 층은 얇은 절연막(72)과 함께 기판표면(즉, p웰 영역(54)의 표면)으로부터 위쪽으로 약간 투사된다. 얇은 막(72)은 NO막이다. 결과적으로 캐패시티 구조(C(C1 또는 C2))는 셀캐패시터에 대해 공통인 플레이트 전극으로 기판(52)을 이용하고, 각각 1-비트 저장전극, 즉 저장노드로 트렌치(56)내의 매립층(70)을 이용한다. 플레이트전압(Vp)이 기판(52)에 인가된다.
제2도(a)로부터 명확한 바와 같이, 제1도에 나타낸 2개의 정방형 섬층(58b, 58c)이 대응 트렌치(56)의 저장노드(70)의 상단부분을 덮는다. 남아 있는 정방형 섬층(58a, 58d)은 웰영역(54)상에 배열된다.
두개의 트렌치중 하나에 있어서, n형 불순물이 도프된 층(74)은 섬과 같은 층(58b)을 강조하기 위해 웰영역(54)에 형성되어 산화막(66)과 접촉되게 된다. 다른 n형 불순물층(76)이 웰영역(54)의 불순물층(74)으로부터 일정하게 떨어진다. 층(76)은 섬과 같은 층(58a) 아래에 직접적으로 배치되고, 이러한 층(58a)과 접촉된다. 층(76)은 섬과 같은 층(58)보다 불순물 농도가 적게 된다. 웰영역(54)에 있어서, 보론(B)이 도프된 p형 층(78)이 두개의 일정하게 떨어진 n형 층(74, 76)간에 형성된다. 층(74, 76, 78)의 배열은 상기 두개의 다른 층과 동일하다.
얇은 절연막(80)은 섬과 같은 층(58)을 덮는다. 이러한 얇은 막은 섬과 같은 층(58a, 58d)의 상단 부분의 직사각형 개구를 갖는다. 접촉영역(58a, 58d)에 대응하는 각 개구를 제1도에 나타낸다. 상기 얇은 절연막(80)은 실리콘 2산화물(SiO2)로 이루어진다. 제2도(a)에 나타낸 바와 같이, 제1도에 나타낸 연장층(60a, 60b)은 층(60a)이 보론이 도프된 층(78)의 위에 놓인 방법으로 얇은 막(80)상에 형성되고, 또한 인접한 섬과 같은 층(58a, 58b)의 측면 부분에 놓인다. 다른 층(60b)은 인접한 섬과 같은 층(58c, 58d)의 측면 부분에 놓인다. 제2도(a)에 나타낸 바와 같이, 각 연장층(60a, 60b)내의 2A-2A선에 따른 프로파일이 Y형태 단면을 나타낸다. Y형태 게이트 프로파일을 가시효과만을 목적으로 변형시키는 것을 주목한다.
단면내의 중심 요부(concaved portion)가 인접 섬층(58)간의 실제 위치 관계에 따라 작게 되는 경우, 단면부가 Y형태 보다 T형태에 유사하게 된다. 그러나, Y형태는 나머지 설명 동안 적용되게 된다. 각 Y형층(60a, 60b)이 SiO2막(81)으로 덮혀진다.
제2도(a)에 나타낸 두개의 트렌치중 하나의 좌측에 있어서 메모리셀 전송게이트 MOS트랜지스터(Qm1;접미사 m은 메모리셀을 의미함)이 소오스와 드레인영역으로서 일정하게 떨어진 n형 확산(74, 76)인 게이트전극, n형 채널영역으로서 p형층(78)인 Y형태층(60a)을 이용한다. 또한, 제2도(a)의 우측면 트렌치에 있어서 동일 구조를 갖춘 셀구조 Qm1가 형성된다. 각 트랜지스터(Qm1, Qm2)가 n형 소오스(또는 드레인)영역(74)의 대응 트렌치셀 캐패시터(C1, C2)에 접속된다. 두꺼운 절연층(82)이 전체적으로 Y형태 게이트전극(60a, 60b)과 정방형 섬층(58)을 덮는다. 층(82)은 섬층(58a, 58d)의 위치에서 제1도의 접촉영역에 대응하는 구멍을 갖는다. 제1도의 연장층(62)은 층(58)상에 뻗은 게이트전극(60a, 60b)을 가로질러 각각의 접촉영역(64)을 통해 두개의 섬영역(58a, 58d)에 접속된다. 층(62)은 DRAM(50)의 데이터전송선, 즉 비트선으로 기능한다. 상기 비트선(62)은 다른 절연층(83)으로 덮혀진다. 이러한 층(83)은 보론이 도프된 포스포실리케이트(phosphosilicate) 글래스(BPSG)막이다.
상기 트렌치 셀구조를 갖춘 DRAM(50)에 있어서 메모리셀 어레이와는 다른 기판(52)의 표면영역을 갖춘 주변회로를 포함하는 전형적인 트랜지스터의 하나인 트랜지스터(Qr)를 제3도의 모델구조로 나타낸다.
제3도에 나타낸 바와 같이, 상기 트랜지스터(Qr)는 정방형 섬과 같은 층(58e, 58f)의 쌍을 갖추고, 제1도의 메모리셀부의 것과 동일한 방법으로 p웰영역(54)을 갖춘n형 웰영역(54)을 갖춘 n형 실리콘기판(52)상에 형성된다. 상기 층의 아래에 놓인 기판의 부분에 어떠한 트렌치도 형성되지 않는다. 게이트전극(60c)이 기판의 상단표면에 형성되고, 게이트(60c)이 제1도의 게이트전극(60a, 60b)의 구조와 유사하다.
게이트(60)가 인접한 섬층(58e, 58f)의 측면 부분상을 약간 타게 한다. 섬층(58e, 58f)이 각각 도전성 와이어링층(84, 85)에 접속된다.
제4도에 나타낸 바와 같이, 일정하게 떨어진 n형 불순물이 도프된 층(86, 88)이 웰영역(54)에 형성된 오버라잉(overlying) 섬층(58e, 58f)과 접촉된다. 트랜지스터(Qr)의 채널영역으로 기능하는 약간 도프된 n형 층(90)이 그 사이에 형성된다.
상기 채널영역(90)은 섬층(86, 88)의 대향 측면 가장자리와 실질적으로 자기 정렬된다. 제2도의 상기 얇은 절연막(80)은 섬층(58e, 58f)을 덮는다. 제4도에 있어서, 상기 게이트(60c)는 Y형태 프로파일을 갖는다. 와이어링층(84, 85)이 섬층(58e, 58f)에 전기적으로 연결시키는 것을 허용하는 동안 상기 두꺼운 절연막(82)이 게이트(60c)를 덮는다.
트렌치 셀구조를 갖춘 DRAM장치(50)를 제조하는 방법을 제1도 내지 제2도(c)에 나타내고, 제3도와 제4도의 트랜지스터 구조가 따른다. 먼저, 제5도(a)에 나타낸 바와 같이 상기 기판(52)의 부분이 나타내는 바와 같이, 제1도 및 제2도(a) 내지 제2도(c)가 완성되게 된다. 제5도(a)의 예는 부분절개에 의한 가시효과를 나타낸다. 기판(52)은 이전에 상기한 n형 실리콘으로 이루어진다. 실리콘층은 잘 알려진 에피택셜 성장기술을 이용하여 제2도(a)에 나타낸 전형적인 웰영역(54)의 선택된 두께에 대한 기판의 상단표면상에 형성된다. 선택된 불순물이 통상의 리소그래피와 이온주입기술에 의해 상주 에피택셜로 도프되고, 거의 1.5마이크로미터의 깊이를 갖춘 p형 웰영역(54)을 형성하기 위해 열적으로 분산된다. 제3도 및 제4도의 주변 트랜지스터부에 있는 기판(52)의 부분이 제조되고, 제6도(a)에 나타낸 제5도(a)의 동일 제조단계로 얻어진다. 제5도(a) 및 제6도(a)에 나타낸 바와 같이, 상기 웰영역(54)이 메모리셀부와 주변회로부내에 동시에 형성되는 것을 명확히 알 수 있다. 다음의 설명의 있어서, 상기 제조공정이 메모리셀부와 주변회로부에 의해 설명된다.
결과적으로, 제5도(b)에 나타낸 바와 같이 메모리셀부에 있어서 거의 0.4마이크로미터의 깊이를 갖춘 얇은 홈이 반작용적 이온에칭(RIE)기술의 이용에 의해 기판(52)의 엘리먼트 절연영역에 형성되고, 절연막(TEOS-SiO2막)이 화학적 기상성장(CVD)에 의해 홈내의 제2도(a)의 필드절연층(68)으로서 퇴적된다. 상기 결과적인 구조가 RIE기술을 이용하는 에치-백과 같은 평탄화로 되기 쉽게 됨에 따라 제5도(b)의 파선에 의해 제안된 H형 평면 패턴을 갖춘 필드절연막(68)을 제공하게 된다. 상기 프로세스를 트렌치절연이라 한다. 요구된 경우 채널 스톱퍼가 형성된다. 또한, 상기 트렌치 절연은 실리콘 질화막(Si3N4)을 이용하는 LOCOS방법에 의한 필드절연막(68)으로 거의 400나노미터(㎚)의 두께를 갖춘 SiO2막을 형성으로 얻어진다. 상기 메모리셀부의 막(68)을 형성하는 단계에 있어서, 상기 동일 필드절연막(68)이 제6도(b)에 나타낸 기판(52)의 주변회로부의 트랜지스터(Qr)의 엘리먼트의 절연영역(직사각형 개구의 평면형태를 갖추어 나타냄)내에 형성된다.
다음에, 엘리먼트 절연영역에 의해 에워싸인 기판(52)의 영역을 형성하는 엘리먼트가 대기에 노출된 후 CVD-SiO2버퍼층(92)과 Si3N4막(93) 및 SiO2막(94)이 제5도(b)와 제6도(b)에 나타낸 바와 같은 결과적 기판구조의 순서로 연속적으로 적층된다. 버퍼층(92)이 열산화막으로 대치된다. 층(92, 93, 94)의 두께는 각각 거의 10㎚, 100㎚, 300㎚이다. 제5도(b)와 제6도(b)에 있어서, 상기 층(92~94)의 단면부에 대한 헤칭(hatching)이 도면의 간략화로 생략된다.
이후, 3개의 축적된 층(92~94)이 마스크를 제공하는 알려진 포토리소크래피와 RIE기술로 선택에칭 프로세스되고, 상기 셀트렌치(56)의 정방형 개구를 한정하여 셀트렌치(56)의 형성에 이용된다. 상기 마스크층이 거의 2마이크로미터의 깊이의 일시적인 트렌치를 형성하기 위해 RIE프로세스에 대한 기초를 이용하게 된다. 상기 트렌치의 내부웰이 피해-회복 공정으로 된 후, 거의 50㎚의 두께의 SiO2막(66)이 각각 내부 웰표면상에 형성된다. 다음에, 상기 RIE프로세스가 일시적인 트렌치의 바닥에 놓인 SiO2막(66)만을 선택적으로 제거하도록 된다. 상기 트렌치측면웰상의 마스크층과 SiO2막(66)이 제5도(b)에 나타낸 바와 같은 커다란 깊이(예컨대, 3마이크로미터의 깊이)를 갖춘 셀트렌치(56)를 완성하도록 RIE프로세스를 수행시키는 마스크로서 이용된다. 결과적인 트렌치(56)의 내부 웰표면이 RIE 공정의 실행에 의한 크리스탈 특성으로 거칠게 되고, 이를 보상하기 위해 트렌치 내부웰 표면을 청소하기 위한 물리적 및/또는 화학적인 수행이 추천된다.
상기한 포스트-처리는 (1) 상기 트렌치 내부웰을 에칭하고, 남는 산화막을 제거하도록 동일 열취급을 받으면서 알카리액체를 포함하는 액체의 청소를 이용하는 프로세스 또는 (2) 예컨대, 크리스탈 특성을 회복하기 위해 900℃의 질소 대기의 고온도에서 어닐링 공정을 가하는 프로세스를 포함한다. 상기 공정 동안 주변회로부의 트랜지스터 구조가 제6도(b)에 나타낸 바와 같이 변화되지 않게 된다. 상기 DRAM(50)의 계속적인 제조공정을 제7도(a) 내지 제7도(f)를 참조하여 설명한다. 제5도(b)의 메모리셀구조와 제6도(b)의 주변회로부의 제조공정의 이해를 위해 제7도(a)는 좌측부분상의 7-7선을 따른 제6도(b)의 구조의 단면도를 갖춘 좌측부분상의 7-7선을 따른 제5도(b)의 구조의 단면도를 결합함에 의해 얻어진 부분을 나타낸 것에 주목한다.
캐패시터 절연막(72)은 제7도(a)에 나타낸 구조의 전체 표면상에 형성된다. 막(72)은 상기 NO막이고, 상기 막이 다음의 열취급을 견디는 한 Ta2O5막 또는 NO물질과 페로일렉트릭(ferroelectric)과 같은 페로일렉트릭 물질의 막이다.
제7도(b)에 나타낸 바와 같이, As도프된 폴리실리콘층(70)이 막(72)상에 퇴적된다. 선택적으로 층(70)이 비결정 실리콘층으로 된다. 상기 화학적/물리적 폴리싱 프로세스가 결과적인 구조의 전체 표면을 닦도록 영향을 받음으로써 층(70, 72, 74)이 이러한 순서로 닦여진다. 제7도(c)에 나타낸 바와 같이, 이들 층의 폴리싱은 상기 기판(52)의 층(93)에서 멈추도록 적절히 제어된다. 이렇게 하기 위해 상기 폴리싱 조건(폴리싱 물질, 로드 등과 같은)이 소정 Si3N4막과 SiO2막간에 선택적 에칭(폴리싱)비를 세트시키도록 적절히 선택된다.
상기 캐패시터 절연막(72)이 NO막인 경우, 상기 기판(52)의 표면상에 자연적으로 퇴적된 산화막이 물로 디러티드(deluted)된 불화수소의 용해나 실란가스(SiH4)의 이용으로 막을 화학적으로 감소시킴으로써 제거된다. 실란가스의 경우, 암모니아가스(NH3)가 고온(거의 850℃)에서 대기의 진공으로 흐르도록 허용되는 동안 트렌치 내부웰의 캐패시터 형성영역내의 자연산화막이 제거된 후 Si3N4막이 거의 1㎚ 두께로 노출된 실리콘 표면상에 형성된다.
따라서, Si3N4막이 50㎚의 두께, 예컨대 전체 표면상에 CVD방법에 의해 퇴적된다. 결과적인 구조가 거의 800℃의 온도에서 10%의 염화수소(HCl)를 포함하는 대기에서 60분 동안 산화 프로세스되고, 예컨대 결과적으로 소위 상단 산화막이 2㎚의 두께로 표면상에 형성된다. 이때, 캐패시터 절연막인 NO막(72)이 제7도(b)에 나타낸 바와 같은 Si3N4막의 질소(N)와 산화막의 산소(O)의 결합으로 형성된다.
결과적으로 제7도(c)의 폴리싱 스톱퍼층(93)이 선택적으로 제거된다. 상기 층(93)의 제거가 마스크로 대응 제거패턴을 갖춘 거의 10㎚의 두께를 갖춘 열산화막(도시되지 않음)의 이용으로 영향받는다. 이 경우에 있어서, CF4가스를 이용하는 CDE방법이나 뜨거운 인산(즉, 가열된 인산)을 이용하는 화학프로세싱 방법이 적절히 이용된다. 상기 프로세스 동안 폴리실리콘층(70)의 표면상에 두번째로 형성된 SiO2막과 SiO2막(도시되지 않음)이 묽은 HF용액의 이용으로 제거된다. 결과적으로 상기 기판(52)과 트렌치 매립된 폴리실리콘층(70)이 완전히 노출된다. 다음에, 제7도(d)에 나타낸 바와같이 폴리실리콘층(58)이 노출된 층을 덮기 위해 형성된다.
이후, As 또는 P와 같은 선택된 n형 불순물이 제2도(a)의 트렌치셀 NMOS 트랜지스터(Qm1, Qm2)와 제4도에 나타낸 주변회로의 NMOS트랜지스터(Qr)의 소오스/드레인영역(74, 76, 86, 88)의 나중 형성 준비를 위해 선택적으로 도프된다. PMOS트랜지스터가 형성되는 기판에 대응하는 폴리실리콘층(58)의 영역에 있어서, B와 같은 p형 불순물이 선택적으로 도프된다. 또한, BF2의 도핑이 수행된다. 상기 불순물 도핑프로세스가 알려진 포토리소그래피 또는 이온주입에 의해 수행된다. 상기 이온도핑 조건은 불순물이 폴리실리콘층(58)의 통과를 방지하기 위해 적절히 결정되고, 도프된 불순물의 결과로 상기 층(58)의 집중 피크를 갖는다.
상기 불순물 도핑후 상기 폴리실리콘층(58)은 알려진 포토리소그래피와 RIE기술의 조합을 적용하는 패터닝 프로세스로 되고, 층(58)은 제7도(e)에 나타낸 바와 같이 상기 기판(52)상의 섬층(58a~58e)을 형성하기 위해 패턴된다. 상기 기판표면은 상기 층(58a~58f)간에 부분적으로 노출된다. 상기 노출된 기판표면 부분은 상기 트랜지스터(Qm1~Qm2, Qr)의 채널영역으로 이용되게 된다. 상기 기판-피해의 위험을 최소하기 위해 상기 RIE프로세스를 위한 조건이 적절히 결정되는 것이 요망된다. 더욱이, 상기 RIE공정후 피해입은 기판의 복구를 위해 포스트-처리의 효과가 바람직하게 된다.
상기 결과적 구조가 열산화되게 된다. 상기 열산화는, 예컨대 30분 동안 850℃에서 대기에서 영향받는다. 다음에, 상기 기판의 전체 표면이 산화됨으로써 SiO2박막(80)이 약 30㎚의 두께에 대해 상기 섬층(58a~58f)의 표면상에 형성된다. 이때, 약 10㎚ 두께의 SiO2박막(80)이 제7도(e)에 나타낸 바와 같이 노출된 표면부분(채널영역)상에 형성되고, 상기 트랜지스터 임계전압의 조정을 위한 불순물도핑이 상기 채널영역(78, 80)의 형성을 완성하도록 채널영역내에서 수행된다. 상기 열취급 동안 상기한 바와 같은 상기 폴리실리콘층(58)내에 도프된 n형 불순물이 상기 기판(52)으로 향해 열확산되고(즉, 웰영역(54)으로), 따라서 상기 NMOS트랜지스터(Qm1, Qm2, Qr)의 액티브(전하를 나르는)영역(74, 88, 90)이 형성된다. 또한, n형 불순물이 P형 트랜지스터(도시되지 않음)의 액티브영역을 형성하기 위해 열적으로 확산된다. 상기 열확산 조건(온도 및 시간과 같은)이 적절히 결정됨으로써 상기 확산농도가 입방당 약 1×1019원자를 최종적으로 세트시키고, n형 불순물 도프영역의 접합깊이는 약 0.06마이크로미터이며, p형 불순물 도프된 영역의 접합깊이는 약 0.08마이크로미터로 된다.
제7도(e)에 나타낸 구조는 상기 트랜지스터(Qm1, Qm2, Qr)의 임계전압의 조정을 위한 보충 불순물-도핑프로세스로 되고, 이온주입기술이 적용된다. B와 같은 선택된 n형 불순물의 이온주입이 가속전압 40keV과 1회에 평방 센티미터당 1×1012원자를 적용한 마스크로서 표면 산화막(80)으로 덮힌 섬층(58a~58f)을 이용하여 수행된다. B이온은 도시되지 않은 기판 표면상의 열산화막을 통해 웰영역(54) 내에 선택적으로 도프된다. 상기 공정으로 트랜지스터(Qm, Qr)가 동시에 완성되고, 실질적으로 감소되는 경우 상기 1회의 양이 메모리셀부와 주변회로부에 개별적으로 결정된다. PMOS트랜지스터(도시되지 않음)에 있어서, p형 불순물의 보충 이온주입이 동일한 방법으로 영향받는다. 보충 이온주입후 약 15㎚의 두께로 남도록 섬층(58a~58f)을 오버라잉하는 SiO2막을 야기시키는 동안 상기 기판표면상의 열산화막이 선택적으로 제거된다.
다음에, 제7도(f)에 나타낸 바와 같이 게이트 산화막(80a)이 10㎚의 두께에 대해 노출된 기판표면(채널영역표면)상에 형성된다. 인 도프된 폴리실리콘층이 결과적 구조의 전체 표면상에 200㎚의 두께로 형성되고, 다음에 Y형 프로파일 게이트전극(60a, 60b, 60c)을 형성하기 위해 포토리소그래피와 RIE의 이용으로 패턴된다.
Y형 게이트 프로파일의 형성은 RIE프로세스 동안 체인지-업에 대해 유전체 브레이크 다운의 발생을 제거하기 위해 중요하고, 상기 게이트 산화막의 신뢰성을 증진시킨다. 이후, SiO2막(81)이 알려진 방법으로 제7도(e)에 나타낸 게이트전극(60a~60c)을 덮기 위해 형성된다. 제2도(a)에 나타낸 상기 BPSG막(82)이 약 500㎚의 두께로 퇴적되고, 막이 결과적 구조를 덮는다. 다음에, 상기 퇴적된 막이 평면화 프로세스되게 된다. 850℃의 온도에서 달성된 용해 프로세스 또는 낮은 온도 화학적/기계적 폴리싱 취급이 상기 평면화 프로세스에 대해 제공되는 것이 바람직하게 된다. 상기 평면화된 층(82)이 섬층(58a, 58d)내의 비트선 접촉구멍을 형성하기 위해 패턴된다. 상기 비트선(62)을 포함하는 다수의 비트선이 상기 층(82)상에 형성된다. 제1도로부터 가장 명확히 알 수 있는 바와 같이, 상기 비트선(62)이 상기 접촉영역(64)내의 섬층(58a, 58d)에 전기적으로 접속된다.
상기 비트선에 대해 종래의 폴리실리콘층과 텅스텐 디실리사이드(disilicide)(WSi2)를 이용하는 소위 폴리사이드 구조가 적절히 이용되고, 선택적으로 텅스텐(W)과 금속으로 이루어진다. 상기 폴리실리콘 섬층(58a, 58d)이 비트선 접촉부분에 존재하기 때문에 상기 금속물질이 나쁜 움직임의 영향, 예컨대 기판내의 얇은 접합을 파괴하여 접합 리크발생의 가능성을 안정하게 방지할 수 있다.
이후, 상기 비트선을 덮기 위해 BPSG막(83)이 약 400㎚의 두께로 퇴적된다. 다음에, 층(83)이 와이어링 접촉구멍(도시되지 않음)을 형성하기 위해 평명화되면서 패턴화된다. 패턴된 와이어링층(도시되지 않음)이 상기 층상에 형성된다. 따라서, 상기 DRAM장치(50)가 완성된다. 또한, 상기 접촉형성 단계에 있어서 상기 접촉구멍이 상기 섬 폴리실리콘층(58)에 형성되기 때문에 상기 RIE에 대한 에칭마진이 강화된다.
상기 실시예의 중요한 특징은 요구된 데이터-저장 캐패시터를 제한된 사이즈의 기판상에 유지하는 것을 허용하는 동안 이중 층을 이룬 T형 프로파일 저장노드구조가 각 셀에 이용되면서 트렌치형 1-트랜지스터 메모리셀의 영역을 감소시킬 수 있다. 제1도와 제2도(a) 내지 제2도(c)에 나타낸 바와 같이, 상기 DRAM(50)의 각 트렌치셀 캐패시터(C1(C2))의 저장노드가 하나의 트렌치(56)와 기판(52)상의 노드 상단부분을 덮는 정방형 섬 폴리실리콘층(58b(58c))에 대응하여 절연적으로 매립된 정방형 열형태 폴리실리콘층(70)으로 형성된다. 소오스 또는 드레인영역(74)이 상기 산화막(66)을 통해 인접한 트렌치에 위치된다. 섬층(58b)은 절연된 트렌치 매립된 층(70)에 접속된다. 층(58b)은 제2도(a)에 나타낸 바와 같이 가장자리에서 메모리셀트랜지스터(Qm1)의 기초를 이루는 소오스 또는 드레인영역(74)과 직접적으로 접촉된다. 상기 게이트전극(60a, 60b)은 특히 섬(58b, 58c)상을 뻗도록 배열된다. 이는 축적된 저장전극(70, 58b)의 부분이 또한 대응 셀트랜지스터의 소오스 또는 드레인영역중 하나로 이용되는 것을 다른 방법으로 알 수 있다. 제2도(a)에 나타낸 바와 같이, 각각 증가된 다수의 메모셀의 트렌치캐패시터(C)에 대해 MOS트랜지스터(Qm)를 전기적으로 접속하기 위한 특별한 접속영역을 제공할 필요가 없다. 상기 트렌치 캐패시터(C)의 저장 캐패시터(Cs)를 감소하지 않고서 트랜지스터-캐패시터영역의 처리가 메모리셀영역을 허용할 수 있다.
다른 관점으로부터 셀영역의 감소의 특징으로 연구하면, 각 셀의 MOS 트랜지스터(Qm)와 트렌치 캐패시터(C)의 폐쇄위치는 DRAM의 집적밀도와 기판의 영역이 동일하다는 가정하에 트렌치 개구의 증가를 허용할 수 있고, 이러한 배열이 증가된 저장 캐패시터(Cs)의 성취를 이루며, 및/또는 캐패시터(Cs)가 일정한 동안 상기 트렌치(56)는 깊이를 감소시키는 사실에 대해 강화된 산출량의 성취를 이룬다.
상기 실시예의 다른 특징은 섬 폴리실리콘층(58a, 58d)상에 한정된 MOS트랜지스터(Qm1, Qm2)의 비트선 접촉부(64)인 것이다. 더욱이, 제2도(a)에 나타낸 바와 같이 각 셀에 있어서 상기 섬 폴리실리콘층 58a(58d)은 MOS트랜지스터(Qm)의 다른(제2도(a)에 나타낸 불순물 도프된 층(76)) 소오스 및 드레인영역과 비트선(62)의 대응 접촉부분간에 존재한다. 상기 비트선 접촉(64)은 상기 기판표면상에 놓이지 않기 때문에 상기 구조는 셀구조 또는 다른 스트레스 발생요인에 의해 야기된 소정 결점의 발생으로부터 완전히 자유롭게 될 수 있다. 이는 셀접합 리크(소오스 및 드레인영역의 접합리크 또는 소오스 및 드레인영역의 접합캐패시터)의 발생을 압박 또는 방지할 수 있게 한다. 따라서, 상기 DRAM(50)이 신뢰성에서 강화되게 된다.
상기 실시예의 다른 특징은 셀트랜지스터(Qm1(Qm2))의 채널영역이 각 비트선(62)에 평행한 기판(52)상에 선형적으로 배열되면서 제2도(a)에 나타낸 바와 같이 섬층과 자기 정렬된 섬층(58a~58d)중 하나의 메모리셀의 인접한 2개의 층(58a, 58b 또는 58c, 58d)간의 웰영역(54)에 형성되는 것이다.
제2도(b)에 나타낸 바와 같이, 대응 절연게이트(60a(60b))가 전체로 Y형 게이트 프로파일을 제공하도록 채널영역(78)을 오버레이한다. 트랜지스터(Qm1)의 게이트길이는 Y형 프로파일 게이트(60a)의 실제의 폭보다는 섬(58a, 58b)간의 거리에 의해 결정되고, 이는 소정 값에 대한 게이트(60a)의 폭을 증가 시킬 수 있다. 이는 게이트감소에 대해 저항을 놓고, 동시에 높게 집적된 DRAM의 달성을 유도한다.
이러한 실시예의 제조방법의 특징은 상기 각 셀트랜지스터(Qm1, Qm2)의 소오스 및 드레인영역(74, 76)이 제7도(e)에 나타낸 상기 기판(52)상에 패턴된 섬층(58a~58d)에 이전에 도프된 불순물을 열적으로 확사시킴에 의해 형성되는 것이다. 따라서, 상기 불순물 확산영역(74, 76)이 상기 층(58a~58d)과 자체적으로 정확히 정렬된다. 더욱이, 이들은 매우 얇다. 이는 고성능 트랜지스터의 작은 제조가 소위 단채널효과가 억제되면서 컷-오프특성이 우수하게 이루어지는 이득이 있다.
섬층(58a~58d)이 기판표면에 정렬되고, 소오스/드레인영역(74, 76)이 영역의 저항을 감소시키는 기판의 표면에 형성된다.
상기 실시예의 제조방법의 다른 특징은 상기 칩기판(52)상에 마운트되는 주변회로의 MOS트랜지스터(Qr)와 함께 상기 동일 프로세스 동안 실질적으로 동시에 제조되는 상기 언급된 다양한 기술 이득을 제공하는 본 발명의 특징트렌치 메모리셀의 MOS트랜지스터(Qm1, Qm2)인 것이다. 따라서, 상기 DRAM(50)의 제조는 다수의 기본 단계없이 현재 이용 가능한 제조기술을 이용하여 얻어진다. 미래의 이용에 대한 특수 제조기술(종종 위험한)은 결코 요구되지 않는다. 이것과 상기 구조/방법론적인 특징은 항상 보다 더 높은 수율을 요구하는 반도체 제조업자에 커다란 혜택을 주게 된다.
제2도(a) 내지 제2도(c)에 나타낸 상기 트렌치 셀구조가 제8도 및 제9도에 나타낸 바와 같이 변형되는데, 제8도는 이러한 변형의 부분적인 평면도이고, 여기서 몇개의 인터레벨 절연층이 상기 기판(52)상의 오버래핑층의 패턴을 나타내기 위해 생략되며, 제9도는 제8도에 9-9선에 따른 단면도이다. 제9도의 셀의 단면도는 섬층(58g, 58h)이 대치되는 제2도(a)의 섬층(58b, 58c)을 갖춘 제2도(a)의 것과 유사하다. 제9도로부터 명확히 알수 있는 바와 같이, 상기 트렌치 절연필드 절연막(68)과 직면하는 각각의 섬층(58g, 58h)의 가장자리부가 상기 트렌치(56)의 대응 개구 가장자리의 전면의 위치에서 종단된다. 한편, 필드절연막(68)과 직면하는 섬(58g, 58h)의 각 가장자리 부분이 필드절연막(68)의 표면으로 뻗지 않고, 상기 트렌치 매립층(70)의 상단 표면의 반쪽에서 종단된다. 이러한 종단이 상기 기판(52)상에 접근되어 배열된 최소화된 섬층(58g, 58h)간에서 원하지 않은 전기 숏트회로의 발생을 제거할 수 있고, 동시에 상기 메모리셀 영역이 더욱 감소되게 된다.
본 발명은 다른 실시예에 따른 DRAM에 대한 제조방법을 제10도(a) 내지 제10도(c)를 참조하여 설명한다. 이러한 실시예는 게이트전극과 차체 정렬 방법으로 접촉되는 비트선의 형성에 주로 유도된다. 제10도(a) 내지 제10도(c)에 있어서, 상기 메모리셀부의 하나의 메모리셀과 동일 기판상의 주변회로부의 소정 MOS트랜지스터를 제7도(a) 내지 제7도(f)에 이용된 도면에 따라 좌측 및 우측면상에 결합된 형태로 나타낸다.
제10도로부터 트렌치 캐패시터(C1)와 셀트랜지스터(Qr)는 기판(52)의 주변회로부에 이미 완성된 웰영역(54)과 NMOS트랜지스터(Qr)를 갖춘 기판(52)상의 메모리셀부에 형성된다. 상기 엘리먼트는 n형 폴리실리콘 섬층(58a, 58b, 58e, 58f)이 상단 표면상에 형성된 얇은 유전체막(96)을 제공하는 것을 제외하고, 기본적으로 제2도(a) 내지 제2도(c) 및 제4도에 나타낸 것에 대한 구조와 유사하다. 박막(96)은 약 50㎚ 두께의 Si3N4 층으로 된다. 막(96)은 제10도(a)에 나타낸 바와 같은 셀트랜지스터(Qm1)의 채널영역(78)상에 게이트 절연막(80)에 대해 결합된다. 약 200㎚의 두께의 Si3N4막으로 형성된 얇은 유전체막(97)은 Y형 게이트전극(60a, 60c)상에 형성된다. 박막(97)은 게이트전극(60)이 에칭 프로세스에 의해 형성되는 경우에 이용되는 패터닝 마스크이고, SiO2막(98)은 결과적 구조의 전체 표면을 덮도록 알려진 CVD기술로 형성된다.
다음에, 제10도(b)에 나타낸 바와 같이 접촉부분에 놓인 다수의 개구(100, 101, 102)를 갖춘 포토리소그래피 패턴된 포토레지스터가 상기 CVD-SiO2막(98)상에 형성된다. 상기 전체 표면 에칭이 SiO2막(98)의 두께에 대응하는 깊이의 마스크로 이용되는 층(99)을 갖춘 RIE에 의해 형성되고, 자기 정렬방법으로 게이트전극(60a, 60c)의 측면웰상에 남도록 막(98)을 야기하는 동안 상기 막은 Si3N4막을 에칭하기 위한 마스크로서 이용됨으로써, (1) 상기 셀트랜지스터(Qm1)의 비트선 접촉영역(64)에 형성된 섬층(58a)을 오버레이닝하는 상기 Si3N4막이 접촉개구를 형성하도록 선택적으로 에칭되고, 실질적으로 동시에, (2) 상기 주변 트랜지스터(Qr)의 소오스/드레인 와이어링 접촉부분에 놓인 섬층(58e, 58f)을 덮는 Si3N4막(96)이 와어어링 접촉구멍을 한정하도록 에칭된다. 셀트랜지스터(Qm)의 비트선 접촉구멍은 Y형 게이트전극(60)의 하나와 인접한 반대 측웰과 정확히 자기적으로 정열된다. 상기 주변회로 트랜지스터(Qr)의 각 소오스/드레인 와이어링 접촉의 하나의 측면웰은 Y형 게이트전극(60c)의대응 가장자리와 정확하게 자기 정렬된다. 각 접촉의 다른 측면웰은 대응하는 하나의 저항구멍(101, 102)에 의해 결정되고, 따라서 이 부분은 게이트(60c)와 자기 정렬되지 않는다. 상기 RIE프로세스 동안 각 Y형 게이트(60a, 60c)는 상기 다른 부분으로부터 전기적으로 절연되도록 절연막(97, 98)으로 덮힌다.
상기 포토레지스트층(99)이 제거된 후 몇개의 패턴된 도전성층 작용은 상기 비트선(62), 소오스/드레인 와이어링 선(84, 85)으로 형성되고, 층(62, 84, 85)은 폴라사이드 또는 텅스텐으로 이루어진다.
상기 게이트전극을 갖춘 비트선의 개구를 자기 정렬시키기 위한 특정 제조기술을 적용함으로써 소정의 특별한 공간이 비트선 접촉부분과 이로부터 인접한 Y형 게이트전극(60)간에 더 이상 오래 존재하지 않게 된다. 따라서, 상기 셀영역이 최소화되어 DRAM의 집적밀도가 더욱 향상되게 된다. 또한, 상기 주변회로 트랜지스터(Qr)의 소오스/드레인 와이어링선(84, 85)은 상기 메모리셀트랜지스터(Qm1)의 비트선(62)으로서 동일 층에 형성됨에 따라 필요한 축적층을 감소시킬 수 있고, 이는 일반적으로 형성하기 어려운 깊은 접촉구멍의 형성을 피할 수 있다. 따라서, DRAM의 제조방법을 보다 쉽게 할 수 있어 제조수율을 개선할 수 있다.
제4도에 나타낸 주변회로 트랜지스터(Qr)의 3개의 가능한 단면구조를 제11도(a) 내지 제11도(c)에 나타내고, 이는 제4도의 것으로부터의 채널구조와는 다르다. 제11도(a)의 트랜지스터에 대해 제4도와 같이 상기 채널영역(90)과 게이트 절연막(80)간의 인터페이스는 상기 소오스 및 드레인영역(86, 88; 대응 섬 폴리실리콘(58e, 58f)이 소오스 및 드레인영역(86, 88)으로서 동일 도전율인 동안 n형 또는 p형 도전률임)의 레벨에 놓인다. 이러한 구조는 소오스 및 드레인영역(86, 88)을 구성하는 약간 도핑된 불순물층이 상기 채널과 상기 게이트 절연막간의 인터페이스보다 깊게 되는 것과 같은 웰영역(52)으로 불순물을 확산함에 의해 얻어지게 되어 섬층(58)의 에칭형성 동안 상기 실리콘기판(52)의 표면을 결과적으로 또는 완전히 보호할 수 있다. 이러한 배열에 대해 다수 도핑된 섬층(58e, 58f)이 상기 트랜지스터 채널영역보다 높은 레벨에 놓이고, 상기 소오스 및 드레인영역(86, 88)이 층(58) 보다 불순물농도가 낮기 때문에 단채널효과의 발생을 억제할 수 있게 된다.
제11도(b)에 나타낸 주변회로 트랜지스터에 따라 상기 기판(52)은 영역을 형성하는 채널내의 얇은 요부(103)를 갖는다. 상기 요부의 깊이는 약 0.05마이크로미터로 된다. 상기 게이트 절연막(80)의 바닥부분과 Y형 게이트가 상기 채널영역(90)을 오버레이하도록 요부에 놓인다. 채널영역(90)과 막(80)간의 인터페이스가 상기 소오스 및 드레인영역(86, 88; n형 도전율 또는 p형 도전율인 반면 대응 섬 폴리실리콘층(58e, 58f)은 소오스 및 드레인영역(86, 88)으로서 동일 도전율 형태임)과 동일 레벨 또는 낮은 레벨에 위치된다. 이러한 배열에 대해 섬 폴리실리콘층(58e, 58f)으로부터 웰영역(54)으로 불순물확산은 기판(52)에 대해 수직방향으로만 영향을 받는다. 기판(52)의 측면방향으로 불순물의 확산은 요부(103)의 존재에 의해 억압받게 된다. 이는 단 채널효과를 더욱 강하게 억압할 수 있고, 요부(103)의 형성은 섬(58e, 58f)의 에칭프로세스를 하기 전 또는 동안에 상기 기판을 부가적으로 또는 선택적으로 함으로써 수행된다.
제11도(c)에 나타낸 요부형태 트랜지스터 구조는 깊이 에칭된 요부(103a)로 대치되는 요부(103)를 갖춘 제11도(b)의 것과 유사하다. 상기 요부(103a)는 소오스 및 드레인영역(86, 88)의 바닥부분 보다 깊게 된다. 상기 깊이는 약 0.1마이크로미터이다. 상기 채널영역(90)과 게이트 절연막(80)간의 인터페이스는 소오스 및 드레인영역(86, 88)보다 높은 레벨에 위치한다. 이는 소위 상승된 소오스/드레인구조라 한다. 상기 깊은 요부(103a)의 형성은 상기 섬층(58e, 58f)의 에칭형성후 마스크로서 존재하는 산화막을 덮은 일정하게 분리된 섬층(58e, 58f)의 에칭형성후 마스크로서 존재하는 산화막을 덮은 일정하게 분리된 섬층(58e, 58f)을 RIE 방법을 이용하여 상기 기판 표면을 부가적 및 선택적으로 수행하게 된다. 임의적으로 상기 RIE-피해 회복공정이 영향받음에 따라 상기 인터페이스의 바람직하지 않은 표면불규칙을 제거하고, 이러한 배열에 대해 단채널효과를 거의 완벽하게 방지할 수 있다.
본 발명의 다른 실시예에 따른 MOS트랜지스터의 소오스 및 드레인을 형성하는 방법을 제12도(a) 내지 제12도(d)를 참조하여 설명한다. 제12도(a) 내지 제12도(d)의 각 단면도는 좌측의 트렌치형 메모리셀트랜지스터(Qm)와 우측상의 주변회로 트랜지스터(Qr)를 나타낸다. 이러한 방법의 특성의 특징은 상기 소오스 및 드레인영역이 상기한 다결정 섬층(58)을 오버레이함으로부터의 열적으로 확산 불순물에 의해 형성되지 않지만, 상기 소오스 및 드레인영역은 섬(58)의 퇴적전에 미리 형성되었다. 따라서, 각 트랜지스터(Qm, Qr)에 있어서 상기 채널영역은 소오스 및 드레인영역보다 낮은 레벨에 놓여짐으로써 높은 산출량으로 용이하게 형성되도록 상승된 소오스-드레인구조를 허용하게 된다. 이는 상기 열확산 프로세스가 불필요하게 되고, 불순물 확산이 상기 소오스 및 드레인영역에서 안정되기 때문이다.
제12도(a)에 나타낸 바와 같이, 각 메모리셀의 트렌치 캐패시터(C1)는 상기 기판(52)의 메모리셀부에 형성되고, 필드절연막(68)은 기판의 주변회로부분에 선택적으로 선택된다. 상기 트렌치셀 구조의 제조방법은 제7도(a) 내지 제7도(d)에 나타낸 방법을 따르는 것을 고려하여 반복되는 설명을 생략한다.
상기 기판(52)의 표면과 트렌치 매립층이 노출되어 n형 및 p형 불순물이 잘 알려진 포토리소그래피와 RIE기술을 이용하여 선택적으로 도핑됨에 따라 제12도(a)에 나타낸 기판영역의 제어된 깊이를 갖춘 n형 불순물층(104)을 형성한다. 분명히 상기 불순물 도전형은 NMOS를 PMOS로 변형되도록 변형되게 된다. 상기 불순물 이온주입이 노출된 기판표면에 대해 직접적으로 이루어지는 동안 기판표면상에 형성된 SiO2막(도시되지 않았음)을 통해 교대로 이루어지고, 이 경우 레지스터층의 형성에 기인하여 기판상의 오염의 발생을 방지할 수 있다.
다음에, 제12도(b)에 나타낸 바와 같이 폴리실리콘층(58)이 기판구조의 전체 표면상에 15㎚의 두께로 CVD방법으로 형성된다. 층(58)이 n형 도전성을 갖도록 하기 위해 비소(As)이온을 농도피크가 나타나도록 주입한다. 층(58)이 p형 도전율을 갖도록 형성하기 위해 보론(b)이 층(58)에서 농도피크를 나타내도록 주입된다.
다음에, 제12도(c)에 나타낸 바와 같이 상기 불순물이 도핑된 폴리실리콘층(58)이 잘 알려진 포토리소그래피와 RIE기술을 이용하여 패턴된다. 동시에 상기 채널영역에 대응하는 몇개의 기판표면영역이 웰영역(54)내의 요부(105a, 105b; grooves)에 형성되도록 에칭된다. 요부(105a, 105b)는 불순물이 도핑된 층(104)보다 깊음에 따라 상기 요부에 의해 분리되어 있는 층(104)은 각 트랜지스터의 일정하게 분리된 소오스 및 드레인영역으로 한정된다. 홈(105)의 형성은 절연막 사이에 형성된 얇은 절연막을 이용하여 이루어지고, 이는 마스크로서 이용되는 패턴화된 섬(58a, 58e, 58f)의 노출된 표면을 산화함으로써 형성된다. 따라서, 선택된 불순물은 마스크로서 이용되는 섬(58)을 갖춘 요부(105)내에 도핑됨으로써 웰영역(54)내의 불순물이 도핑된 층(106a, 106b)을 조절하는 임계전압을 선택적으로 형성한다. 상기 이온주입이 노출된 기판상에 형성된 약 10㎚의 두께의 SiO2막(도시되지 않았음)을 통해 수행되면, 기판표면의 오염이 방지된다.
다음에, 제12도(d)에 나타낸 바와 같이 부분적으로 게이트 절연막으로 되는 얇은 SiO2절연막(80)이 결과적 구조의 전체 표면상에 형성된다. Y형 게이트전극(60a, 60c)이 각 트랜지스터에 대해 상기한 방법에 따라 형성되어 메모리셀 트랜지스터(Qm)와 주변회로 트랜지스터(Qr)가 완성된다.
원리적으로, 각 실시예에 따라 각 트랜지스터(Qm, Qr)의 불순물이 도핑된 소오스 및 드레인영역이 이온주입으로 형성되고, 더욱이 불순물은 후 열처리의 섬층(58)을 오버레인함으로써 확산된다. 이온주입에 의한 소오스 및 드레인영역의 형성은 상기 트랜지스터중 확산층의 깊이의 변화를 최소화할 수 있고, 따라서 각 트랜지스터의 소량 도핑된 소오스 및 드레인영역을 안정하게 얻을 수 있게 된다. MOS트랜지스터의 제조량은 중요하게 개선될 수 있게 된다.
상기 DRAM장치(50)의 각 트랜지스터의 채널길이를 더욱 감소시키기 위해 제13도(a) 내지 제13도(d)에 나타낸 측면웰 기술이 이용된다. 마지막으로 제13도(a)에 나타낸 바와 같이, 불순물 도핑된 폴리실리콘층(58)은 선택적으로 형성된 절연막(68)을 갖춘 기판(52)의 전체 표면상에 선택적으로 형성된다. Si3N4막(107)은 층(58)상에 형성된다. 다음에, 제13도(b)에 나타낸 바와 같이 층(107)은 보통의 포토리소그래피 제한을 만족하는 길이를 갖춘 채널영역 개구(108)를 형성하도록 알려진 방법으로 패턴된다. 상기 개구폭(Ls)은 0.4마이크로미터이다.
다음에, 다른 Si3N4막(108)은 결과적 구조의 전체 표면상에 약 0.1마이크로미터의 두께로 퇴적된다. 상기 결과적 구조의 전체 표면은 막(108)의 두께에 대응하는 에칭깊이에 대해 RIE기술에 의해 에칭된다. 결과적으로 제13도(c)에 나타낸 바와 같이 Si3N4막 부분(108)은 각 패턴된 층(107)의 수직 측면웰에만 남는다. 상기 언더라이닝층(58)은 마스크로서 상기 층(107)과 측면웰층(108)을 이용하여 RIE에칭 프로세스로 됨으로써 상기 기판(52)상간의 감소된 폭(Lm)을 갖는 개구를 한정하는 섬(58e, 58f)을 형성하도록 한다.
또한, 상기 DRAM을 이용하기 위한 MOS트랜지스터는 제14도(a) 내지 제14도(d)에 나타낸 다른 제조방법에 의해 형성된다. 제14도(a)에 나타낸 바와 같이, 폴리실리콘층(58)의 패턴된 멀티층 구조와 Si3N4막(108)은 선택적으로 형성된 필드절연막(68)을 갖춘 기판(52)상에 형성된다. Si3N4막(108)은 200㎚의 두께이다.
다음에, Si3N4막(109)은 사기 기판(52)과 상기 폴리실리콘층(52e, 58f)상에 10㎚(층(58)의 측면웰에서의 두께는 약 30㎚임)의 두께로 형성된다. 다음에, 제14도(b)에 나타낸 바와 같이 Si3N4막(110)은 결과적 구조의 전체 표면상에 0.05 마이크로미터의 두께로 형성된다. 다음에, 제14도(c)에 나타낸 바와 같이 SiO2막과 Si3N4막이 각 섬층(58)의 측면웰상에 부분적으로 잔존시키면서 막(110)이 RIE기술에 의해 에칭된다. 상기 RIE-피해 복구처리가 수행된 후, 게이트산화막(111)이 제14도(d)에 나타내 기판(52)의 노출된 표면부분상에 형성된다. 상기 결과적 구조상에 Y형 게이트전극(60c)이 상기한 기술의 이용으로 형성된다.
상기 실시예에 대해 측면 방향으로 상기 소오스/드레인 불순물 도핑된 층의 바람직하지 않는 외부 확산 동안 상기 채널길이의 감소에 대한 보상이 가능하고, 절연막에 힘을 가함으로써 상기 폴리실리콘 섬층(58e, 58f)의 측면웰상에 남게 된다.
이는 상기 소오스/드레인과 게이트전극간의 오버랩 캐패시턴스를 감소시킬 수 있다.
상기 DRAM(50)에 대해 적당한 고최소화된 MOS트랜지스터를 형성하기 위한 다른 방법을 제15도(a) 내지 제15도(c)를 참조하여 설명한다. 이러한 방법의 특징은 MOS트랜지스터를 형성하기 위한 불순물 도핑의 시간에 놓는 것이다.
약 150㎚ 두께의 폴리실리콘층(58)이 기판(52)의 전체 표면상에 형성된 후 선택된 불순물이 제15도(a)의 화살표로 나타내 바와 같이 선택적으로 이온주입된다. n형 불순물(P와 같은)이 NMOS트랜지스터 형성영역에 도핑되지만, p형 불순물(B와 같은)은 PMOS트랜지스터 형성영역으로 도핑된다. 상기 불순물은 1회에 정방센티미터당 1×1014원자로 도핑되게 된다. 도핑된다. 도핑된 불순물의 농도피크와 같이 제어된 불순물은 폴리실리콘층(58)과 기판표면(즉, 웰영역(54))간의 인터페이스 근처에 놓이게 된다.
상기 불순물 도핑된 폴리실리콘층(58)을 패턴한 후 상기 SiO2막(80)이 기판(52)의 부분과 결과적 섬형태층(58e, 58f)을 형성하는 노출된 채널영역을 덮도록 형성된다. 다음에, 제15도(b)의 화살표로 나타낸 바와 같이 선택된 불순물은 마스크로 이용되는 섬층(58e, 58f)을 갖춘 기판(52; 웰영역(54))의 부분을 형성하는 채널영역으로만 선택적으로 이온주입된다. 채널영역(90)이 각 MOS트랜지스터에 형성됨으로써 영역(90)은 선택된 도전형태를 갖고, 그 임계전압이 적절히 제어된다. 상기 SiO2막(80)의 형성 동안 불순물은 섬(58e, 58f)으로부터 기판(52)의 웰영역(54)으로 소오스 및 드레인영역(86, 88)을 형성하도록 확산된다. 열취급은 그외의 효과가 있다. 이 경우 소오스/드레인영역(86, 88)의 측면 불순물확산이 이차적으로 제어된다. 이러한 특별한 열취급이 질소 대기의 850℃에서 수행되게 된다.
다음에, 제15도(c)에 나타내 바와 같이 도전성층(60c)의 절연된 다중된 구조와 Y형 게이트 프로파일로 패턴된 Si3N4층(114)은 채널영역(90)을 오버레이하도록 형성된다. NMOS트랜지스터의 경우에 있어서, n형 불순물(As와 같은)이 마스크로서 이용되는 게이트(60c)를 갖춘 1회에 정방센티미터당 5×1015원자의 양을 섬과 같은 다결정 실리콘(폴리실리콘)층(58e, 58f)으로 이온주입한다. PMOS트랜지스터의 경우에 있어서, p형 불순물(B와 같은)이 다음에 동일 양으로 이온주입된다.
다음에, 상기 결과적 구조가 열처리(예컨대, 질소 대기의 850℃에서)됨으로써 소오스 및 드레인영역(86, 88) 각각에 불순물 도핑된 층(115, 116)을 형성한다. 층(115, 116)은 섬층(58e, 58f)과 자체적으로 정렬된다. 층(86, 88)이 형성되는 소오스 및 드레인영역의 이들 부분은 층(115, 116)보다 불순물농도가 낮다.
상기 실시예에 대해 각 소오스 및 드레인영역은 불순물농도가 소량 도핑된 층 86(88)내의 다량 도핑된 층 115(116)의 존재에 대해 채널영역과 접촉되는 부분에서 감소되는 소위 소량 도핑된 드레인(LDD)구조와 등가이다. 이러한 LDD형 MOS트랜지스터는 신뢰성이 우수하면서 DRAM(50)을 이용하는 것이 바람직하게 된다.
제16도에 나타낸 바와 같이, 본 발명의 다른 실시예에 따른 NAND형 DRAM장치는 일반적으로 도면중 참조부호 120으로 나타낸다. (상기 NAND형 DRAM이 캐스캐이드 접속된 DRAM인 것에 주의하라.) 주로 NAND DRAM(120)은 T형 2중층 저장노드구조와 Y형 게이트 프로파일 메모리셀트랜지스터(Qm)를 갖춘 제1도 및 제2도(a) 내지 제2도(c)에 나타낸 트렌치형 1-트랜지스터 메모리셀을 적용하는 각각의 다수의 직렬접속된 메모리셀을 포함한다. 상기 직렬접속된 메모리셀은 1바이트선과 연결된 1NAND셀을 구성한다. 반복되는 설명을 피하기 위한 목적으로만, 제1도 및 제2도(a) 내지 제2도(c)에 나타낸 것과 대응하는 구성요소에 대해 동일 참조부호로 나타낸다.
제16도에 나타낸 바와 같이, 다수중 선택된 1-트랜지스터 메모리셀와 관련된 평행 제어선(WL; 워드선)이 웰영역(54)을 갖춘 기판상의 제1방향으로 뻗는다. 제17도에 나타낸 바와 같이, 각 워드선이 제16도에 나타낸 바와 같은 Y형 프로파일을 제공하는 인접한 하나의 섬층(58)상으로 뻗도록 적층된다. 평행 데이터전송선(BL; 비트선)에 대응하는 하나가 제1방향에 대해 제1방향 횡축의 워드선(WL)상으로 뻗는다. 제16도의 각 워드선(WL)은 제1도의 Y형 게이트 프로파일을 갖춘 와이어링(60a, 60b)에 대한 구조에 대응하고, 상기 비트선(BL)은 제1도의 층(62)에 대응한다.
제18도(a)의 비트선(BL)을 따른 단면으로부터 알 수 있는 바와 같이, 4개의 메모리셀(M1, M2, M3, M4)이 일직선으로 배열된다. 상기 4개는 단순한 예이다. 본 발명이 실제적으로 감소되는 경우, 하나의 비트선(BL)과 관련된 하나의 NAND셀부는 8 또는 16셀(M)을 포함하게 된다. 상기 메모리셀(M1)은 T형 2중층 트렌치 캐패시터(C1)와 일정하게 떨어진 n형 영역(74, 76; 소오스 및 드레인)중 하나가 캐패시터영역에 연결된 것을 갖춘 NMOS트랜지스터 및 채널영역을 오버라잉하는 Y형 게이트전극(60)간에 형성된 채널영역(78)으로 구성된다. 제2도(a)에 나타낸 바와 같이, 트랜지스터(Qm1)의 다른 n형 영역이 비트선 접촉섬층(58a)을 통해 비트선(BL)에 연결된다. 메모리셀(M2)은 T형 2중층 트렌치 캐패시터(C2)와, 일정하게 떨어진 n형 소오스 및 드레인영역(74)을 갖춘 NMOS트랜지스터(Qm2), 채널영역(78) 및, Y형 게이트전극(60)으로 구성된다. 각 다른 셀(M3, M4…)은 셀(M2)의 구조와 유사하다.
상기 셀트랜지스터(Qm2)의 드레인영역(74)이 인접한 셀트랜지스터(Qm1)의 드레인영역(74)의 소오스로서 이용되는 것과 셀트랜지스터(Qm2)의 소오스가 반대측상의 인접한 셀트랜지스터(Qm3)의 드레인으로 이용되는 것에 주의한다. 제18도(b) 및 제18도(c)에 나타낸 각 셀(Mi)의 단면은 제2도(b) 및 제2도(c)의 것과 동일하다. 상기 기판(52)은 플레이트전압(Vp)에 연결되어 트렌치 캐패시터(C1~C4)의 공통 전극으로 된다. 제19도는 NAND셀의 등가회로를 나타낸다. 예컨대, 상기 전압(Vp)은 1.5볼트이다.
주로 NAND셀구조를 형성하는 방법은 트렌치셀에 관한 한 제7도(a) 내지 제7도(f)를 참조하여 설명한 것과 동일하다. 다수의 트렌치 NAND셀(M1~M4)이 동시에 형성될 수 있다는 사실을 증명하기 위해 제20도(a) 내지 제20도(d)를 참조하여 설명한다. 제20도(a) 나타낸 단면도는 다수의 트렌치(56)가 다른 것을 제외한 제7도(a)의 것과 유사하다. CVD-SiO2버퍼층(92)과, Si3N4막(93), Si3N4막(93) 및 SiO2막(94)이 이러한 순서로 웰영역(54)을 갖춘 기판상에 축적된다. 제7도(a)를 참조하여 상기한 기술을 이용하여 다수의 NAND셀(M)에 대응하는 미리 선택된 수의 트렌치(56)가 기판(52)상에 동시에 형성된다.
다음에, 제20도(b)에 나타낸 바와 같이 NO막(72)이 결과적 구조의 전체 표면상의 캐패시터 절연막으로서 형성된다. 폴리실리콘층(70)이 상기 막상에 형성된다.
이후, 제20도(c)에 나타낸 트렌치(56)의 다른 것으로부터 절연되면서 매립된 층부분(70)을 남기도록 상기 폴리실리콘층(70)과 NO막(72) 및 SiO2막(94)을 제7도(c)를 참조하여 상기한 기술을 이용하여 에칭한다. 층(92, 93)이 제거된 후 폴리실리콘층(58)이 상기 트렌치 매립층(70)을 덥도록 형성된다. 상기 계속되는 제조프로세스는 제7도(e) 및 제7도(f)를 참조하여 설명된 방법과 원리적으로 동일하다.
제16도 내지 제19도에 나타낸 NAND형 DRAM장치(120)의 중요한 특징은 모든 상기한 이점을 유지하는 동안 트렌치형1-트랜지스터 메모리셀(M)를 야기함에 의해 전체적으로 집적밀도가 극적으로 증가되고, T형 2중층 저장노드구조와 Y형 게이트 프로파일 메모리셀트랜지스터(Qm)를 갖게 되어 대응비트선 접촉부(64)에 집적적으로 연결된다. 상기 사실로부터의 결과는 (1) 각 다수의 메모리셀트랜지스터(Qm)의 접촉부를 제공할 필요가 없고, (2) 인접한 트렌치(56)간의 거리를 상기 NAND셀부의 이웃셀(M2, M3)의 트랜지스터(Qm2, Qm3)의 소오스 및 드레인을 일반작으로 이용함에 의해 상당히 감소시킬 수 있다.
상기 DRAM(120)의 다른 중요한 구조적 특징은 다결정 실리콘막(58, 70)을 구성하는 캐패시터전극이 저장노드로서 작용하는 것과 동시에 상기 메모리 셀의 인접한 하나의 사이에 전류흐름통로의 기능을 수행하는 것이다.
제21도의 NAND형 DRAM장치는 4비트 NAND셀부(NC1)와 그와 인접한 NAND셀부(NC2)간에 배열된 분리 트랜지스터(Ts)를 갖춘 제18도(a)에 나타낸 것과 유사하다. 상기 NAND셀부(NC1)는 4개의 트렌치형 1-트랜지스터 메모리셀(M1~M4)를 포함하고, 각각은 이미 상기한 T형 2중층 저장노드구조와 Y형 게이트 프로파일 메모리셀트랜지스터(Qm)를 갖는다. 상기 비트선(62; BL)은 NAND셀부(NC1, NC2)를 오버레이하기 위해 기판(52)상으로 뻗는다. 비트선(62)은 다수의 공통 비트선 접촉부(64)에 연결되고, 각각은 8개 직렬 연결된 1-비트 메모리셀(M)과 연결되며, 첫번째 4개의 셀(M1~M4)과 남은 4개의 셀(M4',…)은 분리 트랜지스터(Ts)의 수단에 의해 상호 전기적으로 절연된다. 상기 트랜지스터(Ts)는 메모리셀트랜지스터(Qm1~Qm4)의 구조와 유사한 Y형 게이트 프로파일 MOS트랜지스터이다. 상기 트랜지스터(Ts)의 게이트전극은 일정 전위에서 세트되도록 힘을 받아 접지전위나 네가티브 극성 전위로 된다. 제21도에 나타낸 NAND DRAM장치에 있어서, 메모리셀구조는 비트선 접촉부(64)에 대해 좌우대칭을 나타내고, 또한 분리트랜지스터(Ts)에 대해 대칭이다.
제22도의 NAND형 DRAM장치는 유전체층(120)으로 대치되는 분리트랜지스터(Ts)를 갖춘 제21도에 나타낸 것과 유사하고, 제2도(a)의 필드분리층(68)의 구조와 동등하게 된다. 이러한 배열에 대해 상기 규정은 DRAM셀구조에서 유지되고, 제20도의 것과 동일한 이득을 얻을 수 있다.
제23도의 NAND DRAM장치는 상기 기판(52)과 상기 웰영역(54)간에 스위치된 중간 유전체층(122)을 갖춘 제21도에 나타낸 것과 유사하다. 상기 층(122)은 약 100㎚의 두께의 실리콘 산화막이다. 이러한 다중층된 실리콘 기판구조는 (1) 기판(52)상에 상기 SiO2막(122)을 박막화한 후 래핑(lapping)프로세스를 하거나 (2) 상기 실리콘기판의 산화막을 형성하기 위해 고온에서 불순물 이온주입과 어닐을 동시에 형성하는 에피택셜 실리콘층을 형성하기 위한 소위 SIMOX방법을 이용하여 제조된다. 이러한 배열에 대해 플레이트 전극으로서 작용하는 기판(52)의 전기적 절연을 플레이트 전극에 인가되도록 소정 플레이트 전압(Vp)을 허용하기 위해 더욱 효과적으로 만들 수 있다.
제24도 및 제25도(a) 내지 제25도(c)에 나타낸 DRAM장치는 각 트렌치형1-트랜지스터 메모리셀(M)을 접촉부(64)에서 대응 비트선에 연결하는 제1도 내지 제15도의 것과 유사하다. 제25도(a)에 나타낸 바와 같이, 상기 DRAM은 p형 또는 n형 도전성을 갖고, n형 웰영역(126)을 갖는다. 이러한 웰영역은 셀플레이트 전극으로서 작용한다. 상기 p형 웰영역(54)은 nㅎ여 웰영역(126)에 형성된다.
각 트렌치 캐패시터(C1, C2)의 저장노드는 제2도(a)와 같은 트렌치 매립층(72)과 이 층(72)을 오버레이하는 섬층(58)으로 구성된다. 트렌치(56)에 인접하여 전기적으로 절연하기 위한 필드 절연층(68a)이 제25도(a)에 나타낸 반대 가장자리 부분에서 상기 트렌치(56)를 부분적으로 오버랩한다. 셀트랜지스터(Qm1, Qm2)의 Y형 게이트전극(60a, 60b)은 섬층(58)을 절연적으로 오버레이한다. 다른 게이트(60d, 60e)는 절연층(68a)상의 Y형 게이트(60a, 60b)와 평행으로 뻗는다. 각 셀트랜지스터(Qm1, Qm2)는 p형 웰영역(54)의 표면내의 매우 얇은 소오스 및 드레인영역(74a, 76a)을 포함한다. 영역(74a, 76a)은 As와 같은 n형 불순물로 도핑된 열산화막으로 된다. 상기 p형 웰영역은 트렌치(56)의 측벽의 상단부분을 에워싸는 SiO2막(66)보다 깊이기 적게 된다. Y형 게이트(60a, 60b)는 언더라이닝 채널층(78)으로부터 게이트 절연막(128)에 의해 전기적으로 절연되고, 각 게이트(60a, 60b)는 SiO2절연층(130)에 의해 섬(58)으로부터 절연된다. 트랜지스터(Qm1, Qm2)는 대응 접촉부(64)에서 비트선층(62)에 연결된다.
제25도(a) 내지 제25도(c)의 기판상의 주변회로영역에 형성된 MOS트랜지스터의 하나를 제26도 및 제27도에 나타낸다. 이러한 주변회로 트랜지스터(Qr)는 제25도(a) 내지 제25도(c)의 셀트랜지스터(Qm1, Qm 2)의 구조와 유사하다. 제26도에 나타낸 바와 같이, 와이어링층(132, 134; 배선층)은 접촉부(136, 138)에서 섬층(58e, 58f)에 각각 연결된다. 상기 층(132, 134)은 상기 기판(52)상의 게이트전극(60c)의 방향 횡축으로 뻗게 된다. 게이트(60c)에 평행한 와이어링층(140;배선층)은 접촉부(142)에서 층(132)에 접촉된다. 자연적으로 NMOS트랜지스터나 PMOS트랜지스터는 웰영역(54), 얇은 소오스/드레인영역(86a, 88a), 채널영역(90)의 도전형을 적절히 설계함으로써 얻어진다. 제24도 내지 제27도의 DRAM의 제조방법에 따라 선택된 n형 불순물을 몇 MeV의 가속전압의 적용하의 실리콘기판(124)으로 도핑하여 약 2 내지 8 마이크로미터의 깊이에 대해 n형 도전성의 제1웰영역(126)을 형성한다. 이 때, 상기 기판(124)의 표면에서 불순물농도를 저레벨로 유지하고, 불순물농도는 웰영역(126)에서만 높게 된다. 이러한 구조는 역행된 웰구조로 알려져 있다.
다음에, p형 불순물이 p형 도전성의 제2웰영역(54)을 형성하기 위해 기판(124)의 메모리셀 어레이영역만을 도핑하여 약 2마이크로미터의 깊이로 된다. 동시에, 동일 웰영역이 기판(124)의 주변회로영역에 형성되고, 웰영역의 도전형태의 결정은 분명히 설계선택이면서 트랜지스터 형성영역의 MOS트랜지스터의 채널 도전형태에 따라 이루어진다. 예컨대, PMOS트랜지스터의 경우에 있어서 웰영역은 n형 불순물을 도핑함에 의해 n형 도전성을 갖게 된다. 상기 에픽텍셜기술은 웰영역(126, 54)을 형성하기 위해 이용된다.
다음에, SiO2버퍼층(92)과 Si3N4막(93) 및 SiO2막(94)은 상기 기판(124)의 전체 표면상에 순차적으로 적층된다. 상기 층(93, 94)의 두께는 각각 약 10㎚, 100㎚, 500㎚이다. 상기 리소그래피와 반응 이온에칭(RIE) 프로세스는 트렌치 개구를 형성하기 위해 적층된 층(92~94)을 연속적으로 에칭한다. 각 트렌치 개구는 정방형이고, 각 측면에서의 길이가 0.4마이크로미터이다. 상기 RIE프로세스는 상기 기판(126)의 약 2마이크로미터 깊이의 제1트렌치를 형성하기 위해 마스크로 이용되는 에칭된 층(93)을 갖추어 수행된다. 상기 RIE프로세스는 트렌치 내부 웰표면에 대해 이루어지고, SiO2층(66)이 상기 트렌치의 전체 내부 웰표면상에 약 50㎚의 두께로 적층된다. 상기 RIE에칭은 각 트렌치의 바닥부분상의 SiO2층이 제거되도록 다시 이루어진다. 상기 기판(124)은 RIE기술과 상기 층(94)상에 남은 SiO2층(66)을 이용하여 더욱 에칭함으로써 제28도(a)에 나타낸 바와 같은 제2트렌치를 형성한다. 예컨대, 상기 트렌치는 4마이크로미터 깊이이다. 결과적 트렌치(56)는 최종적으로 6마이크로미터 깊이이다. 상기 피해-복구 프로세스가 이루어진 후 제7도(a)를 참조한 상기한 실시예의 것과 동일하다.
예컨대, As와 같은 n형 불순물은 상기 트렌치(56)의 형성에 의해 노출된 기판영역의 단위 입방센티미터당 1×1019원자의 농도를 도핑함으로써 소량 도핑된 영역(144)이 제1웰영역(126)내에 형성된다. 영역(144)은 인접한 트렌치(56)를 에워싼다. 영역(144)은 상단부분에서 SiO2층(66)에 연결된다. 상기 영역(144)의 바닥부분은 거의 웰영역(126)과 기판(124)간의 인터페이스와 접촉된다. As의 도핑은 열확산기술을 이용하여 수행된다.
얇은 캐패시터 절연막층(72)과 저장노드층(70)이 결과적 구조의 전체 표면상에 연속적으로 적층된다. 층(72)은 얇은 NO막이다. 층(70)은 약 400㎚의 두께의 As도핑된 비결정질 실리콘으로 이루어진다. 화학적/기계적 폴리싱이 기판(124)상에 적층된 층을 연속적으로 폴리싱하게 된다. 상기 폴리싱은 층(93)에서 정지되도록 제어된다. 상기 폴리싱 제어기술 자체가 알려져 있다. 따라서, 트렌치(56)의 층(70, 72)을 갖춘 기판구조가 얻어지게 되어 제28도(b)에 나타낸 바와 같은 상단 표면상의 플레이트에 존재한다.
상기 캐패시터 절연막(72)은 계속적으로 열취급을 견디는 경우 다른 물질(예컨대, Ta2O5, SrTiO3, 또는 이에 따른 혼합물과 같은 페로우일렉트릭 물질)로 이루어진다. NO막의 경우에 있어서, 2㎚두께의 열산화막은 SiO2막의 유효한 두께로 표현되는 약 5㎚의 두께를 갖는 캐패시터 절연막(72)을 형성하기 위해 2㎚두께의 열산화막이 6㎚의 두께의 Si3N4막상에 형성된다.
약 10㎚두께의 SiO2막을 형성하기 위해 열산화취급은 트렌치 매립된 층(70)의 노출된 표면에서만 수행된다. CF4가스를 이용하는 CDE프로세스와 핫인산용액을 이용하는 화학 프로세스가 제28도(b)의 상단층(93)을 제거하기 위해 마스크로서 이용되는 상기 막에서 이루어진다. 제28도(b)의 언더라이닝 버퍼층(92)과 트렌치 매립된 층표면상의 SiO2막을 제거한 후 불순물 도핑된 폴리실리콘층(58)이 결과적 노출된 기판의 전체 표면상에 150㎚두께로 적층되게 된다. 상기 적층된 층(58)은 트렌치 매립층(70)의 볼록한 부분을 갖는다. 이 볼록한 부분은 기판구조 플레이트의 전체 표면을 이루기 위해 폴리싱 프로세스에 의해 제거된다.
다음에, Si3N4막(130)이 평면화된 층(70)상에 150㎚의 두께로 적층된다. 불순물 선택된 도전형은 막(130)을 통해 층(50)으로 이온주입된다. 예컨대, As와 같은 n형 불순물이 기판(124)의 메모리셀 어레이로 이용되고, 증가된 농도의 N형 도전성을 갖는 층(58)을 이루도록 1회에 평방센티미터당 5×1015원자를 갖는 층(58)으로 도핑된다. BF2가 기판(124)의 주변회로영역의 부분을 형성하는 PMOS트랜지스터에 대해 p형 불순물로서 이용된다. BF2이온은 1회에 평방센티미터당 5×1015원자에 대응하는 조건하의 층(58)으로 선택적으로 도핑되고, 불순물 도핑된 부분은 증가된 농도의 p형 도전성을 갖도록 이루어진다. 다음에, 상기 열확산 프로세스는 상기 기판 표면(즉, 웰영역(54)의 표면)에 대해 층(58)으로 도핑된 외부확산 n형 및 p형 불순물로 됨으로써 셀어레이 및 주변회로영역의 MOS트랜지스터의 소오스/드레인영역(74a, 76a, 86a, 88a)으로 작용하는 대응 도전형을 갖춘 얇은 불순물 확산된 영역(146, 147)을 형성한다. 상기 얇은 불순물층(146, 147)이 확산 대신 이온주입에 의해 형성된다. 상기 이온주입은 상기 층(58)의 퇴적전에 이루어진다.
다음에, 상기 리소그래피 프로세스 및 RIE프로세스가 마스크로서 이용되는 패턴된 포트레지스트층(도시되지 않았음)을 이루고, 인접한 트렌치 매립층(70)을 오버랩하는 넓고 얇은 홈(148)을 제28도(c)에 나타낸다. 동시에 유사한 홈(149)이 주변회로영역의 엘리먼트 절연부분에 형성된다. 제28도(c)에 나타낸 바와 같이, 절연층(68a)이 소자-분리층으로서 홈(148, 149)에 매립된다. 상기 층(68a)의 두께는 약 500㎚이다. 상기 층(68a)은 CVD-TEOS SiO2로 이루어진다. 약 10㎚두께의 얇은 열산화막 또는 Si3N4막은 필요한 경우 막(68)을 오버레이시키기 위해 부가적으로 수행되게 된다. 상기 절연층(68a)은 표면 폴리싱되어 플레이트를 이룬다. 실제로 본 발명의 감소에 있어서, 상기 층(58)으로의 불순물 도핑과 얕은 영역(146, 147)의 형성은 엘리먼트-절연층(68a)의 형성후 이루어지게 된다.
다음에, 홈이 제28도(d)에 나타낸 섬층(58a~58f)을 형성하기 위해 층상을 언더라이닝하는 셀어레이영역과 주변회로영역 및 기판표면부분의 MOS트렌지스터의 채널영역에 대응하는 층(58, 130)의 부분에 형성된다. 상기 홈의 형성은 채널영역(78, 90)을 형성하기 전에 상기한 방법의 노출된 기판표면에 선택적으로 되는 트랜지스터 임계전압을 조정하기 위한 불순물 도핑을 허용한다. 상기 홈의 내부 웰표면은 얇은 절연막(128)으로 덮힌다. 다음에, 게이트전극(60a~60e)이 알려진 방법에 의한 알려진 패터닝 기술의 이용으로 층(130)상에 형성된다. 제28도(d)의 구조로부터 제25도(a) 내지 제25도(c) 및 제27도에 나타낸 구조를 얻기 위한 프로세스는 특별한 작용없이 종래의 기술로부터 용이하게 이해됨에 따라 상세한 설명은 생략한다.
상기 제조방법의 중요한 것은 고집적을 갖춘 트렌치셀 DRAM이고, 고신뢰성과 고능력은 반도체 제조업자에 위험한 특별한 프로세스를 이용하지 않고서 고수율과 최소화된 다수의 단계로 제조될 수 있게 된다. 상기 기판의 접합깊이가 감소되는 경우 트랜지스터의 소오스 및 드레인영역으로 작용하는 다량 도핑된 불순물층(74a, 76a, 86, 88a)은 기판 표면부분에 형성되어, 상기 소오스 및 드레인영역의 총 레지스턴스가 낮아지게 된다. 복잡한 기판구조나 접합리크의 증가는 크리스탈 결함으로 야기되는데, 상기 비트선 접촉부분과 와이어링 접촉부분은 기판보다 폴리실리콘층상에 전체적으로 적층되어 다른 물질의 다른 층의 적층된 구조의 열팽창계수가 다르기 때문에 스트레스에 의해 야기된 결정 결함의 발생을 억제 또는 제거할 수 있다. 더욱이, 불순물층(78, 90)을 조정하는 임계전압이 마스크로서 이용되는 폴리실리콘층(58)을 갖춘 MOS트랜지스터의 채널영역에 선택적으로 형성되기 때문에 상기 소오스/드레인간의 접합리크 및/또는 접합 캐패시터와 기판이 제거될 수 있게 된다.
제29도의 DRAM장치는 4비트 NAND셀부의 각각의 셀을 제24도 및 제25도(a) 내지 제25도(c)에 나타낸 트렌치셀 구조를 이용하여 얻어진 NAND셀 DRAM이다. 접촉부분(64)에 대응하는 비트선(62)에 연결된 각 분리 트랜지스터(Qr)와 셀(M1~M4)의 트랜지스터(Qm1~Qm4)는 제25도(a)에 나타낸 대표적인 트랜지스터 구조를 적용한다.
상기 실시예에 대해 상기 DRAM의 집적밀도는 전에 상기한 이득을 유지하는 동안 더욱 향상되게 된다.
제28도(a) 내지 제28도(d)에 도시된 제조공정에서의 중요한 기술은 제28도(c)에 도시된 폴리실리콘층(58)으로의 불순물 도핑이 초래되는 시간이다. 상기한 실시예에 있어서, 트랜지스터 채널영역(78, 90)은 폴리실리콘층(58)에 도우프되는 다양한 불순물이 소오스 및 드레인영역을 형성하도록 채널영역을 포함하는 기판표면부로부터 외부로 확산된 후 형성된다. 또한, 폴리실리콘층(58)으로의 불순물 도핑이 다음에 설명하는 바와 같이 소오스 및 드레인영역 형성전에 달성된다.
제30도(a)를 살펴보면, 주변회로 트랜지스터의 비도우프된 섬 다결정층(58e, 58f)이 기판상에 형성된다. 엘리먼트 절연, 채널홈상의 절연막(128)의 형성, 채널영역(90)의 형성, Y형 프로파일 게이트전극(60c)의 형성은 미리 완성되어 진다. 얇은 열산화막(150)과 절연층(152)이 패턴됨과 더불어 게이트전극(60c)상에 선택적으로 형성되는데, 여기서 층(150)은 SiO2막이고, 층(152)은 200㎚ 두께의 Si3N4막이다. 화살표(154)로 지시한 바와 같이 선택된 도전형의 불순물은 마스크로 되는 층(150, 152)과 함께 섬층(58e, 58f)으로 이온 주입된다. 명백히 이와 같은 공정동안 채널영역(90)은 불순물의 이온주입이 되지 않도록 상태를 유지한다.
이때, 열확산공정이 이루어져 제30도(b)에 도시된 바와 같이 층(58e, 58f)으로부터의 열확산에 기인하여 얕은 소오스 및 드레인영역(86a, 88a)이 선택적으로 형성된다.
제31도 및 제32도(a) 내지 제32도(c)에 도시된 NAND형 DRAM장치(160)는 (1) 기판(52)이 제25도(a)의 제1 및 제2웰영역(126, 54)을 갖춘 기판(124)과 대체되는 것과, (2) 제18도(a)의 비트선 접촉 섬형층(58a)이 불순물영역(76)과 직접 접촉되도록 하는 비트선(62)의 야기를 제거하는 것 및, (3) 제18도(a)에 도시된 각 섬층(58)이 절반 매립(half-buried) 섬층(162a~162d)으로 대체되는 것에 따라 제17도 및 제18도(a)~제18도(c)에 도시된 그것과 유사하다.
DRAM(160)의 구조적 형상은 트렌치(56)상으로 연장되는 게이트전극(60)의 일부이다. 즉, 게이트(60)는 대향하는 엣지부를 갖추고 있고, 각각은 전형적으로 제32도(a)에 도시된 바와 같이 트렌치(56)의 인접하는 하나에 놓여진다. 이는 트렌치 캐패시터가 게이트 전극영역의 일부에 형성될 수 있다는 것을 의미한다. 이와 같은 구성에 따라, 각 트렌치(56)의 개구 크기가 증가될 수 있는 반면, 트렌치 깊이는 증가하지 않게 된다. 따라서, 저장 캐패시턴스는 증가될 수 있는 반면, 소자 표면구조와 메모리셀 영역이 더 커질 수 있는 것으로부터 방지된다.
제32도(a)에 나타낸 바와 같이 각각 직렬 연결된 메모리셀(M1~M4)의 트렌치 캐패시터(Ci; i=1, 2, 3, 4)는 상부가 실질적으로 위치적으로 기판 표면과 동일하거나 그 보다 더 낮은 레벨에 배열되는 트렌치 매립 저장노드 폴리실리콘층(70)을 갖춘다. 각 트렌치(56)에서의 캐패시터 절연박막(72)과 측벽 누설금지 유전체층(66)은 위치적으로 층(70)의 상부 보다 더 낮은 서브머지(submerged) 상부면을 갖춘다. 각 트렌치(56)에 있어서 절반 매립 섬층(162)은 층(66, 70, 72)상에 놓인다. 섬층(162)은 스퀘어 브라킷형상의 측면을 갖춘다. 수평적으로 놓여진 브라킷의 주요 부분은 실질적으로 제32도(a)에 도시된 바와 같이 기판 표면으로서의 위치적 레벨과 동일하다.
실시예에 따르면, 저장전극에서의 인접하는 셀트랜지스터(Qm1, Qm2)간의 저항은 그들 사이의 신호전류의 흐름을 가속시키도록 감소시킬 수 있고, 더욱이 상기한 특징인 트렌치셀 저장노드상에 인접하는 전송게이트 트랜지스터(Qm)의 상호 연결된 소오스/드레인이 통상적으로 형성된다(즉, 인접하는 셀트랜지스터는 저장노드를 매개로 함께 연결된다.). 이는 각 섬층(58)이 제18도(a)의 트렌치셀 구조에서 기판 표면보다 더 높은 레벨에 위치하는 사실에 기인하여 신호전류 통로가 비교적 긴 동안 제32도(a)의 트렌치셀 구조에서 절반매립 섬층(162a)을 매개로 전류 흐름이 기판 표면에 실질적으로 평행하는 직선을 따라 정의되기 때문에 전류 흐름 통로를 최소화하는 것으로 말할 수 있다.
실시예의 다른 이점은 NAND셀 어레이의 기판표면상의 표면 불균일성이 절반매립 섬 저장노드 전극(162a~162d)을 형성함으로써 억제될 수 있게 된다. 소자표면상의 위치레벨 차이의 억제는 소자표면상에 적층된 층의 고신뢰성을 야기시킨다.
따라서, 동작 신뢰성이 NAND형 DRAM(160)의 제조수율을 높게 유지하는 동안 증가될 수 있게 된다.
NAND형 DRAM(160)의 제조방법은 다음과 같다.
먼저, 제33도(a)를 참고하면, 트렌치(56)를 갖춘 기판구조가 제28도(a)에 도시된 것과 실질적으로 동일하다. 제조공정 또한 동일하다. 그러나, 제1 및 제2웰영역(126, 54)이 상기한 방법으로 실리콘기판(124)에 형성된다. 이와 같은 웰영역의 제조방법은 제28도(a)를 참조하여 설명한 것과 동일하다.
제33도(b)에 나타낸 바와 같이 캐패시터 절연막(72)과 폴리실리콘층(70)은 트렌치(56)에 형성된다. 방법은 제28도(b)를 참조해서 설명한 것과 동일하다. 연마조건은 각 트렌치에 매립된 층(70)의 상부표면이 실질적으로 기판표면과 동일한 레벨에 만들어지도록 적절히 조절된다.
다음의 공정이 중요하기 때문에, 이하 그에 대해 상세히 설명한다.
포토레지스트층(164)이 제33도(b)에 도시된 구조의 전체 표면상에 퇴적된다.
포토레지스트층이 각 트렌치(56)의 개구에 대응하는 위치에서 개구(166)를 갖도록 패터닝된다. 각 트렌치의 캐패시터 절연막(72)과 측벽층(66)을 부분적으로 제거하기 위해 마스크로서 이용되는 패터닝된 레지스트층(164)에 따라 에칭공정이 이루어짐으로써 그 상부가 층(70)의 상부 표면보다 더 낮은 레벨에 설정되게 된다. 이는 제33도(c) 및 제32도(a)를 조심스럽게 비교함으로써 각 트렌치의 (66, 70, 72)의 노출된 표면이 제32도(a)의 브라킷 형상 저장노드면(162)의 하부구조를 정의한다는 것을 이해할 수 있다. 에칭공정 동안 기판 표면상의 SiO2버퍼 박막(92)은 Si3N4층(93)상에 놓여지는 것보다 근소하게 더 큰 개구를 제공함으로써 에칭비의 차이로 인해 격자 방향의 에칭도가 후자의 층 보다 전자의 층에서 더 커지게 된다.
레지스트층(164)이 제거된 후, 노출된 기판 표면상에 형성된 자연산화막이 제거도니다. 이 때, As 도프 폴리실리콘층(162)이 결과적인 구조의 전체 표면상에 약 300㎚의 두께ㅐ로 퇴적됨과 더불어 표면연마 공정이 수행되고, 결과적으로 섬층(162a~162d)의 어레이가 각 트렌치 매립층(70)상에서 얻어질 수 있게 된다. 이때, 층(93)은 연마 스토퍼로서 기능한다. 층(92, 93)을 제거한 후, 게이트 절연막(80)이 노출된 기판 표면과 섬층(162a~162d)을 커버하도록 약 10㎚의 두께로 형성된다. 게이트 절연막의 형성은 상기한 실시예와 동일하다. 다음에, 패터닝된 게이트전극(60)이 기판상에 놓여지도록 형성됨과 더불어 인접하는 트렌치(56)간에 놓여지도록 형성된다. 마스크로서 기능하는 게이트전극(60)에 따라 이온주입이 이루어짐으로써 웰영역(54)에 트랜지스터(Qm)의 소오스 및 드레인영역이 형성된다.
상기한 실시예에서와 같이 필요하다면, 불순물이 임계치전압을 조정하기 위해 채널영역에 조건적으로 도우프된다.
또한, 상기 실시예에서의 트렌치셀은 제34도(a) 내지 제34도(c)에 나타낸 바와 같이 약간의 변형에 의해 증명된 바와 같이 비NAND형 DRAM장치에 적용할 수 있다.
먼저, 1-트랜지스터 트렌치셀을 갖춘 DRAM이 도시된 제34도(a)를 참조하면, 각 셀트랜지스터는 비트선 접촉부와 함께 제공된다. 인접하는 트렌치(56)는 제2도(a)에 도시된 층(68)과 동일한 절연막에 의해 다른 것으로부터 전기적으로 분리된다. 개개의 트렌치구조는 기본적으로 제32도(a)에 도시된 것과 동일하지만, 제32도(a)에 도시된 절반매립 브라킷형 저장노드층(162)은 절반매립 L형 저장노드층(168a, 168b)으로 대체된다. L형 저장노드면은 실질적으로 기판 표면과 동일한 레벨의 위치에 설정되어 기판 표면구조를 적절하거나 감소를 야기시킨다.
제34도(b)에 도시된 DRAM은 내부 유전체층(170)으로 대체된 트렌치 측벽절연체(66)와 각 트렌치(56)에서의 이중층으로 된 층(70a, 70b)에 의해 대체된 트렌치 매립 저장노드층(70)을 갖춘 제34도(a)에 도시된 것과 유사하다. 내부층(170)은 SiO2로 이루어진다. 층(170)은 필드절연층(68)의 반대측상에 놓인 트렌치(56)의 측벽에 면한 기판표면에 도달하는 긴 수직 측벽부를 갖춘다. 그 반대 측벽은 기판 표면의 도중에서 종단되므로 각 트렌치(56)에서 대응하는 n형 트랜지스터 전류운반층(74; 예컨대, 소오스 또는 드레인)과 함께 직접 접촉되도록 저장노드층(70)의 중첩을 허용한다. 이와 같은 구성에 따라 트렌치 측벽 절연체(170)가 각 트렌치(56)에 구성되므로 인접하는 트렌치(56)간의 거리는 감소될 수 있다. 따라서, 트렌치 캐패시터의 집적도가 개선될 수 있게 되고, 또한 셀캐패시터의 캐패시턴스는 각 트렌치(56)의 개구영역의 증가에 따라 증가될 수 있게 된다.
제34도(b)에 도시된 트렌치셀 구조는 다음에서 설명하는 바와 같은 현존하는 유용한 제조공정중 하나를 이용함으로써 제조될 수 있게 된다.
상기한 방법에 의한 기판(124)에 트렌치(56)가 형성된 후, 불순물이 도우프된 폴리실리콘층(70a)이 그곳에 매립된다. 에칭공정이 매립된 층(70a)의 실질적인 상반부를 제거하기 위해 수행된다. SiO2막이 각 트렌치에 약 50㎚의 두께로 형성된다. 개구에서의 하부층(70a)을 노출시키기 위해 각 트렌치에서의 SiO2층의 바닥 부분에 개구를 형성하기 위해 RIE공정이 수행된다. 층(70b)이 이중층 저장노드층구조를 제공하기 위해 각 트렌치에 매립된다. 다음에, 각 트렌치에 L형상의 면을 갖춘 섬층(168a)이 형성된다. 층(168a)으로부터 기판(124)(웰영역(54))에 불순물을 확산하기 위해 불순물확산공정이 수행되므로 대응하는 셀트랜지스터의 소오스 및 드레인영역중 하나로 기능하는 불순물 도우프영역(74)이 형성된다.
제34도(c)에 도시된 DRAM은 제25도(a)에 도시된 측면으로 연장된 층(68a)으로 대체된 제34도(a)의 필드분리층(68)을 구비한 제34도(a)에 도시된 것과 유사하다. 트렌치셀구조는 트렌치셀 캐패시터가 형성된 후 영향을 미치는 필드분리층(68a)의 형성의 결과로서 얻어진다(즉, 트렌치분리공정). 본 실시예에 따르면, 각 셀에서 MOS트렌지스터의 소자분리부의 코너의 노출이 억제나 금지될 수 있게 됨으로써 기생채널의 발생을 방지할 수 있게 된다.
제16도 내지 제19도에 도시된 NAND형 DRAM장치의 여러가지 실시예가 소개되는 바, 먼저 제35도 및 제36도(a), (b)를 참조하면, NAND형 DRAM장치(180)는 제18도(a)의 p형 웰영역(54)에 형성된 무겁게 도우프된 p(p+)형 실리콘기판(182)을 갖춘다. 각 트렌치 캐패시터(Ci; i=1, 2, 3, 4)는 트렌치 매립층(70)으로 구성된 T형 면을 갖춘 절연된 저장노드층부를 갖춤과 더불어 스퀘어 섬층(58)에 중복된다.
제35도에 나타낸 바와 같이 셀트랜지스터(Qm1~Qm4)는 기판과 평행하게 연장된 절연게이트전극(184)을 갖춘다. 각 게이트전극은 게이트절연막(80)에 의해 기판으로부터 절연됨과 더불어 워드선으로 기능한다. 각 셀캐패시터(Ci)의 섬층(58)은 게이트전극(182)의 인접하는 하나의 사이에 구성된다. 게이트전극(184)은 섬층(58)과 중첩되지 않음과 더불어 대시(-)형상 면을 갖춘다. 제36도(b)에 도시된 바와 같이 인접하는 NAND셀부(NC1, NC2)의 인접셀은 기판(182)의 소자분리영역에 형성된 필드절연막(186)에 의해 다른 것으로부터 전기적으로 분리된다.
NAND형 DRAM은 다음과 같이 제조된다. 기판(182)이 B와 같은 p형 불순물로 큐빅 센티미터당 1019의 농도로 도핑된다. 웰영역(54)이 큐빅 센티미터당 1×1015의 농도로 B가 도우프되는 방법에 따라 기판(182)상에 1㎛의 두께로 웰영역(54)을 형성하도록 에피택셜성장이 수행된다. 메모리셀 어레이 형성영역을 정의하기 위해 패터닝된 필드절연막(186)이 기판(182)상에 형성된다. 보론(B) 이온주입기 기판(182)의 셀어레이영역을 위해서만 수행됨과 더불어 웰영역(54)의 불순물농도가 잘 알려진 웰확산기술에 의해 최적화된다. 트렌치(56)의 개구를 정의하기 위해 패터닝된 실리콘산화층(188)이 기판(182)상에 형성된다. 이때, 리소그래피와 RIE공정이 제37도(a)에 도시하는 바와 같이 트렌치(56)를 형성하기 위해 마스크로서 이용되는 층(188)과 함께 수행된다. 예컨대, 트렌치 깊이는 5㎛이다.
다음에, 캐패시터 절연막(72)이 트렌치(56)의 내부 벽을 커버하기 위해 형성된다. 캐패시터 절연막의 재질과 두께는 상기한 실시예와 동일하다. 폴리실리콘층(70)이 트렌치(56)에 매립된 층부를 갖도록 트렌치(56)상에 퇴적된다. 폴리실리콘층은 인(P)과 같은 n형 불순물로 도우프된다. 에칭공정이 적층된 층(70, 72)을 남김과 더불어 제37도(b)에 도시된 바와 같이 다른 층부를 제거하기 위해 수행된다.
이때, 캐패시터 절연막(80)으로서 기능하는 절연박막과 게이트전극으로서 기능하는 제2폴리실리콘층이 기판(182)의 웰영역(54)상에 형성된다. 상기한 층은 제37도(c)에 나타낸 바와 같이 평행 게이트전극을 형성하기 위해 리소그래피 및 RIE기술의 이용에 의해 패터닝된다. 불순물 이온주입이 웰영역(54)에 셀트랜지스터(Qm)의 소오스 및 드레인영역(74, 76)을 형성하기 위해 마스크로서의 게이트(184)와 함께 수행된다.
다음에 제3폴리실리콘층이 결과적인 구조의 전체 표면에 퇴적됨과 더불어 이때 불순물이 도우프된다. 불순물이 도우프된 제3폴리실리콘층은 제37도(d)에 나타낸 바와 같이 각각 트렌치 매립층(70)위에 놓이는 다수의 분할된 섬층(58)을 형성하기 위해 리소그래피 및 RIE기술을 이용해서 패터닝된다. 상기한 층의 평면구성은 제35도에 도시된 바와 같다. 이 후, 비트선이 제36도(a) 및 제36도(b)의 트렌치형 DRAM면을 제공하기 위해 전극에 수직방향으로 게이트전극(184)상으로 연장되도록 형성된다.
제38도에 도시된 NAND DRAM(180a)은 각 트렌치(56)에서 실리콘 산화막(190)에 따른 상반부에서 부분적으로 대체된 트렌치 캐패시터 절연막(72)에 따른 제36도(a)와 유사하다. 막(190)의 두께는 막(190)이 분리제조공정 동안 형성된다는 사실에 기인하여 그 아래에 위치하는 막(72)의 그것으로 부터 독립적으로 세트된다. 비교적 두껍게 막(190)만을 형성함으로써 저장노드층(70)과 대응하는 트랜지스터 활성층(74)간의 유전 강도를 유지하는 동안 셀캐패시턴스는 증가될 수 있다.
제39도에 도시된 NAND DRAM(180b)은 더 얇은 저장 노드층(70c)으로 대체된 절연된 저장노드층(70)과 각 트렌치(56)에서 부가된 절연된 U형상 면평면전극(192)에 따라 제36도(a)와 유사하다. 부가 전극(192)은 각 트렌치(56)에서 저장노드층(70c)을 절연적으로 에워쌈으로써 모든 트렌치 캐패시터를 위한 공통 평면전극의 역활로부터 기판(182)을 해제한다. 개개의 평면 전극 구조에 따르면, 평면전압(Vp)은 각 셀 캐패시터(Ci)를 위해 독립적으로 설정된다.
제35도에 도시된 NAND RAM(180)의 트렌치 캐패시터의 평면 구조는 제40도 내지 제42도에 도시된 바와 같이 변형되어진다. 먼저, 제40도에 도시된 NAND DRAM(180c)에 따르면, 각 NAND셀부(NC1, NC2)에서의 트렌치(56)의 어레이는 거리(Lt)에 의해 대응하는 비트선(62)의 중앙선으로부터 위치적으로 어긋난다. 제40도에 있어서, 간단화한 도면에 대해 하부 왼쪽부분에 놓인 오직 하나의 트렌치(56)는 가는 평행선에 의해 지시된 소오스/드레인영역(74)의 도식적 평면 구조로 도시되어 있다.
이와 같은 구성에 따라 트렌지스터의 소오스(또는 드레인)의 형성을 위한 대응하는 비트선 아래에 직접 제공되는 기판부분의 영역을 증가시키도록 각 트렌치(56)는 워드선(184) 연장 방향에 들어사게 된다. 따라서, 인접하는 NAND셀부의 인접하는 트랜지스터의 소오스(또는 드레인)의 영역이 증가될 수 있게 된다. 이는 트렌치의 존재에 의해 야기되는 소오스/드레인 저항의 증가를 효과적으로 억제할 수 있게 만든다.
제41도에 도시된 NAND DRAM(180d)은 비트선(62) 아래의 위치에서 정지된 섬 저장노드층(58)을 갖추는 동안 제40도와 동일한 방법으로 평행 워드선(184; 게이트전극)의 방향을 따라 거리(Lt)에 의해 위치적으로 시프트된 트렌치(56)의 어레이에 따른 제35도의 그것과 유사하다. 이와 같은 구성에 따르면, 소오스(또는 드레인)와 대응하는 섬층(58)간의 콘택트영역은 DRAM(180c)에 의해 얻어진 효과에 더하여 증가될 수 있게 된다. 각 트렌치셀에 있어서, 캐패시터(Ci)와 트랜지스터(Qmi)간의 전기적 연결저항은 낮아질 수 있게 된다.
제42도에 도시된 NAND DRAM(180e)은 제40도와 동일한 방법으로 평행 워드선(184; 게이트전극)의 방향에 따라 거리(Lt)에 의해 위치적으로 시프트된 트렌치(56)의 어레이와 길이(Li)의 확장된 하나(58k)에 의해 대체된 각 섬 저장노드층(58)에 따른 제35도의 그것과 유사하다. 이러한 구조는 제40도의 실시예와 제41도의 실시예의 조합이다. 이와 같은 구성에 따르면, 제35도와 제40도 및 제41도의 트렌치의 평면 구성과 관련된 모든 이점이 얻어질 수 있게 된다.
제43도와 제44도(a) 및 제44도(b)에 도시된 NAND DRAM(180f)은 (1) 더 얇은 비트선(62a)으로 대체된 각 비트선(62), (2) 이동된 섬층(58), (3) 각 트렌치(56) 주위의 측벽형 불순물 도우프층(194)으로 대체된 제36도(a)의 트랜지스터 활성영역(74)에 따른 제35도와 제36도(a) 및 제36도(b)에 도시된 그것과 유사하다. 층(194)은 제36도(a)의 도전형과 동일한 바, 즉 n형이다. 각 트렌치셀(Ci)에 있어서 측벽 활성층(194)은 캐패시터 절연막(72)을 부분적으로 제거함으로써 트렌치상에 정의된 측벽 콘택트부(196)를 매개로 대응하는 저장 노드층(70)에 연결되는 수직방향으로 연장된 층부를 갖추고 있다. 좁아진 비트선의 폭(62)은 제43도로부터 명확히 알 수 있는 바와 같이 트렌치(56)의 스퀘어 개구의 하나의 측면의 길이와 실질적으로 동일하다.
이와 같은 구성에 따르면, NAND셀 어레이의 인접하는 셀트랜지스터(Qm1, Qm2)사이에 흐르는 신호전류는 그 사이에 위치하는 트렌치 캐패시터(C1)의 상부를 에워싸는 측벽형 불순물 도우프층(194)을 통해 강제로 흐르게 된다. 즉, 신호전류는 인접하는 트랜지스터(Qm1, Qm2)의 소오스/드레인 영역으로서 이용되는 층(194)의 존재에 의해 기판 표면의 평행한 면을 따라 저장노드 매립층(70)을 관통하게 되고, 제44도(a)에 화살표로 나타낸 바와 같이 강제로 직선적으로 흐르게 된다. 이와 같은 저장노드를 매개하는 신호-전송에 따르면, 전류 흐름로는 상기한 이점을 유지하면서 소오스/드레인 저항을 더욱 감소시키도록 최소화될 수 있게 된다. 이는 비트의 수가 증가할 경우 전체 NAND셀 어레이의 저항을 감소시키도록 상당히 기여하게 된다.
NAND DRAM(180f)의 다른 이점은 각 비트선(62)이 트렌치 개구를 따라 정열되도록 폭을 감소시킴으로써 비트선의 기생 캐패시턴스가 최소활 될 수 있다는 것이다.
따라서, 노이즈 마진이 증가될 수 있게 된다. 더욱이, 제44도(b)에 나타낸 바와 같이 필드절연막(186)의 폭이 증가됨에 따라 그 종단부가 각 트렌치의 개구 종단(또는 측벽)을 정열시킴으로써 층(194)의 수평연장부를 제거할 수 있게 된다. 이 경우, 인접하는 셀트랜지스터(Qm1, Qm2)간의 연결이 그 사이에 놓인 트렌치(56)의 2개의 대향하는 측벽상에 위치하는 층(194)의 위치에 의해 얻어진다. 이와 같은 구성에 따르면, 접합 캐패시턴스를 줄이기 위해 n형 층(194)의 영역이 감소될 수 있게 된다. 비트선 폭은 일반적으로 제35도의 경우와 동일한 방법으로 설정되는 바, 이 경우 제44도(b)의 단면구조에서 각 층(194)의 면은 제44도(a)의 그것과 동일하다.
제45도에 도시된 NAND DRAM(180g)은 제35도의 비트선(62)으로 대체된 비트선(62a)과, 제40도에 도시된 실시예의 거리(Lt)에 의해 위치적으로 시프트된 트렌치(56)에 따른 제43도 및 제44도(a) 내지 제44도(b)에 도시된 그것과 유사하다. 이와 같은 구성에 따르면, 제44도(a)와 제44도(b)의 트렌치의 단면구조의 이점을 유지하면서 제40도의 실시예에서 설명한 이점이 얻어질 수 있게 된다.
제46도, 제47도(a) 및 제47도(b)에 도시된 NAND DRAM(180h)은 2개의 엣지부에서 이웃하는 게이트전극(184)위에 놓이는 n형 도전성의 U형상 폴리크리스탈린층(200)에 의해 대체되는 인접하는 트렌치간의 각 섬층(58)에 따른 제35도, 제34도(a) 및 제34도(b)의 그것과 유사하다. (인접하는 게이트전극이 없기 때문에 층(200)은 4개의 NAND셀 캐패시터(C4)에서 L형상 면을 갖춘다) U형상 섬(200)은 게이트(184)의 측벽과 그 상부면상에 배열된 유전체막(202, 204)에 의해 게이트전극(184)으로부터 전기적으로 절연된다. 막(202, 204)은 실리콘 질화막으로 이루어진다. 이와 같은 구성에 따르면, 인접하는 게이트전극(184)간의 거리를 감소시킬 수 있어 셀영역을 더욱 감소시킨다.
제48도(a) 및 제48도(b)에 도시된 NAND DRAM(180k)은 트렌치 매립 저장노드층(70)과 상부에서 잘려지는 각 트렌치셀(Ci)의 캐패시터 절연층(72)에 따른 제36도(a)와 제36도(b)의 그것과 유사하고, 섬층(58)은 대응하는 트렌치(56)내에 오목부(206)를 갖추기 위해 단면으로 변형된다. 이와 같은 구성에 따르면, 층(58)과 트랜지스터 활성영역(74)간의 콘택트영역이 NAND셀부의 다른 하나에 상호 직렬로 연결된 트렌치셀 캐패시터(C1~C4)와 트렌지스터(Qm1~Qm4)의 저항을 감소시키도록 증가될 수 있게 된다.
한편, 본 발명은 그 요지를 벗어나지 않는 범위내에서 다양하게 변형하여 실시할 수 있음은 물론이다.

Claims (61)

  1. 그 내부에 형성된 트렌치를 갖춘 반도체기판과, 저장노드로서의 트렌치에 매립된 절연층을 포함하는 캐패시터, 적어도 부분적으로 상기 기판상의 상기 저장노드를 덮음과 더불어 상기 저장노드에 연결된 섬형상층, 상기 기판에서 그 사이의 채널영역을 정의하는 소오스 및 드레인을 갖추고, 절연게이트가 채널영역상에 놓임과 더불어 상기 섬형상층을 지나 연장되는 트랜지스터 및, 상기 트렌치에 인접되게 위치함과 더불어 상기 섬형상층에 연결된 소오스 및 드레인의 하나와 대응하는 데이터전송선과 접촉되는 상기 소오스 및 드레인의 다른 하나를 구비하여 구성된 것을 특징으로 하는 반도체 메모리 셀.
  2. 제1항에 있어서, 상기 소오스 및 상기 드레인을 포함하도록 상기 기판에 구성된 반도체 웰영역을 더 구비하여 구성되고, 상기 트렌치가 상기 웰영역보다 깊이에 있어서 더 크도록 된 것을 특징으로 하는 반도체 메모리 셀.
  3. 제2항에 있어서, 상기 기판에서 상기 트렌치를 에워싸는 유전체층을 더 구비하여 구성되고, 상기 유전체층이 상기 웰영역 보다 깊이에 있어서 더 크게 됨과 더불어 상기 트렌치 보다 깊이가 낮은 것을 특징으로 하는 반도체 메모리셀.
  4. 제3항에 있어서, 상기 채널영역에 불순물 도우프층을 더 구비하여 구성된 것을 특징으로 하는 반도체 메모리셀.
  5. 제4항에 있어서, 상기 기판상에 부가적인 섬형상 반도체층을 더 구비하여 구성되고, 상기 부가적 섬형상층은 그에 의해 대응하는 데이터 전송선에 전기적으로 연결되는 상기 소오스 및 상기 드레인의 상기 다른 하나를 덮는 것을 특징으로 하는 반도체 메모리셀.
  6. 제5항에 있어서, 상기 게이트가 대향하는 엣지부에서 섬형상층상에 절연적으로 놓이도록 된 것을 특징으로 하는 반도체 메모리셀.
  7. 제6항에 있어서, 상기 기판이 상기 채널영역에 실질적으로 대응하는 표면부에 배열된 오목부를 갖추고, 상기 불순물 도우프층이 상기 오목부에 형성되는 것을 특징으로 하는 반도체 메모리셀.
  8. 제6항에 있어서, 상기 기판이 외부적으로 공급된 플레이트전압에 연결된 것을 특징으로 하는 반도체 메모리셀.
  9. 제6항에 있어서, 상기 트렌치가 상기 데이터전송선과 폭에 있어서 실질적으로 동일한 것을 특징으로 하는 반도체 메모리셀.
  10. 반도체기판과, 각각 트렌치 캐패시터와 전송게이트 트랜지스터를 포함하는 제1 및 제2 인접셀을 포함하는 상기 기판상의 메모리셀 어레이, 각각의 다른 것으로부터 전기적으로 분리되도록 상기 제1 및 제2셀을 야기시키는 유전체층, 상기 트렌치 캐패시터가 상기 기판에 형성된 트렌치에 절연 저장노드층을 포함함과 더불어 상기 기판상에서 상기 저장노드층에 적어도 부분적으로 연결된 섬형상 반도체층 및, 상기 트렌지스터가 상기 기판에서 그 사이의 채널영역을 정의하는 소오스 및 드레인을 포함하고, 절연게이트가 채널영역상에 놓임과 더불어 상기 섬형상 반도체층상으로 연장되며, 상기 소오스 및 상기 드레인의 하나가 상기 트렌치에 가깝거나 다음에 위치함과 더불어 상기 섬형상층에 연결되는 한편 다른것이 콘택트부에서 비트선과 접촉하는 것을 특징으로 하는 반도체 메모리장치.
  11. 제10항에 있어서, 상기 소오스 및 상기 드레인을 포함하도록 상기 기판에 형성된 웰영역을 더 구비하여 구성되고, 상기 웰영역이 상기 소오스 및 상기 드레인과 도전형이 다르고, 상기 제1 및 제2셀의 트렌치 캐패시터를 위한 공통 플레이트 전극으로서 기능하도록 상기 기판을 야기시키는 것을 특징으로 하는 반도체 메모리장치.
  12. 제11항에 있어서, 상기 비트선과 상기 기판상의 상기 콘택트부에서의 상기 소오스 및 상기 드레인영역간에 배열된 섬형상 반도체층을 더 구비하여 구성된 것을 특징으로 하는 반도체 메모리장치.
  13. 제12항에 있어서, 상기 비트선이 상기 제1 및 제2셀의 트랜지스터에 연결된 것을 특징으로 하는 반도체 메모리장치.
  14. 제12항에 있어서, 상기 채널영역에 불순물 도우프 반도체층을 더 구비하여 구성된 것을 특징으로 하는 반도체 메모리장치.
  15. 제14항에 있어서, 상기 캐패시터의 상기 섬형상층과, 상기 콘택트부에서의 상기 섬형상층 및 상기 저장노드층이 불순물 도우프 반도체 재료로 이루어진 것을 특징으로 하는 반도체 메모리장치.
  16. 제15항에 있어서, 상기 기판에서 상기 각 제1 및 제2셀의 상기 트렌치의 상부 측벽부를 에워싸는 유전체층을 더 구비하여 구성되고, 상기 상부 측벽부가 상기 웰영역의 두께 보다 실질적으로 동일하거나 더 큰 높이를 갖추고 있는 것을 특징으로 하는 반도체 메모리장치.
  17. 제15항에 있어서, 상기 각 제1 및 제2셀과, 상기 게이트가 상기 캐패시터의 섬형상층과 상기 콘택트부에서의 상기 섬형상층상에 놓이는 대향하는 엣지를 갖추고 있는 것을 특징으로 하는 반도체 메모리장치.
  18. 제12항에 있어서, 상기 기판의 주변회로영역에 포함된 금속산화 반도체나 MOS트랜지스터를 더 구비하여 구성되고, 상기 MOS트랜지스터가 상기 기판에서 그 사이의 채널영역을 정의하는 소오스 및 드레인과, 이 채널 영역상에 놓이는 절연게이트 및, 각각 접속되어지는 상기 기판상의 상기 MOS트랜지스터의 상기 소오스 및 상기 드레인을 적어도 부분적으로 덮음과 더불어 각각 배선층에 연결된 섬형상 반도체층을 갖추는 것을 특징으로 하는 반도체 메모리장치.
  19. 제18항에 있어서, 상기 주변회로영역에서의 상기 MOS트랜지스터의 상기 섬형상층이 불순물 도우프 반도체재료로 이루어진 것을 특징으로 하는 반도체 메모리장치.
  20. 제19항에 있어서, 상기 주변회로영역에서의 상기 MOS트랜지스터의 상기 섬형상층의 상기 채널영역에 따라 실질적으로 자기정합되고, 상기 MOS트랜지스터의 상기 게이트가 상기 MOS트랜지스터의 상기 섬형상영역상에 부분적으로 놓이는 대향하는 엣지를 갖추고 있는 것을 특징으로 하는 반도체 메모리장치.
  21. 반도체기판과, 상기 반도체기판상의 다수의 셀부로 부분할되고, 상기 각 셀부가 관련된 대응하는 비트선에 연결된 다수의 직렬 연결된 메모리셀을 포함하며, 상기 직렬 연결된 메모리셀이 각각 트렌치 캐패시터와 전송게이트 MOS트랜지스터 어레이를 갖춤으로써 상기 캐패시터중 하나와 상기 트렌지스터중 대응하는 하나가 1비트 메모리셀로 이루어진 메모리셀 어레이, 상기 각 트렌치 캐패시터가 상기 기판에서 트렌치에 절연된 저장노드층을 포함하고, 상기 저장노드층에 결합되도록 상기 기판상의 상기 저장노드층을 적어도 부분적으로 덮는 섬형상 반도체층, 상기 각 MOS트랜지스터가 상기 기판에서 채널영역 사이를 정의하는 소오스 및 드레인을 갖추고, 채널영역상에 적어도 부분적으로 놓이는 절연된 게이트전극 및, 상기 섬형상층에 의해 각각 다른 것에 전기적으로 연결되도록 상기 트랜지스터의 하나와 인접을 야기시키는 상기 섬형상층에 연결된 불순물 도우프층을 상기 소오스 및 드레인중의 하나를 구비하여 구성된 것을 특징으로 하는 반도체 메모리장치.
  22. 제21항에 있어서, 상기 직렬 연결된 메모리셀이 대응하는 비트선에 연결되는 곳에서 콘택트부를 제공하기 위한 상기 기판상의 섬형상 반도체층을 더 구비하여 구성된 것을 특징으로 하는 반도체 메모리장치.
  23. 제22항에 있어서, 상기 저장노드층이 레벨에 있어서 상기 기판의 표면 보다 더 높은 상부면을 갖추고 있는 것을 특징으로 하는 반도체 메모리장치.
  24. 제22항에 있어서, 상기 저장노드층이 레벨에 있어서 상기 기판의 표면과 실질적으로 동일한 상부면을 갖추고 있는 것을 특징으로 하는 반도체 메모리장치.
  25. 제22항에 있어서, 상기 저장노드층이 레벨에 있어서 상기 기판의 표면 보다 더 낮은 상부면을 갖춤으로써 트렌치내에 부분적으로 매립어지도록 섬형상층상에 놓여지는 것을 특징으로 하는 반도체 메모리장치.
  26. 제21항에 있어서, 상기 게이트전극이 상기 직렬 연결된 메모리셀의 인접하는 섬형상 반도체층상에 놓여지는 대향 엣지를 갖추고 있는 것을 특징으로 하는 반도체 메모리장치.
  27. 제21항에 있어서, 상기 각 트랜지스터의 상기 소오스 및 상기 드레인을 포함하도록 상기 기판에 배열된 웰영역을 더 구비하여 구성되고, 상기 웰영역이 상기 소오스 및 상기 드레인과 도전형이 다르고, 상기 캐패시터를 위한 공통 플레이트 전극으로서 기능하도록 상기 기판을 야기시키는 것을 특징으로 하는 반도체 메모리장치.
  28. 제27항에 있어서, 상기 기판에서의 상기 트렌치의 상부 측벽부를 에워싸고, 높이가 실질적으로 상기 웰영역의 두께 보다 동일하거나 더 큰 유전체막을 더 구비하여 구성된 것을 특징으로 하는 반도체 메모리장치.
  29. 제28항에 있어서, 상기 웰영역의 상기 채널영역에 불순물 도우프 반도체층을 더 구비하여 구성된 것을 특징으로 하는 반도체 메모리장치.
  30. 제22항에 있어서, 상기 저장노드층과, 이 저장노드층상의 상기 섬형상층 및, 콘택트부에서의 상기 섬형상층이 불순물 도우프 반도체층으로 이루어진 것을 특징으로 하는 반도체 메모리장치.
  31. 기판과, 상기 기판의 웰영역, 소정 방향을 따라 위치하면서 서로 직렬로 연결된 트랜지스터와, 소정 방향을 따라 위치하면서 1비트 데이터 저장셀을 구성하도록 상기 트렌지스터중 대응하는 하나와 각각 결합된 트렌치형 캐패시터를 포함하는 상기 기판상의 다수의 메모리셀, 상기 웰영역에서의 채널영역을 정의하는 소오스 및 드레인과, 채널영역상에 놓여지는 절연게이트를 각각 갖춘 트랜지스터, 공통 플레이트 전극으로서 기능하도록 기판을 야기시키면서 상기 웰영역보다 깊이가 더 크도록 상기 기판에서 정의된 트렌치에 매립된 불순물 도우프 반도체 저장 노드층을 각각 갖춘 캐패시터 및, 상기 트랜지스터의 인접하는 하나가 대응하는 하나에 의해 서로 전기적으로 연결되는 방법으로 상기 각 캐패시터에서 상기 저장노드층을 적어도 부분적으로 덮도록 배열된 다수의 불순물 도우프 반도체섬층을 구비하여 구성된 것을 특징으로 하는 NAND형 다이나믹 랜덤 억세스 메모리장치에 이용하기 위한 직렬 연결된 메모리셀 어레이.
  32. 제31항에 있어서, 직렬 연결된 트랜지스터중 하나가 상기 비트선에 결합된 곳의 콘택트에서 상기 메모리셀에 연결된 비트선을 더 구비하여 구성된 것을 특징으로 하는 NAND형 다이나믹 랜덤 억세스 메모리장치에 이용하기 위한 직렬 연결된 메모리셀 어레이.
  33. 제32항에 있어서, 상기 절연게이트가 제1방향으로 연장되고, 상기 비트선이 제1방향을 가로지르는 제2방향으로 연장된 것을 특징으로 하는 NAND형 다이나믹 랜덤 억세스 메모리장치에 이용하기 위한 직렬 연결된 메모리셀 어레이.
  34. 제32항에 있어서, 채널영역에 불순물 도우프 반도체층을 더 구비하여 구성된 것을 특징으로 하는 NAND형 다이나믹 랜덤 억세스 메모리장치에 이용하기 위한 직렬연결된 메모리셀 어레이.
  35. 제34항에 있어서, 상기 기판에서 각 캐패시터의 상기 트렌치의 상부 부분을 에워싸는 유전체층을 더 구비하여 구성된 것을 특징으로 하는 NAND형 다이나믹 랜덤억세스 메모리장치에 이용하기 위한 직렬 연결된 메모리셀 어레이.
  36. 제35항에 있어서, 기판과 웰영역 사이에 끼워진 중간 유전체층을 더 구비하여 구성된 것을 특징으로 하는 NAND형 다이나믹 랜덤 억세스 메모리장치에 이용하기 위한 직렬 연결된 메모리셀 어레이.
  37. 제35항에 있어서, 상기 저장노드층이 상기 기판의 표면 보다 더 높은 레벨에 위치한 상부면을 갖추고 있는 것을 특징으로 하는 NAND형 다이나믹 랜덤 억세스 메모리장치에 이용하기 위한 직렬 연결된 메모리셀 어레이.
  38. 제35항에 있어서, 상기 저장노드층이 상기 기판과 실질적으로 동일한 높이의 상부면을 갖추고 있는 것을 특징으로 하는 NAND형 다이나믹 랜덤 억세스 메모리장치에 이용하기 위한 직렬 연결된 메모리셀 어레이.
  39. 제35항에 있어서, 상기 저장노드층이 상기 기판의 표면 보다 더 낮은 레벨에 위치하는 상부면을 갖춤으로써 상기 섬층의 부문적으로 상기 트렌치내에 매립되는 것을 특징으로 하는 NAND형 다이나믹 랜덤 억세스 메모리장치에 이용하기 위한 직렬 연결된 메모리셀 어레이.
  40. 제39항에 있어서, 상기 저장노드층이 상기 트렌치의 상부면과 하부면의 양쪽에서 상기 섬층과 접촉됨으로써 캐리어가 상기 트렌지스터중 인접하는 하나의 사이에서 상기 트렌치를 가로질러 흐르도록 허용하는 것을 특징으로 하는 NAND형 다이나믹 랜덤 억세스 메모리장치에 이용하기 위한 직렬 연결된 메모리셀 어레이.
  41. 제35항에 있어서, 상기 게이트가 상기 기판에 T또는 Y형상 게이트 면을 각각 제공하기 위해 상기 인접하는 섬층상에 놓이는 반대 엣지를 갖추고 있는 것을 특징으로 하는 NAND형 다이나믹 랜덤 억세스 메모리장치에 이용하기 위한 직렬 연결된 메모리셀 어레이.
  42. 제41항에 있어서, 상기 섬층이 상기 소오스 및 상기 드레인으로서의 도전형과 동일하게 되는 반도체재료로 이루어진 것을 특징으로 하는 NAND형 다이나믹 랜덤 억세스 메모리장치에 이용하기 위한 직렬 연결된 메모리셀 어레이.
  43. 제42항에 있어서, 상기 반도체재료가 폴리크리스탈린 실리콘을 포함하는 것을 특징으로 하는 NAND형 다이나믹 랜덤 억세스 메로리장치에 이용하기 위한 직렬 연결된 메모리셀 어레이.
  44. 그 내부에 형성된 트렌치를 갖춘 기판을 제공하는 단계와, 상기 트렌치를 덮기 위해 상기 기판상에 유전체층과 제1불순물 도우프 반도체층을 형성하는 단계, 남겨지도록 상기 트렌치에 매립된 적층된 층부를 허용하는 동안 층을 부분적으로 제거하는 단계, 상기 트렌치를 덮기 위해 상기 기판상에 제2불순물 도우프 반도체층을 형성하는 단계, 상기 기판상에 제1섬층을 제공함과 더불어 상기 트렌치에 상기 적층된 층 부분을 적어도 부분적으로 덮는 제2섬층을 제공하기 위해 제2층을 에칭하는 단계, 제1 및 제2섬층에 따라 실질적으로 자기정합됨과 더불어 상기 기판 사이에서 채널영역을 정의하는 공간부 불순물 도우프영역을 형성하도록 상기 기판에 확산되도록 불순물을 야기시키기 위해 상기 섬층을 열적으로 처리하는 단계 및, 소오스 및 드레인으로서의 상기 제1 및 제2불순물 도우프영역을 이용하는 MOS트랜지스터를 제공하기 위해 채널영역상에 놓이는 절연 게이트를 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 트렌치형 메모리셀을 형성하기 위한 제조방법.
  45. 제44항에 있어서, 채널영역에 선택된 불순물을 도우핑하는 단계를 더 구비하여 이루어진 특징으로 하는 트렌치형 메모리셀을 형성하기 위한 제조방법.
  46. 제45항에 있어서, 상기 제2층을 에칭하는 단계가 주변회로 형성영역의 상기 기판상에 제3섬층과 제4섬층을 형성하는 단계를 포함하고, 상기 제3 및 제4섬층에 따라 실질적으로 자기정합됨과 더불어 상기 기판 사이의 채널영역을 정의하는 부가불순물 도우프 영역을 형성하기 위해 상기 제3 및 제4섬층이 열처리되는 것을 특징으로 하는 트렌치형 메모리셀을 형성하기 위한 제조방법.
  47. 제46항에 있어서, 상기 부가 불순물 도우프영역간의 채널영역상에 놓이는 절연게이트를 형성하는 단계를 더 구비함으로써 소오스 및 드레인으로서 상기 제3 및 제4불순물 도우프 영역을 이용하는 MOS트랜지스터를 제공하는 것을 특징으로 하는 트렌치형 메모리셀을 형성하기 위한 제조방법.
  48. 제47항에 있어서, 절연게이트를 형성하기 위한 단계가 실질적으로 동시에 수행되는 것을 특징으로 하는 트렌치형 메모리셀을 형성하기 위한 제조방법.
  49. 반도체기판과, 상기 기판상에서 다수의 셀부로 부분할되고, 상기 각 메모리셀부가 관련된 대응하는 비트선에 연결된 미리 선택된 수의 직렬 연결된 메모리셀을 포함하며, 상기 직렬 연결된 메모리셀의 상호 배열된 트렌치 캐패시터와 전송게이트 MOS트랜지스터를 각각 갖춤으로써 상기 캐패시터중 하나와 대응하는 상기 트렌지스터중 하나가 1비트 메모리셀을 구성하는 1-트랜지스터 메모리셀 어레이, 상기 기판의 비트선 아래에 놓이면서 상기 트렌치 캐패시터를 덮는 반도체층, 상기 기판의 트렌치에서 절연 저장노드층을 포함하는 각 트렌치 캐패시터, 상기 반도체층의 채널영역 사이를 정의하는 소오스 및 드레인을 갖추면서 절연게이트가 채널영역상에 적어도 부분적으로 넣이는 각각의 MOS트랜지스터 및, 저장노드층에 결합되어지도록 대응하는 하나의 트렌치 캐패시터에 배열되는 상기 소오스 및 드레인중 하나에서 서로 직접 결합되는 인접하는 하나의 MOS트랜지스터를 구비하여 구성된 것을 특징으로 하는 반도체 메모리장치.
  50. 제49항에 있어서, 상기 반도체층이 상기 기판상에 연장 에피택셜 반도체층을 구비하여 이루어진 것을 특징으로 하는 반도체 메모리장치.
  51. 제50항에 있어서, 상기 에피택셜층이 실질적으로 비트선에 따라 자기정합되는 것을 특징으로 하는 반도체 메모리장치.
  52. 제50항에 있어서, 상기 기판상에 다른 에피택셜 반도체층을 더 구비하여 구성되고, 상기 연장 에피택셜층이 상기 다른 에피택셜층상에 배열되는 것을 특징으로 하는 반도체 메모리장치.
  53. 제51항에 있어서, 콘택트영역에서 상기 비트선에 연결되도록 상기 에피택셜층에 불순물 도우프 반도체층을 더 구비하여 구성된 것을 특징으로 하는 반도체 메모리장치.
  54. 제53항에 있어서, 상기 불순물 도우프 반도체층 아래에 놓이는 유전체막을 더 구비하여 구성된 것을 특징으로 하는 반도체 메모리장치.
  55. 제50항에 있어서, 상기 기판과 상기 반도체층간에 끼워진 유전체층을 더 구비하여 구성되고, 상기 유전체층이 상기 각 저장노드층사에 개구를 갖추고 있는 것을 특징으로 하는 반도체 메모리장치.
  56. 제55항에 있어서, 상기 반도체층 아래에 놓이는 필드절연막을 더 구비하여 구성된 것을 특징으로 하는 반도체 메모리장치.
  57. 제56항에 있어서, 상기 기판상에 다른 에피택셜 반도체층을 더 구비하여 구성되고, 상기 필드절연막이 상기 다른 에피택셜층상에 배열되는 것을 특징으로 하는 반도체 메모리장치.
  58. 반도체기판과, 직렬로 연결되고, 각 메모리셀이 MOS트랜지스터와 캐패시터를 갖추며, 상기 캐패시터가 트렌치에 배열된 도전층을 갖추고, 상기 도전층이 인접하는 메모리셀 사이에서 저장노드와 전류로로서 기능하는 다수의 메모리셀을 구비하여 구성된 것을 특징으로 하는 반도체 메모리장치.
  59. 제58항에 있어서, 도전층이 상기 트렌치에 파묻힌 제1반도체영역과, 상기 MOS트랜지스터의 소오스 및 드레인영역에 접촉되는 상기 제1반도체영역상에 놓이는 제2반도체영역을 구비하여 구성된 것을 특징으로 하는 반도체 메모리장치.
  60. 제58항에 있어서, 상기 도전층이 상기 트렌치의 상부 측벽에서의 소오스 또는 드레인영역에 접촉되는 것을 특징으로 하는 반도체 메모리장치.
  61. 반도체기판과, MOS트랜지스터와 캐패시터를 갖추고, 상기 캐패시터가 상기 반도체기판의 표면에 형성된 트렌치에 배열되며, 상기 MOS트랜지스터가 게이트전극을 갖추고, 상기 트렌치가 넓은 폭을 갖춤으로써 상기 게이트전극의 엣지가 상기 트렌치상으로 연장되는 것을 특징으로 하는 반도체 메모리장치.
KR1019930019255A 1992-09-22 1993-09-22 트렌치형 1-트랜지스터 메모리셀구조를 갖춘 mos랜덤 억세스 메모리 KR0139834B1 (ko)

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