JPS63228742A - ３次元１トランジスタメモリセル構造とその製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、溝コンデンサとして基板内に形成されたメ
モリコンデンサが絶縁されたゲート電極と共に基板表面
に置かれる選択電界効果トランジスタの下に配置されて
そのソース・ドレン領域に導電結合され、このソース・
ドレン領域は外に向って１つのビット線に接触し、この
ビット線は絶縁層によって分離されてゲート電極を含む
平面の上に設けられているダイナミック半導体メモリ用
の３次元１トランジスタメモリセル構造とその製遣方法
に関するものである。

〔従来の技術〕

この種のメモリセル構造は文献「テクニカル・ダイジェ
スト・アイ・イー・ディー・エム（Ｔｅｃ−ｈｎｉｃａ
ｌ　Ｄｉｇｅａｔ　Ｉ　ＥＤＭ）　Ｊ　１９　Ｂ　５年
６９４−６９７頁においてトレンチキャパシタと呼ばれ
ている。

別の１トランジスタメモリセル・溝コンデンサ構造は欧
州特許出願公開第０１０８３９０号公報に見られる。

ダイナミックメモリ（ＤＲＡＭ）の実装密度を高めるた
めには、利用可能のセル面積が小さいことと確実な動作
に必要な容量値が３０乃至５０ｆＦであることに基いて
、メモリコンデンサを溝セルとして構成することはこれ
らの公知装置の全部に共通している。

溝セルに第３の次元を導入することにより所要面積を最
小にして４０ｆＦのセル容量を達成することができる。

この場合溝の深さは１０μ−にもなることが多く、その
実現は技術的に困難である。

（発明が解決しようとする問題点〕 この発明の目的は、デバイスの３次元集積によって技術
的にコントロール可能な溝深さをもっ１トランジスタメ
モリセル構造をダイナミック半導体メモリに対して提供
することである。この構造においては電気的パラメータ
の最適化と並んで製作許容誤差に対する不感性、長時間
動作中の劣化を最小限に抑えることおよびメモリセル面
積の一層の低減が可能となるようにしなければならない
。

このようなトランジスタセル構造の簡単な製造方法を提
供することもこの発明の別の目的である。

〔問題点を解決するための手段〕 これらの目的は、冒頭に挙げた３次元１トランジスタメ
モリセル構造に対して特許請求の範囲第１項および第９
項に特徴として挙げた構造および工程を採用することに
よって達成される。

ビット線の下に置かれる絶縁分離層を酸化シリコン・窒
化シリコン・酸化シリコンの三重層とし、窒化シリコン
層の厚さをその上の酸化シリコン層の厚さより著しく薄
くするが最低１０ｎｍとすること、ゲート電極をポリシ
リコンで作り、全体を酸化シリコン層で包み、側面にお
いて層の厚さを２００　ｎｍ程度とすることもこの発明
の枠内にある。

コノ発明の１つの実施例では、溝コンデンサの深さが４
μｍで断面積は０．８乃至１ｕｍ”である。

ビット線はヒ素又はリンをドープした多結晶シリコンと
タンタル又はモリブデンのケイ化物の二重層とする。

選択トランジスタ接続のためのビット線接触部の自己整
合形成により、リソグラフィに起因する位置の不精確性
に基く所要面積は０．９μ鋼設計のメモリセルにおいて
１２．２μ醜２からｌ００２μ醜２に節減される。これ
は従来の接触形成技術によるものに比べて約２０％だけ
低くなっている。更にマスクの付加は必要なく、ゲート
電極への短絡はゲート電極側面の酸化膜スペーサによる
ゲート電極の包み込みによって避けることができる。

ビット線の下の酸化シリコン・窒化シリコン・酸化シリ
コン三重層によって、ドレン接触のための接触孔のエッ
チングが接触孔内でフィールド酸化膜とゲート電極の側
面酸化膜をそれ程侵すことなく可能となる。この詳細は
第７図乃至第１０図の説明中に示されている。

この発明の種々の実施態様とその有効な製造方法は特許
請求の範囲第２項以下に示されている。

〔実施例〕

第１図乃至第１２図を参照し実施例についてこの発明を
更に詳細に説明する。

第１図から第６図までの全工程段においてメモリセル製
造の総ての段階が通常の接触と重り合い接触のいずれも
利用できる周辺素子に対しても採用されているから、断
面図はデバイス全体に亘って示され、メモリセル区域は
Ａとして、中間区域はＢとして、周辺素子区域はＣとし
て示されている。又それぞれの図面にはいくつかの重要
な工程段がまとめて表示されている。

ＬＬＪ：　　ｐ−型にドープされた単結晶シリコン基板
１（抵抗率５Ωａｍ）に公知方法（窒化物マスクを使用
するＬＯＣＯＳ法）によりｐ型とｎ型の皿状領域２．３
とフィールド酸化膜区域４を作る。ｐ型の皿状領域２は
隣接する溝コンデンサセル間の洩れ電流を小さくするの
で、高い集積密度達成の基本的前提である。ｎ型皿状領
域３はＣＭＯＳ過程に際して存在するｐチャネルトラン
ジスタが必要とするものである。両頭域２，３は深部イ
オン注入と高温追い込み処理の組合せによって形成され
る。

フィールド酸化処理は各回路素子の横絶縁分離に必要な
沈下形態酸化膜４を作るものである。Ｌａｃｏｓマスク
の窒化シリコン層で保護されていない区域だけにフィー
ルド酸化膜４を成長させる。

第１図では窒化物マスクが窒化物の下の熱酸化膜５に達
するまで除去されている。ｐ゛と記入されている区域６
はホウ素のフィールドイオン注入によって形成されたも
のである。

ＩＪＩｊ　　後でセル領域となる区域Ａに平坦なヒ素イ
オン注入７を行って、印加電圧が変化したときセルコン
デンサの平坦部分においての容量変動をできるだけ小さ
くする。基板の残りの表面部分はフォトレジストにより
イオン注入に対して保護される。酸化シリコンと窒化シ
リコンから成るエッチングマスク８を使用し、異方性エ
ッチングによりシリコン基板１に深さ約５μ−の溝９を
作る。この３次元への拡大によって高い集積密度におい
ても良好なメモリ機能に必要なコンデンサ電極面積が確
保される。溝９内においても平坦部分と同様に容量を安
定に保持するため溝９の底面と側壁がヒ素を含んで析出
した酸化シリコン層１゜からの拡散によってドープされ
る。これによってｎ°型の溝ドーピング区域１１が形成
される。平坦部分はエッチングマスク８により不要のド
ーピングに対して保護される。

第３図：　ヒ素ケイ酸塩ガラス層１ｏの湿化学除去と窒
化物マスク８のエッチング除去の後溝９を薄い誘電層１
２で覆い、続いてリンをドープした多結晶シリコンから
成る電極１３（第１ポリ層面）を溝９内に析出させる。

溝は酸化シリコン層３０を設けた後同じくポリシリコン
１４で埋め、析出した酸化シリコンｌ１１５で電気絶縁
する。第１ポリ層と電極１３の間の横方向絶縁分離は例
えば公知のスペーサ技術（これについては後で詳細に説
明する）による。その際形成される側面酸化膜は１６と
して示されている。

Ｊ１辺：　ゲート酸化膜１７を作る熱酸化の後多結晶シ
リコン層１８を析出させ、リンをドープし酸化シリコン
層１９で覆い、これによって形成された多重層（１８，
１９）を構造化する。この工程段においてｎチャネルと
ｐチャネルのトランジスタのゲートと回路内の短距離導
電結合路が形成される。公知の酸化物スペーサ技術（テ
トラエチルオルトケイ酸塩の熱分解による酸化シリコン
層の析出と戻しエッチング）により側面酸化膜２０だけ
を残してポリシリコン構造の横絶縁を行った後、ｎ°型
とｐ′″型のイオン注入２１，２２゜２３を実施してｎ
チャネルとｐチャネルのトランジスタのソース・ドレン
令頁域を形成する。

第５図はビット線ＢＬに対する自己整合形直接接触２４
のエッチングを行った後のデバイスの断面を示す。

セル領域Ａにおいて高い集積密度を実現するための別の
前提条件は第３ポリシリコン平面（ビット線平面）とｎ
＋領域拡散領域２３の間の接触孔２４である。この接触
はこの発明により大きな安全距離を置くことなしに接触
孔２４とゲート１８の間および接触孔２４とフィールド
酸化膜縁端４の間に作ることができるものである。

第７図乃至第１０図について更に詳細に説明する特殊工
程により、接触孔２４は自己整合形であって高密度集積
に必要な要求を満たしている。

第６図はビット線ＢＬの配置を示す。この場合低いオー
ム抵抗の配線面を作るためヒ素をドープした多結晶シリ
コン２７とタンタル又はモリブデンのケイ化物（Ｍｏｓ
ｔヶ）２８を組合せた層に構造を作る。

ヒ素のドーピングによりＬＤＤトランジスタの低濃度ト
ープドレンが境を接する自己整合形ビット線接触の影響
を受けることなく平坦な拡散が達成される。接触抵抗は
ポリシリコンとｎ＋型拡散領域２３の間の境界面にヒ素
イオンの一部がイオン注入によって送り込まれ、自然に
成長した薄い酸化膜がこの境界面で切断されるようにす
ることにより更に低下する。

ビット線ＢＬと図に示されていないアルミニウム面の間
の絶縁分離にはホウ素リンケイ酸塩ガラスが使用され、
プレーナ化のため流動処理を受ける。この過程とその他
の接触孔エッチング過程、即ちワード線形成用の金属化
過程とデバイスの表面安定化過程は公知のものであるか
ら特に説明しない。

［：　　完全に重り合ったビット線接触の形成過程はゲ
ートの酸化膜による包み込みに始まる。

酸化シリコン層１９に作られ側面酸化膜を備えるゲート
電極１８が設けられている基板１の区域の断面が第７図
に示されている。この場合酸化シリコンはテトラエチル
オルトケイ酸塩の熱分解によって全面的に析出し、析出
層の戻しエッチングによりゲート電極構造の縁端だけに
スペーサ酸化膜２０が残される。スペーサの脚部の膜の
厚さは約２００　ｎｍに調整される。スペーサのエッチ
ングに際してポリシリコン上の酸化膜の縁端が丸味付け
られるから、上方のポリシリコン縁端の高さにおいての
スペーサ酸化膜２０の厚さはその脚部においての厚さよ
り僅かに小さい。

第８図：　第２ポリ平面（ゲート平面）と第３ポリ平面
の間にあってセル区域のビット線ＢＬの構造化を可能に
した誘電体はゲートを包む酸化膜１９／２０を別にして
次の層側、すなわち８０ｎｍの酸化シリコン層２９．２
０ｎｍの窒化シリコンＪＷ２５．２００　ｎｍの酸化シ
リコン層２６から構成される。その中酸化シリコン層２
６と２９はテトラエチルオルトケイ酸塩の熱分解によっ
て作られたものである。この三重層（２５，２６，２９
）は拡散領域２３上のビット線接触の直接接触エッチン
グに際して貫通エッチングされなければならない、これ
は例えば次のようにして行われる。

最初にフォトレジストマスク３１が設けられ、酸化膜２
６がフッ化アンモニウム（ＮＨ，Ｆ）７部、フッ化水素
酸（ＨＦ）１部の混合エッチング液中で６０秒秒間化学
的に高い選択性をもって窒化シリコン層２５に達するま
でエッチングされる。

窒化シリコン層２５はこの場合侵食されるこ七なく、む
しろエッチングストップとして作用する。

星１皿：　　続いて窒化シリコン・酸化シリコンの二重
層（２５／２６）が乾式エッチングにより塗料層縁端３
１に対して正しい寸法にエッチングされる。このエッチ
ングはトリフルオルメタン・酸素プラズマ（ｃＨＦ、　
１０．　＝７５１５ｓｃｃ１ｆｉ、１３５０　Ｗａｔｔ
、５０　ｍＴ）中で行われる。ビット線ＢＬと拡散領域
２３の間の接触抵抗を低くするためには、エッチングを
僅か（少くとも酸化膜厚さで１５ｎｍ程度）過剰にする
ことが推奨される。その際ゲートの絶縁酸化膜１９もい
くらか薄くなる。それでもポリシリコンゲート１８上に
残された酸化膜１９の厚さはどこでも１１００ｎ以上に
保持することができる。２０：１という酸化物とシリコ
ンの間の高い選択性により基板がエッチングされる危険
はない。接触孔内ではフィールド酸化膜が最高５０ｎｍ
だけ薄くなるが、ダイオード特性はそれによって影響を
受けることはない。

第９図に見られるように湿式エッチングにより傾斜した
壁面の接触孔が作られる。

呈上ｍｌはヒ素を注入されたポリシリコン層２７とスパ
ッタされたケイ化タンタル又はケイ化モリブデンから成
るビット線ＢＬを設けた後のデバイスの断面構成を示す
。ポリシリコン層２７と拡散令頁域２３の間の接触区域
は図に示されていないフィールド酸化膜の縁端とゲート
の酸化物スペーサ２０によって画定される。

１−↓ｊ；１．　ａ）　、ｂ）は従来の方法で作られた
ビット線接触部の断面とレイアウトを示す。従来のトラ
ンジスタ設計ではソース・ドレン上の接触孔とゲート間
の設計間隔ｄＫＧあるいは接触孔とフィールド酸化膜間
の間隔ｄｌｌＬは対応するフォ１、技術の位置合せ精度
と構造転写の寸法精度に関係する。

ＷＬは多結晶シリコンのワード線、Ｂ　Ｌは多結晶シリ
コンと金属ケイ化物の二重層から成るビット線であり、
ＬＯＧＯ３はフィールド酸化膜の縁端を表す。斜線を引
いた区域に接触が作られる。

第１２図：　この発明のように設計においてゲートとフ
ィールド酸化膜（ＬＯＧＯ３）の上に確実に絶縁された
ソース・ドレン接触の重り合いを可能にする技術におい
てはａ＋ｃｅとｄＫＬはフォト技術に無関係である。こ
れは自己整合形接触と呼ばれている。この接触は第１２
図ａ）、ｂ）から分るように素子の集積密度を著しく高
めるものである。

接触・ゲート間隔ｄｘｅ（スペーサ幅）は０．２μ積、
接触・フィールド酸化膜区域（ＬＯＧＯ３）間隔ｄｘＬ
は０μ糟である。

デバイスの電気特性パラメータ例えばワード線・ビット
線間の絶縁、ビット線・基板間の絶縁、トランジスタ特
性の劣化、デバイスの洩れ電流等は場所節約形のビット
線接触により不利な影響を受けることはない。

【図面の簡単な説明】

第１図乃至第６図はこの発明による自己整合形直接接触
を備える４メガビットＤＲＡＭの製造工程におけるデバ
イスの断面を示し、第７図乃至第１Ｏ図はこの発明の製
造工程中の重要な工程段（ａ）におけるデバイスの断面
を示し、第１１図ａ）、ｂ）と第１２図ａ）、ｂ）は従
来のビット線接触とこの発明によるビット線接触を対照
して示した断面図および平面図である。第１１図、第１
２図において、ＢＬ二ビット線、ＷＬ：ワード綿、ＬＯ
ＧＯ３：フィールド酸化膜区域縁端。

Claims (1)

1. 【特許請求の範囲】 １）メモリコンデンサが溝コンデンサ（９）として基板
   （１）内に形成され、共通基板（１）の表面に置かれ絶
   縁されたゲート電極を備える選択電界効果トランジスタ
   の下方に設けられ、そのソース・ドレン領域（２３）と
   導電結合され、ソース・ドレン領域（２３）は外に向っ
   てビット線（ＢＬ）に接触し、このビット線（ＢＬ）は
   絶縁層（２５、２６、２９）によって分離されてゲート
   電極（１８）を含む平面上に設けられているダイナミッ
   ク半導体メモリ用の３次元１トランジスタメモリセル構
   造において、 （ａ）選択トランジスタ接続用のビット線（ＢＬ）の接
   触部が半導体基板（１）内のドレ ン領域（２３）の上に自己整合式に構成さ れ、全面が絶縁層（１９、２０）で覆われ たゲート電極（１８）ならびに回路の各素 子の横絶縁分離用として設けられた隣接フ ィールド酸化膜区域の上に重なっているこ と、 （ｂ）ビット線（ＢＬ）の下でゲート平面上に置かれた
   絶縁層が少くとも１つの酸化シリ コン（２６）と窒化シリコン（２５）の二 重層から成り、そのビット線（ＢＬ）に境 を接する層が酸化シリコン層（２６）であ ること を特徴とするダイナミックメモリ用３次元１トランジス
   タメモリセル構造。 ２）ビット線（ＢＬ）の下に置かれる絶縁層が酸化シリ
   コン（２６）、窒化シリコン（２５）および酸化シリコ
   ン（２９）の三重層であり、その窒化シリコン層（２５
   ）はその上の酸化シリコン層（２６）よりも著しく薄い
   が少くとも１０ｎｍの厚さであることを特徴とする特許
   請求の範囲第１項記載の３次元１トランジスタメモリセ
   ル構造。 ３）ゲート電極（１８）がポリシリコンから成り全面的
   に酸化シリコン層（１９、２０）によって包まれている
   こと、その側面（２０）において酸化物層の厚さが２０
   ０ｎｍ程度であることを特徴とする特許請求の範囲第１
   項又は第２項記載の３次元１トランジスタメモリセル構
   造。 ４）選択トランジスタがｎチャネルＭＯＳ電界効果トラ
   ンジスタであり、ｎ＾＋型にドープされた側壁（１１、
   １３）とこれらの側壁の間にあって酸化シリコン／窒化
   シリコン／酸化シリコン三重層から成る絶縁分離層（１
   ２）を備える溝コンデンサ（９）がｐ＾−型ドープ半導
   体基板（１）のｐ型皿状領域（２）内に設けられ、その
   溝（９）が無ドープのポリシリコン（１４）で埋められ
   ていることを特徴とする特許請求の範囲第１項乃至第３
   項の１つに記載の３次元１トランジスタメモリセル構造
   。 ５）溝コンデンサ（９）の深さが４μｍであり、その断
   面積が０．８乃至１．０μｍ＾２であることを特徴とす
   る特許請求の範囲第１項乃至第４項の１つに記載の３次
   元１トランジスタメモリセル構造。 ６）ビット線（ＢＬ）がｎ＾＋領域ドープポリシリコン
   （２７）と高融点金属のケイ化物例えばケイ化タンタル
   （２８）又はケイ化モリブデンの二重層からなることを
   特徴とする特許請求の範囲第１項乃至第５項の１つに記
   載の３次元１トランジスタメモリセル構造。 ７）ポリシリコン層（２７）がヒ素とリンのいずれか一
   方又は双方をドープされていることを特徴とする特許請
   求の範囲第６項記載の３次元１トランジスタメモリセル
   構造。 ８）窒化シリコン層（２５）の厚さが１０乃至５０ｎｍ
   であることを特徴とする特許請求の範囲第１項乃至第７
   項の１つに記載の３次元１トランジスタメモリセル構造
   。 ９）メモリコンデンサが溝コンデンサ（９）として基板
   （１）内に形成され、共通基板（１）の表面に置かれ絶
   縁されたゲート電極を備える選択電界効果トランジスタ
   の下方に設けられているダイナミック半導体メモリ用の
   ３次元１トランジスタメモリセル構造の選択トランジス
   タ接続用のビット線接触を形成するため、次の工程段： （ａ＿１）回路の各素子の横方向絶縁分離に必要なフィ
   ールド酸化膜区域（４）をＬＯＣＯＳ 法の局部酸化によって形成する、 （ａ＿２）ｐ＾−型ドープの基板（１）のｐ型皿状領域
   （２）内に溝コンデンサ（９、１１、１ ２、１３）を形成する、 （ａ＿３）溝（９）を無ドープポリシリコン（１４）で
   埋める、 （ａ＿４）析出させた酸化シリコン層（１５、１６）に
   よって溝（９、１１、１２、１３、１４）の間を絶縁分
   離する、 （ａ＿５）熱酸化によりゲート酸化膜（１７）を形成す
   る、 （ｂ）全面的にｎ型ドープ多結晶シリコン層（１８）を
   析出させる、 （ｃ）全面的に酸化シリコン層（１９）を設ける、 （ｄ）ポリシリコン／酸化シリコン二重層（１８、１９
   ）をｎチャネルトランジスタとｐ チャネルトランジスタのゲート電極ならび に回路の補助の導電結合路に対応して構造 化する、 （ｅ）別の酸化シリコン層をガス相析出によって析出さ
   せた後続いてポリシリコン構造上 の側面酸化膜（２０）を再除去する、 （ｆ）ｎチャネルトランジスタとｐチャネルトランジス
   タのソース／ドレン領域（２１、 ２２、２３）をイオン注入によって形成す る、 （ｇ）全面的に酸化シリコン、窒化シリコンおよび酸化
   シリコンから成る三重誘電層（２ ９、２５、２６）を設ける、 （ｈ）フォトレジスト技術（３１）の実施後誘電三重層
   （２９、２５、２６）上の選択ト ランジスタの拡散ドレン領域（２３）に対 する接触区域（２４）を画定する、 （ｉ）接触（２４）用の孔のエッチングを少くとも次の
   ２つの工程段によって実施する、 ｉ＿１）最初に酸化シリコン層（２６）にその下に置か
   れた窒化シリコン層（２５）に 対して良い選択性をもってエッチングを 行う、 ｉ＿２）フォトレジストマスクエッジ（３１）を利用し
   て窒化物層（２５）とその下の 酸化シリコン層（２９）に対して異方性 エッチングを実施して基板（１）の接触 形成用の表面を露出させる、 （ｊ）ｎ型ドープポリシリコン（２７）とケイ化タンタ
   ル又はケイ化モリブデン（２８） から成りビット線（ＢＬ）を構成する二重 層（２７、２８）を析出させ構造化する、 （ｋ）ビット線（ＢＬ）と外側の金属化平面を分離する
   中間酸化膜を析出させ、外部接続 と語線（ＷＬ）接続用の接触孔をエッチン グによって作り、公知方法により装置の表 面安定化を実施する、 によることを特徴とするダイナミック半導体メモリ用の
   ３次元１トランジスタメモリセル構造の製造方法。 １０）第１エッチングが湿化学方式により、第２エッチ
   ングが反応性イオンエッチング（乾式エッチング）とし
   て実施されることを特徴とする特許請求の範囲第９項記
   載の方法。 １１）酸化シリコン層（２６）の湿式エッチングがフッ
   化アンモニウム７部とフッ化水素酸１部の混合液中で層
   の厚さ２００ｎｍのとき６０秒程度行われ、乾式エッチ
   ングはトリフルオルメタン・酸素混合ガス中で実施され
   ることを特徴とする特許請求の範囲第９項又は第１０項
   記載の方法。 １２）エッチングストップとなる窒化シリコン層（２５
   ）の厚さが１０乃至５０ｎｍに調整されることを特徴と
   する特許請求の範囲第９項乃至第１１項の１つに記載の
   方法。 １３）工程段（ｉ）におけるエッチングが３段階の反応
   性イオンエッチングとして行われ、第１段階はトリフル
   オルメタンプラズマ中で、第２段階は六フッ化イオウプ
   ラズマ中で、第３段階はトリフルオルメタン・酸素プラ
   ズマ中で実施されることを特徴とする特許請求の範囲第
   ９項記載の方法。 １４）側面絶縁分離用の酸化シリコン層（１６、２０）
   ならびに窒化シリコンを覆う酸化シリコン層（２６）が
   テトラエチルオルトケイ酸塩の熱分解によって作られる
   ことを特徴とする特許請求の範囲第９項乃至第１３項の
   １つに記載の方法。 １５）側面絶縁分離用の酸化シリコン層（２０）の厚さ
   と窒化シリコン層（２５）の上に置かれた酸化シリコン
   層（２６）の厚さが約２００ｎｍに調整されることを特
   徴とする特許請求の範囲第９項乃至第１４項の１つに記
   載の方法。