JP2643255B2 - Ｄｒａｍセルおよびその製作方法 - Google Patents
Ｄｒａｍセルおよびその製作方法Info
- Publication number
- JP2643255B2 JP2643255B2 JP63061750A JP6175088A JP2643255B2 JP 2643255 B2 JP2643255 B2 JP 2643255B2 JP 63061750 A JP63061750 A JP 63061750A JP 6175088 A JP6175088 A JP 6175088A JP 2643255 B2 JP2643255 B2 JP 2643255B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- layer
- substrate
- etching
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title description 10
- 230000015654 memory Effects 0.000 claims description 79
- 239000000758 substrate Substances 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 49
- 238000005530 etching Methods 0.000 claims description 37
- 239000004020 conductor Substances 0.000 claims description 22
- 230000008569 process Effects 0.000 claims description 19
- 239000011810 insulating material Substances 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000003989 dielectric material Substances 0.000 claims description 6
- 230000006870 function Effects 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 97
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 69
- 235000012239 silicon dioxide Nutrition 0.000 description 48
- 239000000377 silicon dioxide Substances 0.000 description 48
- 239000003990 capacitor Substances 0.000 description 35
- 229920005591 polysilicon Polymers 0.000 description 30
- 230000003647 oxidation Effects 0.000 description 20
- 238000007254 oxidation reaction Methods 0.000 description 20
- 238000005229 chemical vapour deposition Methods 0.000 description 16
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- 239000012535 impurity Substances 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- 238000003860 storage Methods 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical group [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 9
- 229910000077 silane Inorganic materials 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000000151 deposition Methods 0.000 description 8
- 230000008021 deposition Effects 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 239000003153 chemical reaction reagent Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- -1 CHF 3 / C 2 F 6 Chemical compound 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910000661 Mercury cadmium telluride Inorganic materials 0.000 description 1
- 229910018503 SF6 Inorganic materials 0.000 description 1
- MDPILPRLPQYEEN-UHFFFAOYSA-N aluminium arsenide Chemical compound [As]#[Al] MDPILPRLPQYEEN-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- MCMSPRNYOJJPIZ-UHFFFAOYSA-N cadmium;mercury;tellurium Chemical compound [Cd]=[Te]=[Hg] MCMSPRNYOJJPIZ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- OEYIOHPDSNJKLS-UHFFFAOYSA-N choline Chemical compound C[N+](C)(C)CCO OEYIOHPDSNJKLS-UHFFFAOYSA-N 0.000 description 1
- 229960001231 choline Drugs 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は集積回路の分野に関する。より詳細には、本
発明はダイナミック・ランダム・アクセス・メモリの分
野に関する。
発明はダイナミック・ランダム・アクセス・メモリの分
野に関する。
従来技術 集積回路のメモリに於いて、より一層多くの記憶容量
を可能にする、より一層小さなメモリ・セルの追求は、
周知の目標である。より高密度のメモリを製作する方法
の追求のため、ある人々は、トランジスタ及び記憶用キ
ャパシタを含む全メモリ・セルを集積回路の基板の表面
に形成した一個の深い堀（トレンチ）中に配列してき
た。例えば、本出願の譲渡人に譲渡されている、米国特
許出願第679,663号がある。トランジスタとキャパシタ
の両方を一個のトレンチ中に含めることは、寄生静電容
量の問題を招いていた。とりわけ、ビット線及びワード
線のメモリ・セルへの容量結合は、メモリ・セルに記憶
されたデータを破壊するほど大きい。更に、上述の出願
のトランジスタ構造は環状形状のソース、ドレイン、及
びチャネル領域を提供する。このトランジスタの構造の
面積を増加することは、ビット線及び記憶ノードの両方
からの漏洩問題を生じる。いつくかのメモリ・セルの設
計は、トレンチ内に囲まれたポリシリコン・トランジス
タを用いている。しかし、多結晶シリコンのトランジス
タのチャネル漏洩特性は、バルク（単結晶体）・シリコ
ンに形成したトランジスタのものより劣っている。多結
晶トランジスタを用いるメモリ・セルの一例としては、
公開されているヨーロッパ特許出願第108,390号により
具体化されているものを見よ。
を可能にする、より一層小さなメモリ・セルの追求は、
周知の目標である。より高密度のメモリを製作する方法
の追求のため、ある人々は、トランジスタ及び記憶用キ
ャパシタを含む全メモリ・セルを集積回路の基板の表面
に形成した一個の深い堀（トレンチ）中に配列してき
た。例えば、本出願の譲渡人に譲渡されている、米国特
許出願第679,663号がある。トランジスタとキャパシタ
の両方を一個のトレンチ中に含めることは、寄生静電容
量の問題を招いていた。とりわけ、ビット線及びワード
線のメモリ・セルへの容量結合は、メモリ・セルに記憶
されたデータを破壊するほど大きい。更に、上述の出願
のトランジスタ構造は環状形状のソース、ドレイン、及
びチャネル領域を提供する。このトランジスタの構造の
面積を増加することは、ビット線及び記憶ノードの両方
からの漏洩問題を生じる。いつくかのメモリ・セルの設
計は、トレンチ内に囲まれたポリシリコン・トランジス
タを用いている。しかし、多結晶シリコンのトランジス
タのチャネル漏洩特性は、バルク（単結晶体）・シリコ
ンに形成したトランジスタのものより劣っている。多結
晶トランジスタを用いるメモリ・セルの一例としては、
公開されているヨーロッパ特許出願第108,390号により
具体化されているものを見よ。
発明が解決しようとする問題点 本発明の実施例を説明することにより、一個のトレン
チ内に形成したメモリ・セルを含む構造、及び、それら
の構造を製作する方法を提供する。トレンチは半導体基
板の表面に形成する。このトレンチの底の部分を多結晶
シリコンで埋め、記憶用キャパシタの一方の極板を形成
する。基板はキャパシタのもう一方の極板として役立
つ。それから、このトレンチの残りの部分を二酸化シリ
コン等の絶縁材料で埋める。その次に、トレンチの側壁
の一部分と頂上部分から多結晶キャパシタ極板に至るま
での部分に開口をあける二酸化シリコンに対しあるパタ
ーンを持ってエッチングする。それから、コンタクトを
多結晶キャパシタ極板と基板との間に形成する。不純物
原子をそのコンタクトから拡散して、トレンチの側壁に
ソース領域を形成する。ゲート絶縁物を酸化により形成
し、又、ドレインをトレンチの表面に、トレンチの入口
に隣接して形成する。それから、導電性材料をトレンチ
上部の開口部内に形成し、それにより、記憶用キャパシ
タの上部極板を半導体基板表面のドレイン領域に接続す
るトランジスタを形成する。
チ内に形成したメモリ・セルを含む構造、及び、それら
の構造を製作する方法を提供する。トレンチは半導体基
板の表面に形成する。このトレンチの底の部分を多結晶
シリコンで埋め、記憶用キャパシタの一方の極板を形成
する。基板はキャパシタのもう一方の極板として役立
つ。それから、このトレンチの残りの部分を二酸化シリ
コン等の絶縁材料で埋める。その次に、トレンチの側壁
の一部分と頂上部分から多結晶キャパシタ極板に至るま
での部分に開口をあける二酸化シリコンに対しあるパタ
ーンを持ってエッチングする。それから、コンタクトを
多結晶キャパシタ極板と基板との間に形成する。不純物
原子をそのコンタクトから拡散して、トレンチの側壁に
ソース領域を形成する。ゲート絶縁物を酸化により形成
し、又、ドレインをトレンチの表面に、トレンチの入口
に隣接して形成する。それから、導電性材料をトレンチ
上部の開口部内に形成し、それにより、記憶用キャパシ
タの上部極板を半導体基板表面のドレイン領域に接続す
るトランジスタを形成する。
実施例 三種類のダイナミック・ランダム・アクセス・メモリ
・セルを本実施例にて説明する。これらを製作する方法
がそうであるように、それら全てが本発明の実施例であ
る。全てのメモリ・セルは、一方のキャパシタ極板とし
てのトレンチと、もう一方のキャパシタ極板としての基
板とにある導電性プラグを有する、１トランジスタ、１
キャパシタのメモリ・セルを提供する。第１図は、これ
らのメモリ・セルの一つである。その電気的特性を第２
図で、又、その製作段階を第3A図乃至第3I図で説明す
る。第４図、第５図は、第１図のメモリ・セルをメモリ
・アレイ・システムに用いるための配列略図である。第
６図は、他のタイプのメモリ・セルの二個のメモリ・セ
ルの側面略図である。これらのセルの製作方法は第7A図
乃至第7I図に説明し、又、このタイプのメモリ・セルの
配列略図は、第８図で説明する。第9A図乃至第9M図によ
り本発明の他の実施例であるセルを製作する他の工程を
示す。
・セルを本実施例にて説明する。これらを製作する方法
がそうであるように、それら全てが本発明の実施例であ
る。全てのメモリ・セルは、一方のキャパシタ極板とし
てのトレンチと、もう一方のキャパシタ極板としての基
板とにある導電性プラグを有する、１トランジスタ、１
キャパシタのメモリ・セルを提供する。第１図は、これ
らのメモリ・セルの一つである。その電気的特性を第２
図で、又、その製作段階を第3A図乃至第3I図で説明す
る。第４図、第５図は、第１図のメモリ・セルをメモリ
・アレイ・システムに用いるための配列略図である。第
６図は、他のタイプのメモリ・セルの二個のメモリ・セ
ルの側面略図である。これらのセルの製作方法は第7A図
乃至第7I図に説明し、又、このタイプのメモリ・セルの
配列略図は、第８図で説明する。第9A図乃至第9M図によ
り本発明の他の実施例であるセルを製作する他の工程を
示す。
第１図のメモリ・セル１は、その頁の方面に平行に走
るメモリ・アレイのワード線として役立つ多結晶シリコ
ン層54を含む。更に、多結晶シリコン層54はトレンチに
まで広がり、チャネル52のチャネル電流を制御するトラ
ンジスタ・ゲートとして役立つ。N+領域24はドレインと
して、又、Ｎ領域51はソースとして、メモリ・セル１の
通過（パス）トランジスタに役立つ。ソース51は埋込横
型コンタクト50を通して多結晶シリコンのキャパシタ極
板34に接続する。埋込横型コンタクト50は多結晶シリコ
ン領域である。メモリ・セル・キャパシタのもう一方の
極板は基板20により提供する。基板20は、高濃度ドーピ
ングした結晶キャパシタ極板で得られる増大した静電容
量を提供する為に、高濃度ドーピングしたP+領域であ
る。第２図は、（第１図の）メモリ・セル１の様々な構
成部分が電気的にどのように作用するかを示す電気略図
である。
るメモリ・アレイのワード線として役立つ多結晶シリコ
ン層54を含む。更に、多結晶シリコン層54はトレンチに
まで広がり、チャネル52のチャネル電流を制御するトラ
ンジスタ・ゲートとして役立つ。N+領域24はドレインと
して、又、Ｎ領域51はソースとして、メモリ・セル１の
通過（パス）トランジスタに役立つ。ソース51は埋込横
型コンタクト50を通して多結晶シリコンのキャパシタ極
板34に接続する。埋込横型コンタクト50は多結晶シリコ
ン領域である。メモリ・セル・キャパシタのもう一方の
極板は基板20により提供する。基板20は、高濃度ドーピ
ングした結晶キャパシタ極板で得られる増大した静電容
量を提供する為に、高濃度ドーピングしたP+領域であ
る。第２図は、（第１図の）メモリ・セル１の様々な構
成部分が電気的にどのように作用するかを示す電気略図
である。
第3A図乃至第3I図は、（第１図の）メモリ・セル１を
製作するのに必要な工程段階を描く側面略図であるが、
この製作工程の初期の段階は、Ｐ形エピタキシャル層22
をほぼ４μｍの厚さでP+形基板20の表面に形成すること
と、一層厚いフィールド酸化物領域を含む酸化物領域26
をメモリ・セルの間に形成すること、及び、窒化シリコ
ン層28をほぼ1,500Åの厚さで形成することを含む。二
酸化シリコン層26は、メモリ・セルを製作する部分に酸
化物層表面を有する従来のリセスした（引っ込んだ）フ
ィールド酸化物領域のタイプのものである。幾つかの技
術が酸化シリコン層26のような層の技術としてよく知ら
れている。一例が米国特許第4,541,167号に示されてい
る。ウェハ全体を、酸化物層26の薄い領域に浸透するの
には十分だか、厚い領域の二酸化シリコン層26に浸透す
るには不十分な程度のイオン注入にさらす。薄い部分が
ほぼ350Åで、厚い部分がほぼ8,000Åの二酸化シリコン
層26の場合、ほぼ150KeVのエネルギーでほぼ１×1016io
ns/cm3の濃度のイオン注入を適切なN+領域24に施す。こ
れにより、第3A図に示すように、N+24領域を形成する。
それから窒化シリコン層28をパターン形成し、エッチン
グして、トレンチ29のエッチング・マスクを提供する。
トレンチ29は、本出願と同様に米国特許庁に出願中の出
願番号第730,701号で説明されるような異方性のエッチ
ング工程を用いて、ほぼ８μｍの深さにエッチングす
る。それから、第3A図の構造を、ほぼ850℃の温度の酸
素中にほぼ80分間、熱酸化をさらす。これにより、第3B
図に示すように、二酸化シリコン層30をほぼ150Åの厚
さで形成する。
製作するのに必要な工程段階を描く側面略図であるが、
この製作工程の初期の段階は、Ｐ形エピタキシャル層22
をほぼ４μｍの厚さでP+形基板20の表面に形成すること
と、一層厚いフィールド酸化物領域を含む酸化物領域26
をメモリ・セルの間に形成すること、及び、窒化シリコ
ン層28をほぼ1,500Åの厚さで形成することを含む。二
酸化シリコン層26は、メモリ・セルを製作する部分に酸
化物層表面を有する従来のリセスした（引っ込んだ）フ
ィールド酸化物領域のタイプのものである。幾つかの技
術が酸化シリコン層26のような層の技術としてよく知ら
れている。一例が米国特許第4,541,167号に示されてい
る。ウェハ全体を、酸化物層26の薄い領域に浸透するの
には十分だか、厚い領域の二酸化シリコン層26に浸透す
るには不十分な程度のイオン注入にさらす。薄い部分が
ほぼ350Åで、厚い部分がほぼ8,000Åの二酸化シリコン
層26の場合、ほぼ150KeVのエネルギーでほぼ１×1016io
ns/cm3の濃度のイオン注入を適切なN+領域24に施す。こ
れにより、第3A図に示すように、N+24領域を形成する。
それから窒化シリコン層28をパターン形成し、エッチン
グして、トレンチ29のエッチング・マスクを提供する。
トレンチ29は、本出願と同様に米国特許庁に出願中の出
願番号第730,701号で説明されるような異方性のエッチ
ング工程を用いて、ほぼ８μｍの深さにエッチングす
る。それから、第3A図の構造を、ほぼ850℃の温度の酸
素中にほぼ80分間、熱酸化をさらす。これにより、第3B
図に示すように、二酸化シリコン層30をほぼ150Åの厚
さで形成する。
それから、シランの化学気相成長を用いて高濃度ドー
ピングしてＮ形多結晶シリコンの被着を行ない、多結晶
シリコン層32を第3B図の構造に、第3C図に示すように形
成する。この多結晶シリコン層32の厚さは、（第3A図
の）トレンチ29を完全に埋めるように選ぶ。この厚さ
は、少なくともトレンチの最少幅のほぼ半分はなければ
ならない。例えば、１μｍ×２μｍ幅のトレンチの場
合、少なくとも5000Å（１μｍの半分）の多結晶シリコ
ンの被着がトレンチを埋めるのに必要となる。
ピングしてＮ形多結晶シリコンの被着を行ない、多結晶
シリコン層32を第3B図の構造に、第3C図に示すように形
成する。この多結晶シリコン層32の厚さは、（第3A図
の）トレンチ29を完全に埋めるように選ぶ。この厚さ
は、少なくともトレンチの最少幅のほぼ半分はなければ
ならない。例えば、１μｍ×２μｍ幅のトレンチの場
合、少なくとも5000Å（１μｍの半分）の多結晶シリコ
ンの被着がトレンチを埋めるのに必要となる。
それから、等方性エッチング工程を多結晶シリコン層
32に行ない、多結晶シリコン層32を第3D図に示すような
トレンチの内側の程度までエッチング・バックする。そ
の結果の構造が多結晶シリコン・プラグ34となる。多結
晶シリコン・プラグ34の上面の好ましい高さは、基板20
とエピタキシャル層22との遷移部の上である。それから
第3E図に示すように、化学気相成長を用いて、二酸化シ
リコン層36を、（第１図の）トレンチ29を埋めるのに必
要な厚さに被着する。再び、二酸化シリコン層36は、少
なくともトレンチ29の最少寸法のほぼ半分の厚さに被着
しなければならない。それから、第3F図に示すように、
二酸化シリコン層36を、二酸化シリコン層26の上面の高
さとほぼ同じ程度までエッチング・バックして、二酸化
シリコン・プラグ38を形成する。
32に行ない、多結晶シリコン層32を第3D図に示すような
トレンチの内側の程度までエッチング・バックする。そ
の結果の構造が多結晶シリコン・プラグ34となる。多結
晶シリコン・プラグ34の上面の好ましい高さは、基板20
とエピタキシャル層22との遷移部の上である。それから
第3E図に示すように、化学気相成長を用いて、二酸化シ
リコン層36を、（第１図の）トレンチ29を埋めるのに必
要な厚さに被着する。再び、二酸化シリコン層36は、少
なくともトレンチ29の最少寸法のほぼ半分の厚さに被着
しなければならない。それから、第3F図に示すように、
二酸化シリコン層36を、二酸化シリコン層26の上面の高
さとほぼ同じ程度までエッチング・バックして、二酸化
シリコン・プラグ38を形成する。
それから、窒化シリコン層28を除去し、第3G図に示す
ように、フォトレジスト層40をほぼ１μｍの厚さで被着
し、パターン形成する。フォトレジスト層40は、開口部
42で露出した左側の領域を異方性エッチングするときの
マスクとして役立つ。CHF3/C2F6を用いるプラズマ・エ
ッチング等の、シリコンに対して選択的な酸化物のエッ
チンク工程を行なうが、このエッチング工程は、二酸化
シリコン・プラグ38を多結晶シリコン・プラグ34まで完
全にエッチングし、それから二酸化シリコン層30の開口
部44までオーバーエッチングするまで、続ける。ウェッ
ト・エッチング工程をこのオーバーエッチング段階の代
わりにしてもよい。選択的エッチング工程を用いるが、
シリコンに対する完全な選択性はありえず、エピタキシ
ャル層22のＮ形領域24における幾らかのエッチングが発
生することになる。フォトレジスト層40を除去し、多結
晶シリコン層46をシランの化学気相成長によりほぼ150
Åの厚さに被着する。この多結晶シリコン層46の厚さ
は、第3H図に示すように、開口部44を埋めるように選
ぶ。それから、第3H図の構造を、900℃の温度の蒸気雰
囲気中で、10分間、酸化工程にさらす。この酸化工程に
より、第3I図に示すように、多結晶シリコン層46を完全
に酸化して、厚さ400Åの二酸化シリコン層48を提供す
る。その位置が酸化雰囲気に依存するために、開口部44
の（第3H図の）多結晶シリコン層46の部分は酸化され
ず、従って多結晶シリコン埋込横型コンタクト50が残
る。二酸化シリコン層48を、希釈フッ化水素酸を用いる
ウェット・エッチングにより除去し、それからほぼ850
℃の酸素雰囲気中でほぼ80分間の熱酸化により再成長さ
せ、高質ゲート酸化物としての新しい二酸化シリコン層
48を形成する。この酸化工程の間、多結晶シリコン・プ
ラグ34のＮ形不純物原子が、埋込横型コンタクト50を通
して拡散されて、Ｎ形領域51を形成する。それから、第
１図に示すように、多結晶シリコン層54を、シランの化
学気相成長を用いて、厚さほぼ4,500Åに被着して、パ
ターン形成し、ゲート及びワード線を形成する。
ように、フォトレジスト層40をほぼ１μｍの厚さで被着
し、パターン形成する。フォトレジスト層40は、開口部
42で露出した左側の領域を異方性エッチングするときの
マスクとして役立つ。CHF3/C2F6を用いるプラズマ・エ
ッチング等の、シリコンに対して選択的な酸化物のエッ
チンク工程を行なうが、このエッチング工程は、二酸化
シリコン・プラグ38を多結晶シリコン・プラグ34まで完
全にエッチングし、それから二酸化シリコン層30の開口
部44までオーバーエッチングするまで、続ける。ウェッ
ト・エッチング工程をこのオーバーエッチング段階の代
わりにしてもよい。選択的エッチング工程を用いるが、
シリコンに対する完全な選択性はありえず、エピタキシ
ャル層22のＮ形領域24における幾らかのエッチングが発
生することになる。フォトレジスト層40を除去し、多結
晶シリコン層46をシランの化学気相成長によりほぼ150
Åの厚さに被着する。この多結晶シリコン層46の厚さ
は、第3H図に示すように、開口部44を埋めるように選
ぶ。それから、第3H図の構造を、900℃の温度の蒸気雰
囲気中で、10分間、酸化工程にさらす。この酸化工程に
より、第3I図に示すように、多結晶シリコン層46を完全
に酸化して、厚さ400Åの二酸化シリコン層48を提供す
る。その位置が酸化雰囲気に依存するために、開口部44
の（第3H図の）多結晶シリコン層46の部分は酸化され
ず、従って多結晶シリコン埋込横型コンタクト50が残
る。二酸化シリコン層48を、希釈フッ化水素酸を用いる
ウェット・エッチングにより除去し、それからほぼ850
℃の酸素雰囲気中でほぼ80分間の熱酸化により再成長さ
せ、高質ゲート酸化物としての新しい二酸化シリコン層
48を形成する。この酸化工程の間、多結晶シリコン・プ
ラグ34のＮ形不純物原子が、埋込横型コンタクト50を通
して拡散されて、Ｎ形領域51を形成する。それから、第
１図に示すように、多結晶シリコン層54を、シランの化
学気相成長を用いて、厚さほぼ4,500Åに被着して、パ
ターン形成し、ゲート及びワード線を形成する。
トレンチ29と、ワード線54、及びビット線としてのＮ
＋領域24との相対的な位置を示す平面図を第４図に示
す。第５図は、第１図に示したセルを具体化する別の配
列方法を示す平面図である。ワード線54はビット線24に
対して直角に形成する。ビット線24はメモリ・セルの主
要アクセスに平行に形成する。この配列の場合、開口部
42のエッチングして除去した部分を埋めるために、開口
部42は多結晶シリコンを再び詰めて埋めなければならな
い。それから、コンタクトを、ワード線としての多結晶
シリコン層54に対して形成する。大きさを含めて、４メ
ガビットのメモリ・チップの製作に互換性があるセル・
サイズである本発明によるメモリ・セルのサイズを示
す。１μｍの最少面積を用い、0.2μｍの整合許容誤差
を用いる。寸法δはとても小さく重大ではないというこ
とに注意せよ。メモリ・セル１のトランジスタはメモリ
・セルの一方側だけに形成するので、メモリ・セル１は
トランジスタを形成する側以外のメモリ・セルの全ての
側に優れた絶縁を提供する。従って、非常に密にセルを
まとめることができる。
＋領域24との相対的な位置を示す平面図を第４図に示
す。第５図は、第１図に示したセルを具体化する別の配
列方法を示す平面図である。ワード線54はビット線24に
対して直角に形成する。ビット線24はメモリ・セルの主
要アクセスに平行に形成する。この配列の場合、開口部
42のエッチングして除去した部分を埋めるために、開口
部42は多結晶シリコンを再び詰めて埋めなければならな
い。それから、コンタクトを、ワード線としての多結晶
シリコン層54に対して形成する。大きさを含めて、４メ
ガビットのメモリ・チップの製作に互換性があるセル・
サイズである本発明によるメモリ・セルのサイズを示
す。１μｍの最少面積を用い、0.2μｍの整合許容誤差
を用いる。寸法δはとても小さく重大ではないというこ
とに注意せよ。メモリ・セル１のトランジスタはメモリ
・セルの一方側だけに形成するので、メモリ・セル１は
トランジスタを形成する側以外のメモリ・セルの全ての
側に優れた絶縁を提供する。従って、非常に密にセルを
まとめることができる。
本発明の他の実施例を、対にして、第６図に示す。第
６図のメモリ・セル10A及び10Bは、その頁の平面に平行
に走りメモリ・アレイのワード線として役立つ多結晶シ
リコン層154を含む。更に、多結晶シリコン層154はトレ
ンチにまで広がり、チャネル152A及び152Bのチャネル電
流を制御するトランジスタ・ゲートとして役立つ。N+領
域124A及び124Bはドレインとして、又、Ｎ領域151A及び
151Bはソースとして、メモリ・セル10A及び10Bの通過ト
ランシスタに役立つ。ソース151A及び151Bは埋込横型コ
ンタクト150A及び150Bを通して多結晶シリコンのキャパ
シタ極板134A及び134Bに接続する。埋込横型コンタクト
150A及び150Bは多結晶シリコン領域である。メモリ・セ
ル・キャパシタのもう一方の極板は基板120により提供
する。基板120は、高濃度ドーピングした結晶キャパシ
タ極板で得られる増大した静電容量を提供する為に、高
濃度ドーピングしたP+領域である。
６図のメモリ・セル10A及び10Bは、その頁の平面に平行
に走りメモリ・アレイのワード線として役立つ多結晶シ
リコン層154を含む。更に、多結晶シリコン層154はトレ
ンチにまで広がり、チャネル152A及び152Bのチャネル電
流を制御するトランジスタ・ゲートとして役立つ。N+領
域124A及び124Bはドレインとして、又、Ｎ領域151A及び
151Bはソースとして、メモリ・セル10A及び10Bの通過ト
ランシスタに役立つ。ソース151A及び151Bは埋込横型コ
ンタクト150A及び150Bを通して多結晶シリコンのキャパ
シタ極板134A及び134Bに接続する。埋込横型コンタクト
150A及び150Bは多結晶シリコン領域である。メモリ・セ
ル・キャパシタのもう一方の極板は基板120により提供
する。基板120は、高濃度ドーピングした結晶キャパシ
タ極板で得られる増大した静電容量を提供する為に、高
濃度ドーピングしたP+領域である。
第7A図乃至第7I図は、（第６図の）メモリ・セル10A
及び10Bを製作するための各工程を描く側面略図である
が、この製作工程の初期の段階は、Ｐ形エピタキシャル
層122をほぼ４μｍの厚さでP+形基板120の表面に形成す
ることと、熱酸化或いは化学気相成長により酸化物領域
126をほぼ2,000Åの厚さに形成すること、及び、化学気
相成長により窒化シリコン層128をほぼ1,500Åの厚さで
形成することを含む。それから窒化シリコン層128をパ
ターン形成し、エッチングして、トレンチ129A及び129B
のエッチング・マスクを提供する。トレンチ129A及び12
9Bは、本出願と同様に米国特許庁に出願中の出願番号第
730,701号で説明されるような異方性エッチング工程を
用いて、ほぼ８μｍの深さにエッチングする。それか
ら、第7A図の構造を、ほぼ850℃の温度の酸素中にほぼ8
0分間、熱酸化にさらす。これにより第7B図に示すよう
に、二酸化シリコン層130A及び130Bをほぼ150Åの厚さ
で形成する。
及び10Bを製作するための各工程を描く側面略図である
が、この製作工程の初期の段階は、Ｐ形エピタキシャル
層122をほぼ４μｍの厚さでP+形基板120の表面に形成す
ることと、熱酸化或いは化学気相成長により酸化物領域
126をほぼ2,000Åの厚さに形成すること、及び、化学気
相成長により窒化シリコン層128をほぼ1,500Åの厚さで
形成することを含む。それから窒化シリコン層128をパ
ターン形成し、エッチングして、トレンチ129A及び129B
のエッチング・マスクを提供する。トレンチ129A及び12
9Bは、本出願と同様に米国特許庁に出願中の出願番号第
730,701号で説明されるような異方性エッチング工程を
用いて、ほぼ８μｍの深さにエッチングする。それか
ら、第7A図の構造を、ほぼ850℃の温度の酸素中にほぼ8
0分間、熱酸化にさらす。これにより第7B図に示すよう
に、二酸化シリコン層130A及び130Bをほぼ150Åの厚さ
で形成する。
それから、第7C図に示すように、シランの化学気相成
長を用いて高濃度ドーピングしたＮ形多結晶シリコンの
被着を、多結晶シリコン層132を第7B図の構造の上に形
成する為に、行なう。この多結晶シリコン層132の厚さ
は、（第7A図の）トレンチ129A及び129Bを完全に埋める
ように選ぶ。この厚さは、少なくともトレンチの最少幅
のほぼ半分はなければならない。例えば、１μｍ×２μ
ｍ幅のトレンチの場合、少なくとも5000Å（１μｍの半
分）の多結晶シリコンの被着がトレンチを埋めるのに必
要となる。
長を用いて高濃度ドーピングしたＮ形多結晶シリコンの
被着を、多結晶シリコン層132を第7B図の構造の上に形
成する為に、行なう。この多結晶シリコン層132の厚さ
は、（第7A図の）トレンチ129A及び129Bを完全に埋める
ように選ぶ。この厚さは、少なくともトレンチの最少幅
のほぼ半分はなければならない。例えば、１μｍ×２μ
ｍ幅のトレンチの場合、少なくとも5000Å（１μｍの半
分）の多結晶シリコンの被着がトレンチを埋めるのに必
要となる。
それから、等方性エッチング工程を多結晶シリコン層
132に行ない、多結晶シリコン層132をトレンチの内側の
第7D図に示す程度までエッチング・バックする。その結
果の構造が多結晶シリコンのプラグ134A及び134Bとな
る。それから第7E図に示すように、化学気相成長を用い
て、二酸化シリコン層136を、（第６図の）トレンチ129
A及び129Bを埋めるのに必要な厚さに被着する。再び、
二酸化シリコン層136は、少なくともトレンチ129A及び1
29Bの最少寸法のほぼ半分の厚さに被着しなければなら
ない。それから、第7F図に示すように、二酸化シリコン
層136を、二酸化シリコン層126の上面の高さとほぼ同じ
程度までエッチング・バックして、二酸化シリコン・プ
ラグ138A及び138Bを形成する。
132に行ない、多結晶シリコン層132をトレンチの内側の
第7D図に示す程度までエッチング・バックする。その結
果の構造が多結晶シリコンのプラグ134A及び134Bとな
る。それから第7E図に示すように、化学気相成長を用い
て、二酸化シリコン層136を、（第６図の）トレンチ129
A及び129Bを埋めるのに必要な厚さに被着する。再び、
二酸化シリコン層136は、少なくともトレンチ129A及び1
29Bの最少寸法のほぼ半分の厚さに被着しなければなら
ない。それから、第7F図に示すように、二酸化シリコン
層136を、二酸化シリコン層126の上面の高さとほぼ同じ
程度までエッチング・バックして、二酸化シリコン・プ
ラグ138A及び138Bを形成する。
それから、窒化シリコン層128を除去し、第7G図に示
すように、フォトレジスト層140をほぼ１μｍの厚さで
被着し、パターン形成する。フォトレジスト層140は、
開口部142A及び124Bで露出した左側の領域を異方性エッ
チングするときのマスクとして役立つ。CHF3/C2F6等
の、シリコンに対して選択性の高い二酸化シリコンのエ
ッチング工程を行なうが、このエッチング工程は、二酸
化シリコン・プラグ138A及び138Bを多結晶シリコン・プ
ラグ134A及び134Bまで完全にエッチングし、それから二
酸化シリコン層130A及び130Bの開口部144A及び144Bまで
オーバーエッチングするまで、続ける。ウェット・エッ
チング工程をこのオーバーエッチング段階の代わりにし
てもよい。選択的異方性エッチング工程を用いるが、二
酸化シリコンに対する完全な選択性はありえず、エピタ
キシャル層122に於ける幾らかのエッチングが発生する
ことになる。それから、第7G図の構造に、ほぼ100KeVの
エネルギーでほぼ１×1016ions/cm3の濃度の砒素などの
Ｎ形不純物イオンのイオン注入を行なう。このイオン注
入により、N+領域124A及び124Bを形成する。多結晶シリ
コン・プラグ134A及び134Bと、二酸化シリコン層130A及
び130Bの一部分とがイオン注入によりドーピングされる
が、これは、メモリ・セルの作用に影響を及ぼさない
い。イオン注入装置に於ける不整合、或いは、その他の
問題のために、チャネル領域152A及び152Bの幾らかのド
ーピングが発生するかもしれない。この結果、メモリ・
セルの通過トランジスタのしきい値電圧移転は、気相ド
ーピング法を用いて、調整することができる。
すように、フォトレジスト層140をほぼ１μｍの厚さで
被着し、パターン形成する。フォトレジスト層140は、
開口部142A及び124Bで露出した左側の領域を異方性エッ
チングするときのマスクとして役立つ。CHF3/C2F6等
の、シリコンに対して選択性の高い二酸化シリコンのエ
ッチング工程を行なうが、このエッチング工程は、二酸
化シリコン・プラグ138A及び138Bを多結晶シリコン・プ
ラグ134A及び134Bまで完全にエッチングし、それから二
酸化シリコン層130A及び130Bの開口部144A及び144Bまで
オーバーエッチングするまで、続ける。ウェット・エッ
チング工程をこのオーバーエッチング段階の代わりにし
てもよい。選択的異方性エッチング工程を用いるが、二
酸化シリコンに対する完全な選択性はありえず、エピタ
キシャル層122に於ける幾らかのエッチングが発生する
ことになる。それから、第7G図の構造に、ほぼ100KeVの
エネルギーでほぼ１×1016ions/cm3の濃度の砒素などの
Ｎ形不純物イオンのイオン注入を行なう。このイオン注
入により、N+領域124A及び124Bを形成する。多結晶シリ
コン・プラグ134A及び134Bと、二酸化シリコン層130A及
び130Bの一部分とがイオン注入によりドーピングされる
が、これは、メモリ・セルの作用に影響を及ぼさない
い。イオン注入装置に於ける不整合、或いは、その他の
問題のために、チャネル領域152A及び152Bの幾らかのド
ーピングが発生するかもしれない。この結果、メモリ・
セルの通過トランジスタのしきい値電圧移転は、気相ド
ーピング法を用いて、調整することができる。
フォトレジスト層140を除去し、多結晶シリコン層146
をシランの化学気相成長によりほぼ150Åの厚さに被着
する、この多結晶シリコン層146の厚さは、第7H図に示
すように、開口部144A及び144Bを埋めるように選ぶ。そ
れから、第7H図の構造を、ほぼ900℃の温度の蒸気雰囲
気中で、10分間、酸化工程にさらす。この酸化工程によ
り、第7I図に示すように、多結晶シリコン層146を完全
に酸化して、厚さ400Åの二酸化シリコン層148を提供す
る。その位置が酸化雰囲気に依存するために、開口部14
4A及び144Bの（第7H図の）多結晶シリコン層146の部分
は酸化されず、従って多結晶シリコン埋込横型コンタク
ト150A及び150Bが残る。二酸化シリコン層148を、希釈
フッ化水素酸を用いるウェット・エッチングにより除去
し、それから露出したシリコン表面上にほぼ850℃の酸
素雰囲気中でほぼ80分間の熱酸化により再成長させ、高
質ゲート酸化物としての新しい二酸化シリコン層148を
形成する。この酸化工程の間、多結晶シリコン・プラグ
134A及び134BのＮ形不純物原子が、埋込横型コンタクト
150A及び150Bを通して拡散されて、Ｎ形領域151A及び15
1Bを形成する。それから、第６図に示すように、多結晶
シリコン層154を、シランの化学気相成長を用いて、厚
さほぼ4,500Åに被着して、パターン形成し、ゲート及
びワード線を形成する。
をシランの化学気相成長によりほぼ150Åの厚さに被着
する、この多結晶シリコン層146の厚さは、第7H図に示
すように、開口部144A及び144Bを埋めるように選ぶ。そ
れから、第7H図の構造を、ほぼ900℃の温度の蒸気雰囲
気中で、10分間、酸化工程にさらす。この酸化工程によ
り、第7I図に示すように、多結晶シリコン層146を完全
に酸化して、厚さ400Åの二酸化シリコン層148を提供す
る。その位置が酸化雰囲気に依存するために、開口部14
4A及び144Bの（第7H図の）多結晶シリコン層146の部分
は酸化されず、従って多結晶シリコン埋込横型コンタク
ト150A及び150Bが残る。二酸化シリコン層148を、希釈
フッ化水素酸を用いるウェット・エッチングにより除去
し、それから露出したシリコン表面上にほぼ850℃の酸
素雰囲気中でほぼ80分間の熱酸化により再成長させ、高
質ゲート酸化物としての新しい二酸化シリコン層148を
形成する。この酸化工程の間、多結晶シリコン・プラグ
134A及び134BのＮ形不純物原子が、埋込横型コンタクト
150A及び150Bを通して拡散されて、Ｎ形領域151A及び15
1Bを形成する。それから、第６図に示すように、多結晶
シリコン層154を、シランの化学気相成長を用いて、厚
さほぼ4,500Åに被着して、パターン形成し、ゲート及
びワード線を形成する。
第８図に、トレンチ129Aと、ワード線154、及びビッ
ト線としてのN+領域124Aとの相対的な位置を示す平面図
を示す。
ト線としてのN+領域124Aとの相対的な位置を示す平面図
を示す。
第9A図乃至第9M図は、本発明の他の実施例を製作する
ための工程段階を描く側面略図である。この製作工程の
初期の段階は、Ｐ形エピタキシャル層222をほぼ４μｍ
の厚さでP+形基板220の表面に形成することと、熱酸化
或いは化学気相成長により二酸化シリコン層226をほぼ6
00Åの厚さに形成すること、及び、化学気相成長により
窒化シリコン層228をほぼ1,500Åの厚さで形成すること
を含む。それから窒化シリコン層228をパターン形成
し、エッチングして、トレンチ229A及び229Bのエッチン
グ・マスクを提供する。トレンチ229A及び229Bは、本出
願と同様に米国特許庁に出願中の出願番号第730,701号
で説明されるような異方性エッチング工程を用いて、ほ
ぼ８μｍの深さにエッチングする。
ための工程段階を描く側面略図である。この製作工程の
初期の段階は、Ｐ形エピタキシャル層222をほぼ４μｍ
の厚さでP+形基板220の表面に形成することと、熱酸化
或いは化学気相成長により二酸化シリコン層226をほぼ6
00Åの厚さに形成すること、及び、化学気相成長により
窒化シリコン層228をほぼ1,500Åの厚さで形成すること
を含む。それから窒化シリコン層228をパターン形成
し、エッチングして、トレンチ229A及び229Bのエッチン
グ・マスクを提供する。トレンチ229A及び229Bは、本出
願と同様に米国特許庁に出願中の出願番号第730,701号
で説明されるような異方性エッチング工程を用いて、ほ
ぼ８μｍの深さにエッチングする。
最適のトレンチ構造を第9B図に示す。「通過ゲート領
域」と明示された領域に、エピタキシャル層222の表面
に関して85度から87度までの角度を持つ側壁を形成す
る。それから、エッチング用試薬の化学組成を変えて、
「キャパシタ領域」と明示された領域のトレンチの側壁
がほぼ90度になるようにする。この通過ゲート領域の浅
い角度により、セル・チャネル領域、例えば、（第６図
の）チャネル領域152A及び152Bへのイオン注入を用い
て、セルの通過トランジスタのしきい値電圧を調整する
ことが可能になる。一方、キャパシタ領域のほぼ垂直な
側壁により、トレンチが先細になって尖る前に、エッチ
ング用試薬が基板に深く達することを可能にする。トレ
ンチ221のようなトレンチを形成する一つの技術は、本
出願と同様に米国特許庁に出願中の出願番号第730,701
号で説明されている。
域」と明示された領域に、エピタキシャル層222の表面
に関して85度から87度までの角度を持つ側壁を形成す
る。それから、エッチング用試薬の化学組成を変えて、
「キャパシタ領域」と明示された領域のトレンチの側壁
がほぼ90度になるようにする。この通過ゲート領域の浅
い角度により、セル・チャネル領域、例えば、（第６図
の）チャネル領域152A及び152Bへのイオン注入を用い
て、セルの通過トランジスタのしきい値電圧を調整する
ことが可能になる。一方、キャパシタ領域のほぼ垂直な
側壁により、トレンチが先細になって尖る前に、エッチ
ング用試薬が基板に深く達することを可能にする。トレ
ンチ221のようなトレンチを形成する一つの技術は、本
出願と同様に米国特許庁に出願中の出願番号第730,701
号で説明されている。
それから第9A図の構造を、ほぼ850℃の温度の酸素中
にほぼ80分間、熱酸化にさらす。これにより第9C図に示
すように、二酸化シリコン層230A及び230Bをほぼ150Å
の厚さで形成する。代わりに、二酸化シリコン層230A及
び230Bは、酸化或いは窒化シリコン、或いは、種々の誘
電材料のどれかと代えてもよい。
にほぼ80分間、熱酸化にさらす。これにより第9C図に示
すように、二酸化シリコン層230A及び230Bをほぼ150Å
の厚さで形成する。代わりに、二酸化シリコン層230A及
び230Bは、酸化或いは窒化シリコン、或いは、種々の誘
電材料のどれかと代えてもよい。
それから第9D図に示すように、シランの化学気相成長
を用いて高濃度ドーピングしたＮ形多結晶シリコンの被
着を、多結晶シリコン層232を第9C図の構造の上に形成
する為に、行なう。この多結晶シリコン層232の厚さ
は、（第9A図の）トレンチ229A及び229Bを完全に埋める
ように選ぶ。この厚さは、少なくともトレンチの最少幅
のほぼ半分はなけばならない。例えば、１μｍ×２μｍ
幅のトレンチの場合、少なくとも5000Å（１μｍの半
分）の多結晶シリコンの被着がトレンチを埋めるのに必
要となる。
を用いて高濃度ドーピングしたＮ形多結晶シリコンの被
着を、多結晶シリコン層232を第9C図の構造の上に形成
する為に、行なう。この多結晶シリコン層232の厚さ
は、（第9A図の）トレンチ229A及び229Bを完全に埋める
ように選ぶ。この厚さは、少なくともトレンチの最少幅
のほぼ半分はなけばならない。例えば、１μｍ×２μｍ
幅のトレンチの場合、少なくとも5000Å（１μｍの半
分）の多結晶シリコンの被着がトレンチを埋めるのに必
要となる。
それから、等方性エッチグ工程を多結晶シリコン層23
2に行ない、多結晶シリコン層232を第9E図に示すように
トレンチの入口とほぼ同じ高さまでエッチング・バック
する。それから、窒化シリコン層228を多くのエッチン
グ技術の一つを用いて除去する。その結果の構造は、多
結晶シリコン・プラグ234A及び234Bを含む。窒化シリコ
ン層233とフォトレジスト層235を化学気相成長と液体被
着（リキッド・デポジション）をそれぞれ用いて、1,00
0Åと１μｍの厚さにそれぞれ被着し、それから、パタ
ーン形成し、エッチングして、第9F図に示す構造を提供
する。窒化シリコン層233及びフォトレジスト層235は、
HCl/HBrプラズマを用いる、多結晶シリコン・プラグ234
A及び234Bを異方性エッチングするためのエッチング・
マスクとして役立つ。その結果の構造を第9G図に示す。
それから、通常のフォトレジスト除去技術を用いて、フ
ォトレジスト層235を取り除く。第9H図のように、化学
気相成長を用いて、二酸化シリコン層237をほぼ8,000Å
の厚さに被着する。二酸化シリコン層237を、第9I図に
示すように、二酸化シリコン・プラグ238A及び238Bを残
して、トレンチの入口まで、レジスト・エッチ・バック
・プラナリゼーションを用いてエッチングし平らにす
る。
2に行ない、多結晶シリコン層232を第9E図に示すように
トレンチの入口とほぼ同じ高さまでエッチング・バック
する。それから、窒化シリコン層228を多くのエッチン
グ技術の一つを用いて除去する。その結果の構造は、多
結晶シリコン・プラグ234A及び234Bを含む。窒化シリコ
ン層233とフォトレジスト層235を化学気相成長と液体被
着（リキッド・デポジション）をそれぞれ用いて、1,00
0Åと１μｍの厚さにそれぞれ被着し、それから、パタ
ーン形成し、エッチングして、第9F図に示す構造を提供
する。窒化シリコン層233及びフォトレジスト層235は、
HCl/HBrプラズマを用いる、多結晶シリコン・プラグ234
A及び234Bを異方性エッチングするためのエッチング・
マスクとして役立つ。その結果の構造を第9G図に示す。
それから、通常のフォトレジスト除去技術を用いて、フ
ォトレジスト層235を取り除く。第9H図のように、化学
気相成長を用いて、二酸化シリコン層237をほぼ8,000Å
の厚さに被着する。二酸化シリコン層237を、第9I図に
示すように、二酸化シリコン・プラグ238A及び238Bを残
して、トレンチの入口まで、レジスト・エッチ・バック
・プラナリゼーションを用いてエッチングし平らにす
る。
それから、第9I図の構造を、ほぼ10気圧の圧力で、ほ
ぼ1,000℃の温度の蒸気雰囲気でほぼ８分間の熱酸化段
階にさらし、第9J図に示すように、ほぼ4,000Åの厚さ
のフィールド二酸化シリコン領域239を形成する。窒化
シリコン層233は、それから、ウェット・エッチングに
より除去する。
ぼ1,000℃の温度の蒸気雰囲気でほぼ８分間の熱酸化段
階にさらし、第9J図に示すように、ほぼ4,000Åの厚さ
のフィールド二酸化シリコン領域239を形成する。窒化
シリコン層233は、それから、ウェット・エッチングに
より除去する。
それから、第9J図の構造に、ほぼ180KeVのエネルギー
でほぼ１×1016ions/cm3の濃度の砒素などのＮ形不純物
イオンのイオン注入を行なう。このイオン注入により、
第9K図に示すように、N+領域224A及び224Bを形成する。
多結晶シリコン・プラグ234A及び234Bをイオン注入によ
りドーピングするが、この多結晶シリコン・プラグ234A
及び234Bのドーピングした部分は、次の段階で除去す
る。
でほぼ１×1016ions/cm3の濃度の砒素などのＮ形不純物
イオンのイオン注入を行なう。このイオン注入により、
第9K図に示すように、N+領域224A及び224Bを形成する。
多結晶シリコン・プラグ234A及び234Bをイオン注入によ
りドーピングするが、この多結晶シリコン・プラグ234A
及び234Bのドーピングした部分は、次の段階で除去す
る。
それから、多結晶シリコン・プラグ234A及び234Bを、
六フッ化イオウのプラズマ等の、二酸化シリコンに対し
て選択性の高いシリコン・エッチングを用いて、等方性
にエッチングする。それから、第9L図に示すように、二
酸化シリコン層230A及び230Bを時間的に制御されたウエ
ット・エッチング（a timed wete etch）で除去して、
二酸化シリコン層230A及び230Bの露出した領域を除去
し、オーバー・エッチングして、ノッチ244A多び244Bを
提供する。このエッチングを達成するのに適した、幾つ
かのエッチング液、希釈フッ化水素酸等が、従来、知ら
れている。
六フッ化イオウのプラズマ等の、二酸化シリコンに対し
て選択性の高いシリコン・エッチングを用いて、等方性
にエッチングする。それから、第9L図に示すように、二
酸化シリコン層230A及び230Bを時間的に制御されたウエ
ット・エッチング（a timed wete etch）で除去して、
二酸化シリコン層230A及び230Bの露出した領域を除去
し、オーバー・エッチングして、ノッチ244A多び244Bを
提供する。このエッチングを達成するのに適した、幾つ
かのエッチング液、希釈フッ化水素酸等が、従来、知ら
れている。
それから、第9M図に示すように、多結晶シリコン層24
6の、シランの化学気相成長を用いて、ほぼ200Åの厚さ
で被着する。多結晶シリコン層246の厚さは、開口部244
A及び244Bを埋めるように選択する。それから、多結晶
層246をコリンでウェット・エッチングする。このエッ
チング段階により、多結晶シリコン層246を除去する
が、しかし、その位置がエッチング用試薬に依存するた
め、開口部244A及び244Bの（第9L図の）多結晶シリコン
層246の部分は除去されず、従って、多結晶シリコン埋
込横型コンタクト250A及250Bが残る。続く加熱段階によ
り、多結晶シリコン・プラグ234A及び234BのＮ形不純物
原子が、埋込横型コンタクト250A及び250Bを通して拡散
され、Ｎ形領域251A及び251Bを形成する。その結果の構
造を第9N図に示す。
6の、シランの化学気相成長を用いて、ほぼ200Åの厚さ
で被着する。多結晶シリコン層246の厚さは、開口部244
A及び244Bを埋めるように選択する。それから、多結晶
層246をコリンでウェット・エッチングする。このエッ
チング段階により、多結晶シリコン層246を除去する
が、しかし、その位置がエッチング用試薬に依存するた
め、開口部244A及び244Bの（第9L図の）多結晶シリコン
層246の部分は除去されず、従って、多結晶シリコン埋
込横型コンタクト250A及250Bが残る。続く加熱段階によ
り、多結晶シリコン・プラグ234A及び234BのＮ形不純物
原子が、埋込横型コンタクト250A及び250Bを通して拡散
され、Ｎ形領域251A及び251Bを形成する。その結果の構
造を第9N図に示す。
それから、ほぼ850℃の蒸気雰囲気を用いてほぼ30分
間、酸化工程を第9N図の構造に行ない、ゲート酸化物層
となる、厚さほぼ250Åの二酸化シリコン層248A及び248
Bを形成する。Ｎ＋領域224A及び224Bと多結晶シリコン
・プラグ234A及び234Bの酸化によって形成した二酸化シ
リコン層252A及び252Bの部分は、高濃度ドーピングした
シリコンが酸化率がより高いために、エピタキシャル層
222の酸化によって形成したものよりずっと厚くなる。
二酸化シリコン層229は二酸化シリコン層252A及び252B
と区別がつかないので、第90図では、二酸化シリコン層
229は、二酸化シリコン層252A及び252Bの一部である。
それから、第９図に示すように、シランの化学気相成長
を用いて、多結晶シリコン層254をほぼ450Åの厚さに被
着し、パターン形成して、ゲート及びワード線を形成す
る。
間、酸化工程を第9N図の構造に行ない、ゲート酸化物層
となる、厚さほぼ250Åの二酸化シリコン層248A及び248
Bを形成する。Ｎ＋領域224A及び224Bと多結晶シリコン
・プラグ234A及び234Bの酸化によって形成した二酸化シ
リコン層252A及び252Bの部分は、高濃度ドーピングした
シリコンが酸化率がより高いために、エピタキシャル層
222の酸化によって形成したものよりずっと厚くなる。
二酸化シリコン層229は二酸化シリコン層252A及び252B
と区別がつかないので、第90図では、二酸化シリコン層
229は、二酸化シリコン層252A及び252Bの一部である。
それから、第９図に示すように、シランの化学気相成長
を用いて、多結晶シリコン層254をほぼ450Åの厚さに被
着し、パターン形成して、ゲート及びワード線を形成す
る。
以上の好ましい実施例の様々な変更が本発明の範囲内
に於いて可能で、その様な変更に於いては、単独でも、
組合わせでも、キャパシタによる信号電荷の記憶も、ト
ランジスタのオン／オフ機能も破壊することはない。こ
の様な変更は、以下のものを含む。
に於いて可能で、その様な変更に於いては、単独でも、
組合わせでも、キャパシタによる信号電荷の記憶も、ト
ランジスタのオン／オフ機能も破壊することはない。こ
の様な変更は、以下のものを含む。
トレンチの断面は、いかなる便利な形状、例えば、円
形や、長方形、任意の凸状、液状等、多段接続（即ち、
複数トレンチを含む）でもよく、又、連続的に、或いは
段階的に、或いはその両方で、垂直にそって、変更する
ことさえできる。同様に、トレンチの側壁は垂直である
必要はなく、それどころが、処理することができるどん
な形状も、膨脹した、先細の、又は、傾斜した側壁な
ど、より大きな、或いは、より小さな拡大にしたがって
作用しなくてはならないが、実際、単純に接続したトレ
ンチは，機能的には、好ましい実施例の平行のものと同
等である。最後に、トレンチの寸法（深さ、断面面積、
直径など）は様々でよいが、実際上は、工程の便宜、所
要静電容量、基板面積等の兼ね合いで決定される。もち
ろん、所要静電容量は、リフレッシュ時間、トランジス
タの漏れ電流、電源電圧、ソフト・エラー免疫、キャパ
シタの漏れ電流等に依存する。
形や、長方形、任意の凸状、液状等、多段接続（即ち、
複数トレンチを含む）でもよく、又、連続的に、或いは
段階的に、或いはその両方で、垂直にそって、変更する
ことさえできる。同様に、トレンチの側壁は垂直である
必要はなく、それどころが、処理することができるどん
な形状も、膨脹した、先細の、又は、傾斜した側壁な
ど、より大きな、或いは、より小さな拡大にしたがって
作用しなくてはならないが、実際、単純に接続したトレ
ンチは，機能的には、好ましい実施例の平行のものと同
等である。最後に、トレンチの寸法（深さ、断面面積、
直径など）は様々でよいが、実際上は、工程の便宜、所
要静電容量、基板面積等の兼ね合いで決定される。もち
ろん、所要静電容量は、リフレッシュ時間、トランジス
タの漏れ電流、電源電圧、ソフト・エラー免疫、キャパ
シタの漏れ電流等に依存する。
キャパシタの絶縁体は、どんで便利な材料、即ち、酸
化物、窒化物、酸化物−窒化物、酸化物−窒化物−酸化
物や、他の堆積物の組合わせなどでよく、又、酸化物
は、熱成長、LPCVD、乾燥或いは蒸気中の成長などでよ
い。この絶縁体の厚さは、工程の便宜、絶縁体の信頼
性、誘電率、破壊電圧等の兼ね合いであり、広範囲に変
化する。もちろん、セルとアレイを、（ヒ化ガリウム、
ヒ化ガリウムアルミニウム、テルル化カドミウム水銀、
ゲルマニウム、リン化インヂウム等の）シリコン以外の
半導体材料に製作した場合、キャパシタの絶縁体は対応
する材料である。又、逆バイアス接合により形成したキ
ャパシタでは、ドーピング断面は様々で、その選択は、
工程の便宜、セルの大きさ、キャパシタの性能などの兼
ね合いとなる。同様に、無定形シリコンをポリシリコン
の代わりに用いることもでき、割れ目を形成するための
エッチング・バックはウェット或いはドライ（プラズ
マ）でよい。
化物、窒化物、酸化物−窒化物、酸化物−窒化物−酸化
物や、他の堆積物の組合わせなどでよく、又、酸化物
は、熱成長、LPCVD、乾燥或いは蒸気中の成長などでよ
い。この絶縁体の厚さは、工程の便宜、絶縁体の信頼
性、誘電率、破壊電圧等の兼ね合いであり、広範囲に変
化する。もちろん、セルとアレイを、（ヒ化ガリウム、
ヒ化ガリウムアルミニウム、テルル化カドミウム水銀、
ゲルマニウム、リン化インヂウム等の）シリコン以外の
半導体材料に製作した場合、キャパシタの絶縁体は対応
する材料である。又、逆バイアス接合により形成したキ
ャパシタでは、ドーピング断面は様々で、その選択は、
工程の便宜、セルの大きさ、キャパシタの性能などの兼
ね合いとなる。同様に、無定形シリコンをポリシリコン
の代わりに用いることもでき、割れ目を形成するための
エッチング・バックはウェット或いはドライ（プラズ
マ）でよい。
しきい値電圧を（ゲート酸化物の成長或いは被着の直
前のチャネルに於ける狭い拡散等により）調整すること
により、様々なしきい値電圧に作用するようにトランジ
スタを形成することができる。ドーピングの度合とドー
ピングの種類は、トランジスタの特性を様々にするよう
に、様々にすることができるが、トランジスタのチャネ
ルの長さは、トレンチの深さによりほぼ定められるとい
うことと、ｎチャネル及びｐチャネルのデバイスは反対
にドーピングした領域を必要とすることに注意せよ。ト
ランジスタ・ゲートはポリシリコン、金属、ケイ化物
（シリサイド）等でよい。これらの変更の全ては、トラ
ンジスタの機能に影響を及ぼすが、もし、トランジスタ
が、所要読み取り書き込み時間、静電容量、リフレシュ
時間などを含む、セルの他の特性の点から、セルの通過
トランジスタとして適切に機能する場合は構わない。
前のチャネルに於ける狭い拡散等により）調整すること
により、様々なしきい値電圧に作用するようにトランジ
スタを形成することができる。ドーピングの度合とドー
ピングの種類は、トランジスタの特性を様々にするよう
に、様々にすることができるが、トランジスタのチャネ
ルの長さは、トレンチの深さによりほぼ定められるとい
うことと、ｎチャネル及びｐチャネルのデバイスは反対
にドーピングした領域を必要とすることに注意せよ。ト
ランジスタ・ゲートはポリシリコン、金属、ケイ化物
（シリサイド）等でよい。これらの変更の全ては、トラ
ンジスタの機能に影響を及ぼすが、もし、トランジスタ
が、所要読み取り書き込み時間、静電容量、リフレシュ
時間などを含む、セルの他の特性の点から、セルの通過
トランジスタとして適切に機能する場合は構わない。
本発明の範囲は、以上に説明した実施例により、いか
ようにも制限されることなく、添付の特許請求の範囲の
項によってのみ制限される。
ようにも制限されることなく、添付の特許請求の範囲の
項によってのみ制限される。
技術的な利点 以上に説明した本発明の実施例は、メモリ・セル及び
それらのメモリ・セルの製作方法を含む。このメモリ・
セルは、通過トランジスタと記憶用キャパシタを一個の
トレンチ内に含む。通過トランジスタは、トレンチの側
壁の小部分を占める。このトランジスタをこの小部分に
限定することにより、ビット線と記憶用キャパシタ、及
びワード線と記憶用キャパシタ、の間の容量結合が最小
限になる。更に、トランジスタが、記憶用キャパシタか
らの電荷損失の漏洩通路を提供するので、トランジスタ
が占める面積を最少にすることは、漏洩を最少にする。
同様に、セルの間の漏話が主に通過トランジスタから隣
接の通過トランジスタまで発生するため、又、以上に説
明したメモリ・セルが、通過トランジスタがどこにも存
在しないメモリ・セルの大きな部分の周辺を提供するの
で、説明したメモリ・セルを一層密に、アレイ内に詰め
込むことができる。
それらのメモリ・セルの製作方法を含む。このメモリ・
セルは、通過トランジスタと記憶用キャパシタを一個の
トレンチ内に含む。通過トランジスタは、トレンチの側
壁の小部分を占める。このトランジスタをこの小部分に
限定することにより、ビット線と記憶用キャパシタ、及
びワード線と記憶用キャパシタ、の間の容量結合が最小
限になる。更に、トランジスタが、記憶用キャパシタか
らの電荷損失の漏洩通路を提供するので、トランジスタ
が占める面積を最少にすることは、漏洩を最少にする。
同様に、セルの間の漏話が主に通過トランジスタから隣
接の通過トランジスタまで発生するため、又、以上に説
明したメモリ・セルが、通過トランジスタがどこにも存
在しないメモリ・セルの大きな部分の周辺を提供するの
で、説明したメモリ・セルを一層密に、アレイ内に詰め
込むことができる。
以上の説明に関連して、更に、下記の項を開示する。
（１） メモリ・セルを形成する方法であって、 基板にトレンチを形成することと、 前記トレンチの表面を誘電材料で覆うことと、 前記トレンチを導電材料で埋めることと、 前記導電材料を前記トレンチの内部の高さまでエッチ
ング・バックすることと、 前記トレンチの残りを絶縁材料で埋めることと、 ドーピングしたドレイン領域を前記トレンチの入口に
形成することと、 前記トレンチの端の一部を露出するエッチング・マス
クを提供することと、 異方性エッチング工程を用いて、前記絶縁材料の中に
前記導電材料まで下がってエッチングすることと、 前記導電材料との電気的接触を有するソース領域を前
記基板に形成することと、 前記絶縁材料内の前記エッチングにより露出した前記
トレンチの側壁の部分にゲート絶縁層を形成すること
と、 こうして提供した開口部をゲート導電材料で埋めて、
前記ソース領域と前記ドレイン領域の間の導電作用を制
御するゲートを提供する工程を有するメモリ・セルの製
作方法。
ング・バックすることと、 前記トレンチの残りを絶縁材料で埋めることと、 ドーピングしたドレイン領域を前記トレンチの入口に
形成することと、 前記トレンチの端の一部を露出するエッチング・マス
クを提供することと、 異方性エッチング工程を用いて、前記絶縁材料の中に
前記導電材料まで下がってエッチングすることと、 前記導電材料との電気的接触を有するソース領域を前
記基板に形成することと、 前記絶縁材料内の前記エッチングにより露出した前記
トレンチの側壁の部分にゲート絶縁層を形成すること
と、 こうして提供した開口部をゲート導電材料で埋めて、
前記ソース領域と前記ドレイン領域の間の導電作用を制
御するゲートを提供する工程を有するメモリ・セルの製
作方法。
（２） 第（１）項に記載した方法に於いて、前記トレ
ンチが正直方体の形状で、その長軸が前記基板の表面に
対して直角をなしている方法。
ンチが正直方体の形状で、その長軸が前記基板の表面に
対して直角をなしている方法。
（３） 第（１）項に記載した方法に於いて、前記トレ
ンチが前記基板内の深さ８μｍを有する方法。
ンチが前記基板内の深さ８μｍを有する方法。
（４） 第（１）項に記載した方法に於いて、前記導電
材料が多結晶シリコンである方法。
材料が多結晶シリコンである方法。
（５） 第（１）項に記載した方法に於いて、前記導電
材料が不純物原子を含む方法。
材料が不純物原子を含む方法。
（６） 第（５）項に記載した方法に於いて、前記ソー
スの形成が、 前記導電性の層と前記基板の間の前記誘電材料の一部
を除去することと、 前記誘電性の層の除去した部分により左側が開いた領
域を、熱を加えることで、前記不純物イオンが拡散する
のに通るコンタクトの導電材料で埋めることと、 全体の構造を熱して、前記不純物イオンを前記コンタ
クトの導電性材料を通して拡散し、それにより、前記ソ
ース領域を前記基板に提供することによる方法。
スの形成が、 前記導電性の層と前記基板の間の前記誘電材料の一部
を除去することと、 前記誘電性の層の除去した部分により左側が開いた領
域を、熱を加えることで、前記不純物イオンが拡散する
のに通るコンタクトの導電材料で埋めることと、 全体の構造を熱して、前記不純物イオンを前記コンタ
クトの導電性材料を通して拡散し、それにより、前記ソ
ース領域を前記基板に提供することによる方法。
（７） メモリ・セルを形成する方法であって、 基板にトレンチを形成することと、 前記トレンチの表面を誘電材料で覆うことと、 前記トレンチを導電材料で埋めることと、 前記トレンチの端の一部を露出するエッチング・マス
クを提供することと、 前記トレンチの残りを絶縁材料で埋めることと、 前記エッチング・マスクを除去することと、 ドーピングしたドレイン領域を前記トレンチの入口に
形成することと、 前記エッチング・マスクにより覆われた前記導電材料
を前記トレンチの内部の高さまでエッチング・バックす
ることと、 前記導電材料との電気的接触を有するソース領域を前
記基板に形成することと、 前記絶縁材料の前記覆われた部分の前記エッチングに
より露出した前記トレンチの側壁の部分にゲート絶縁層
を形成することと、 こうして提供した開口部をゲート導電材料で埋めて、
前記ソース領域と前記ドレイン領域の間の導電作用を制
御するゲートを提供する工程を有するメモリ・セルの製
作方法。
クを提供することと、 前記トレンチの残りを絶縁材料で埋めることと、 前記エッチング・マスクを除去することと、 ドーピングしたドレイン領域を前記トレンチの入口に
形成することと、 前記エッチング・マスクにより覆われた前記導電材料
を前記トレンチの内部の高さまでエッチング・バックす
ることと、 前記導電材料との電気的接触を有するソース領域を前
記基板に形成することと、 前記絶縁材料の前記覆われた部分の前記エッチングに
より露出した前記トレンチの側壁の部分にゲート絶縁層
を形成することと、 こうして提供した開口部をゲート導電材料で埋めて、
前記ソース領域と前記ドレイン領域の間の導電作用を制
御するゲートを提供する工程を有するメモリ・セルの製
作方法。
（８） 第（７）項に記載した方法に於いて、前記トレ
ンチが正直方体の形状で、その長軸が前記基板の表面に
対して直角をなしている方法。
ンチが正直方体の形状で、その長軸が前記基板の表面に
対して直角をなしている方法。
（９） 第（７）項に記載した方法に於いて、前記トレ
ンチが前記基板内の深さ８μｍを有する方法。
ンチが前記基板内の深さ８μｍを有する方法。
（10） 第（７）項に記載した方法に於いて、前記導電
材料が多結晶シリコンである方法。
材料が多結晶シリコンである方法。
（11） 第（７）項に記載した方法に於いて、前記導電
材料が不純物原子を含む方法。
材料が不純物原子を含む方法。
（12） 第（11）項に記載した方法において、前記ソー
スの形成が、 前記導電性の層と前記基板の間の前記誘電材料の一部
を除去することと、 前記誘電性の層の除去した部分により左側が開いた領
域を、熱を加えることで、前記不純物イオンが拡散する
のに通るコンタクトの導電材料で埋めることと、 全体の構造を熱して、前記不純物イオンを前記コンタ
クトの導電材料を通して拡散し、それにより、前記ソー
ス領域を前記基板に提供することによる方法。
スの形成が、 前記導電性の層と前記基板の間の前記誘電材料の一部
を除去することと、 前記誘電性の層の除去した部分により左側が開いた領
域を、熱を加えることで、前記不純物イオンが拡散する
のに通るコンタクトの導電材料で埋めることと、 全体の構造を熱して、前記不純物イオンを前記コンタ
クトの導電材料を通して拡散し、それにより、前記ソー
ス領域を前記基板に提供することによる方法。
（13） メモリ・セルで、半導体基板に形成されたトレ
ンチと、 前記トレンチの側壁に形成された絶縁層と、 前記トレンチの一部を埋める導電性の層と、 前記絶縁層を通して前記基板に対して形成され、前記
トレンチの一方の側の前記基板に形成されたソース領域
に導電経路を提供する導電接続と、 前記トレンチの前記一方の側の前記トレンチの入口に
形成され、前記ソースと前記ドレインの間のチャネル領
域を定めるドレイン領域と、 前記ドレイン領域と前記ソース領域に隣接する前記ト
レンチの一部分を除く、前記トレンチの残りの部分を埋
める絶縁プラグと、 前記トレンチの残りの部分に形成した導電性ゲートと
から成るメモリ・セル。
ンチと、 前記トレンチの側壁に形成された絶縁層と、 前記トレンチの一部を埋める導電性の層と、 前記絶縁層を通して前記基板に対して形成され、前記
トレンチの一方の側の前記基板に形成されたソース領域
に導電経路を提供する導電接続と、 前記トレンチの前記一方の側の前記トレンチの入口に
形成され、前記ソースと前記ドレインの間のチャネル領
域を定めるドレイン領域と、 前記ドレイン領域と前記ソース領域に隣接する前記ト
レンチの一部分を除く、前記トレンチの残りの部分を埋
める絶縁プラグと、 前記トレンチの残りの部分に形成した導電性ゲートと
から成るメモリ・セル。
（14） 第（13）項に記載したメモリ・セルに於いて、
前記トレンチが正直方体の形状で、その長軸が前記基板
の表面に対して直角をなしているメモリ・セル。
前記トレンチが正直方体の形状で、その長軸が前記基板
の表面に対して直角をなしているメモリ・セル。
（15） 第（13）項に記載したメモリ・セルに於いて、
前記トレンチが前記基板内の深さ８μｍを有するメモリ
・セル。
前記トレンチが前記基板内の深さ８μｍを有するメモリ
・セル。
（16） 第（13）項に記載したメモリ・セルに於いて、
前記基板が結晶シリコンから成るメモリ・セル。
前記基板が結晶シリコンから成るメモリ・セル。
（17） 第（13）項に記載したメモリ・セルに於いて、
前記ゲートと前記基板の間の前記絶縁層の部分がより厚
いメモリ・セル。
前記ゲートと前記基板の間の前記絶縁層の部分がより厚
いメモリ・セル。
（18） 第（17）項に記載したメモリ・セルに於いて、
前記ゲートと前記基板の間の前記絶縁層の前記部分が25
0Åの厚さで、前記絶縁層の他の部分が150Åの厚さであ
るメモリ・セル。
前記ゲートと前記基板の間の前記絶縁層の前記部分が25
0Åの厚さで、前記絶縁層の他の部分が150Åの厚さであ
るメモリ・セル。
（19） メモリ・アレイで、各セルが半導体内に形成さ
れたトレンチから成る複数のメモリ・セルと、 前記トレンチの側壁に形成された絶縁層と、 前記トレンチの一部を埋める導電性の層と、 前記絶縁層を通して前記基板に対して形成され、前記
トレンチの一方の側の前記基板に形成されたソース領域
に導電経路を提供する導電接続と、 前記トレンチの前記一方の側の前記トレンチの入口に
形成され、前記ソースと前記ドレインの間のチャネル領
域を定めるドレイン領域と、 前記ドレイン領域と前記ソース領域に隣接する前記ト
レンチの一部分を除く、前記トレンチの残りの部分を埋
める絶縁プラグと、 前記トレンチの残りの部分に形成した導電性ゲートと
から成るメモリ・アレイ。
れたトレンチから成る複数のメモリ・セルと、 前記トレンチの側壁に形成された絶縁層と、 前記トレンチの一部を埋める導電性の層と、 前記絶縁層を通して前記基板に対して形成され、前記
トレンチの一方の側の前記基板に形成されたソース領域
に導電経路を提供する導電接続と、 前記トレンチの前記一方の側の前記トレンチの入口に
形成され、前記ソースと前記ドレインの間のチャネル領
域を定めるドレイン領域と、 前記ドレイン領域と前記ソース領域に隣接する前記ト
レンチの一部分を除く、前記トレンチの残りの部分を埋
める絶縁プラグと、 前記トレンチの残りの部分に形成した導電性ゲートと
から成るメモリ・アレイ。
（20） 第（19）項に記載したメモリ・アレイに於い
て、前記トレンチが正直方体の形状で、その長軸が前記
基板の表面に対して直角をなしているメモリ・アレイ。
て、前記トレンチが正直方体の形状で、その長軸が前記
基板の表面に対して直角をなしているメモリ・アレイ。
（21） 第（19）項に記載したメモリ・アレイに於い
て、前記トレンチが前記基板内の深さ８μｍを有するメ
モリ・アレイ。
て、前記トレンチが前記基板内の深さ８μｍを有するメ
モリ・アレイ。
（22） 第（19）項に記載したメモリ・アレイに於い
て、前記基板が結晶シリコンから成るメモリ・アレイ。
て、前記基板が結晶シリコンから成るメモリ・アレイ。
（23） 第（19）項に記載したメモリ・アレイに於い
て、前記ゲートと前記基板の間の前記絶縁層の部分がよ
り厚いメモリ・アレイ。
て、前記ゲートと前記基板の間の前記絶縁層の部分がよ
り厚いメモリ・アレイ。
（24） 第（19）項に記載したメモリ・アレイに於い
て、前記ゲートと前記基板の間の前記絶縁層の前記部分
が250Åの厚さで、前記絶縁層の他の部分が150Åの厚さ
であるメモリ・アレイ。
て、前記ゲートと前記基板の間の前記絶縁層の前記部分
が250Åの厚さで、前記絶縁層の他の部分が150Åの厚さ
であるメモリ・アレイ。
（25） 以上に説明した本発明の実施例は、一個のトレ
ンチ内に形成したメモリ・セルを含む構造、及び、それ
らの構造を製作する方法を提供する。トレンチは半導体
基板20の表面に形成する。このトレンチの底の部分を多
結晶シリコンで埋め、記憶用キャパシタの一方の極板34
を形成する。基板20は、キャパシタのもう一方の極板と
して役立つ。それから、このトレンチの残りの部分を二
酸化シリコン等の絶縁材料38で埋める。その次に、トレ
ンチの側壁の一部分と頂上部分から多結晶キャパシタ極
板に至るまでの部分に開口をあける二酸化シリコンに対
しあるパターンを持ってエッチングする。結晶キャパシ
タ極板まで下げて、パターンをエッチングする。それか
ら、コンタクト50を多結晶キャパシタ極板と基板との間
に形成する。不純物原子をそのコンタクトから拡散し
て、トレンチの側壁にソース領域51を形成する。ゲート
絶縁体を酸化により形成し、又、ドレイン24をトレンチ
の表面に、トレンチの入口に隣接して形成する。それか
ら、導電性材料をトレンチの上部の開口部内に形成し、
それにより、記憶用キャパシタの上部極板を半導体基板
表面のドレイン領域24に接続するトレンジスタを形成す
る。
ンチ内に形成したメモリ・セルを含む構造、及び、それ
らの構造を製作する方法を提供する。トレンチは半導体
基板20の表面に形成する。このトレンチの底の部分を多
結晶シリコンで埋め、記憶用キャパシタの一方の極板34
を形成する。基板20は、キャパシタのもう一方の極板と
して役立つ。それから、このトレンチの残りの部分を二
酸化シリコン等の絶縁材料38で埋める。その次に、トレ
ンチの側壁の一部分と頂上部分から多結晶キャパシタ極
板に至るまでの部分に開口をあける二酸化シリコンに対
しあるパターンを持ってエッチングする。結晶キャパシ
タ極板まで下げて、パターンをエッチングする。それか
ら、コンタクト50を多結晶キャパシタ極板と基板との間
に形成する。不純物原子をそのコンタクトから拡散し
て、トレンチの側壁にソース領域51を形成する。ゲート
絶縁体を酸化により形成し、又、ドレイン24をトレンチ
の表面に、トレンチの入口に隣接して形成する。それか
ら、導電性材料をトレンチの上部の開口部内に形成し、
それにより、記憶用キャパシタの上部極板を半導体基板
表面のドレイン領域24に接続するトレンジスタを形成す
る。
第１図は、本発明の一実施例の側面略図である。 第２図は第１図に示したセルの電気的機能を示す電気略
図である。 第3A図乃至第3I図は第１図に示した構造を製作するのに
必要な工程段階を説明する側面略図である。 第４図は第１図に示したメモリ・セルの表面の配列の相
対的配置を示す略平面図である。 第５図は第１図に示したメモリ・セルの交互の配列図の
平面図である。 第６図は本発明の実施例であるメモリ・セル二個の側面
略図である。 第7A図乃至第7I図は第６図に示したメモリ・セルを製作
するのに用いる工程段階を示す側面略図である。 第８図は第６図に示したメモリ・セルでの実施一配列図
を説明する平面図である。 第9A図乃至第9O図は、本発明の一実施例で、本発明の他
の実施例であるメモリ・セルを製作する、他の工程を示
す側面略図である。 主な符号説明 1.10A,10B:メモリ・セル 20,120,220:P+形基板 22,122,222:P形エピタキシャル層 24,124A,124B,224A,224B:N+領域（ドレイン） 34,134A,134B,234A,234B:多結晶シリコン・プラグ（キ
ャパシタ極板） 38,138A,138B,238A,238B:二酸化シリコン・プラグ 50,151A,151B,251A,251B:多結晶シリコン埋込横型コン
タクト 51,151A,151B,251A,251B:N形領域（ソース） 52,152A,152B:チャネル領域 54,154,254:多結晶シリコン層（トランジスタ・ゲー
ト）
図である。 第3A図乃至第3I図は第１図に示した構造を製作するのに
必要な工程段階を説明する側面略図である。 第４図は第１図に示したメモリ・セルの表面の配列の相
対的配置を示す略平面図である。 第５図は第１図に示したメモリ・セルの交互の配列図の
平面図である。 第６図は本発明の実施例であるメモリ・セル二個の側面
略図である。 第7A図乃至第7I図は第６図に示したメモリ・セルを製作
するのに用いる工程段階を示す側面略図である。 第８図は第６図に示したメモリ・セルでの実施一配列図
を説明する平面図である。 第9A図乃至第9O図は、本発明の一実施例で、本発明の他
の実施例であるメモリ・セルを製作する、他の工程を示
す側面略図である。 主な符号説明 1.10A,10B:メモリ・セル 20,120,220:P+形基板 22,122,222:P形エピタキシャル層 24,124A,124B,224A,224B:N+領域（ドレイン） 34,134A,134B,234A,234B:多結晶シリコン・プラグ（キ
ャパシタ極板） 38,138A,138B,238A,238B:二酸化シリコン・プラグ 50,151A,151B,251A,251B:多結晶シリコン埋込横型コン
タクト 51,151A,151B,251A,251B:N形領域（ソース） 52,152A,152B:チャネル領域 54,154,254:多結晶シリコン層（トランジスタ・ゲー
ト）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アッシュウィン エイチ．シャー アメリカ合衆国テキサス州ダラス，デザ ート ウイロウ ドライブ 10114 (56)参考文献 特開 昭60−198856（ＪＰ，Ａ) 特開 昭62−73657（ＪＰ，Ａ) 特開 昭63−170955（ＪＰ，Ａ) 特開 昭62−118567（ＪＰ，Ａ)
Claims (2)
- 【請求項１】メモリ・セルを形成する方法であって、 基板にトレンチを形成する工程と、 前記トレンチの表面を誘電材料で覆う工程と、 前記トレンチを導電材料で埋める工程と、 前記導電材料を前記トレンチの内部の所定の高さまでエ
ッチング・バックする工程と、 前記トレンチの残りを絶縁材料で埋める工程と、 ドーピングしたドレイン領域を前記トレンチの入口に形
成する工程と、 前記トレンチの端の一部を露出するエッチング・マスク
を提供する工程と、 異方性エッチング工程を用いて、前記絶縁材料の一部
を、前記トレンチの側壁の部分を露出し、かつ、前記導
電材料まで達するようにエッチングする工程と、 前記導電材料との電気的接触を有するソース領域を前記
基板に形成する工程と、 前記絶縁材料の一部を前記エッチングをすることにより
露出した前記トレンチの側壁の部分にゲート絶縁層を形
成する工程と、 前記エッチングにより形成され、前記ゲート絶縁層によ
り覆われた開口部をゲート導電材料で埋めて、前記ソー
ス領域と前記ドレイン領域の間の導電作用を制御するゲ
ートを提供する工程を有するメモリ・セルの製作方法。 - 【請求項２】メモリ・セルで、半導体基板に形成された
トレンチと、 前記トレンチの側壁に形成された絶縁層と、 前記トレンチの一部を埋める導電性の層と、 前記絶縁層を貫通して前記基板まで達するように形成さ
れ、前記トレンチの一方の側面の前記基板に形成された
ソース領域に導電経路を提供する導電接続部と、 前記トレンチの前記一方の側面でかつ前記トレンチの入
口に形成され、前記ソースと前記ドレインの間のチャネ
ル領域を定めるドレイン領域と、 前記ドレイン領域と前記ソース領域に隣接する前記トレ
ンチの一部分を除く、前記トレンチの残りの部分を埋め
る絶縁プラグと、 前記トレンチの残りの部分に形成した導電性ゲートとか
ら成るメモリ・セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/026,356 US4830978A (en) | 1987-03-16 | 1987-03-16 | Dram cell and method |
| US26356 | 1987-03-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63308370A JPS63308370A (ja) | 1988-12-15 |
| JP2643255B2 true JP2643255B2 (ja) | 1997-08-20 |
Family
ID=21831344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63061750A Expired - Lifetime JP2643255B2 (ja) | 1987-03-16 | 1988-03-15 | Ｄｒａｍセルおよびその製作方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4830978A (ja) |
| EP (1) | EP0282716B1 (ja) |
| JP (1) | JP2643255B2 (ja) |
| KR (1) | KR890013774A (ja) |
| CN (1) | CN1011369B (ja) |
| DE (1) | DE3882557T2 (ja) |
Families Citing this family (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5200353A (en) * | 1987-06-29 | 1993-04-06 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having trench capacitor |
| JPH01125858A (ja) * | 1987-11-10 | 1989-05-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US4942554A (en) * | 1987-11-26 | 1990-07-17 | Siemens Aktiengesellschaft | Three-dimensional, one-transistor cell arrangement for dynamic semiconductor memories comprising trench capacitor and method for manufacturing same |
| US5014099A (en) * | 1988-05-26 | 1991-05-07 | Texas Instruments Incorporated | Dynamic RAM cell with trench capacitor and trench transistor |
| US5103276A (en) * | 1988-06-01 | 1992-04-07 | Texas Instruments Incorporated | High performance composed pillar dram cell |
| US5106776A (en) * | 1988-06-01 | 1992-04-21 | Texas Instruments Incorporated | Method of making high performance composed pillar dRAM cell |
| US5104481A (en) * | 1988-09-28 | 1992-04-14 | Lasa Industries, Inc. | Method for fabricating laser generated I.C. masks |
| US5346834A (en) * | 1988-11-21 | 1994-09-13 | Hitachi, Ltd. | Method for manufacturing a semiconductor device and a semiconductor memory device |
| US5049518A (en) * | 1988-12-20 | 1991-09-17 | Matsushita Electric Industrial Co., Ltd. | Method of making a trench dram cell |
| US5028980A (en) * | 1988-12-21 | 1991-07-02 | Texas Instruments Incorporated | Trench capacitor with expanded area |
| US4958212A (en) * | 1988-12-30 | 1990-09-18 | Texas Instruments Incorporated | Trench memory cell |
| JPH02206175A (ja) * | 1989-02-06 | 1990-08-15 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
| US5053350A (en) * | 1989-03-23 | 1991-10-01 | Grumman Aerospace Corporation | Method of making trench MOSFET capacitor cell for analog signal processing |
| WO1990011619A1 (en) * | 1989-03-23 | 1990-10-04 | Grumman Aerospace Corporation | Single trench mosfet-capacitor cell for analog signal processing |
| US4978634A (en) * | 1989-07-25 | 1990-12-18 | Texas Instruments, Incorporated | Method of making trench DRAM cell with stacked capacitor and buried lateral contact |
| US4942137A (en) * | 1989-08-14 | 1990-07-17 | Motorola, Inc. | Self-aligned trench with selective trench fill |
| US5064777A (en) * | 1990-06-28 | 1991-11-12 | International Business Machines Corporation | Fabrication method for a double trench memory cell device |
| US4988637A (en) * | 1990-06-29 | 1991-01-29 | International Business Machines Corp. | Method for fabricating a mesa transistor-trench capacitor memory cell structure |
| US5096849A (en) * | 1991-04-29 | 1992-03-17 | International Business Machines Corporation | Process for positioning a mask within a concave semiconductor structure |
| US5156992A (en) * | 1991-06-25 | 1992-10-20 | Texas Instruments Incorporated | Process for forming poly-sheet pillar transistor DRAM cell |
| US5198383A (en) * | 1991-06-25 | 1993-03-30 | Texas Instruments Incorporated | Method of fabricating a composed pillar transistor DRAM Cell |
| US5214603A (en) * | 1991-08-05 | 1993-05-25 | International Business Machines Corporation | Folded bitline, ultra-high density dynamic random access memory having access transistors stacked above trench storage capacitors |
| WO1993017452A1 (en) * | 1992-02-28 | 1993-09-02 | Lasa Industries, Inc. | Laser generated i.c. mask |
| US5365097A (en) * | 1992-10-05 | 1994-11-15 | International Business Machines Corporation | Vertical epitaxial SOI transistor, memory cell and fabrication methods |
| US5641694A (en) * | 1994-12-22 | 1997-06-24 | International Business Machines Corporation | Method of fabricating vertical epitaxial SOI transistor |
| US5529944A (en) * | 1995-02-02 | 1996-06-25 | International Business Machines Corporation | Method of making cross point four square folded bitline trench DRAM cell |
| KR100209212B1 (ko) | 1996-10-22 | 1999-07-15 | 김영환 | 반도체메모리장치및그제조방법 |
| US5858866A (en) * | 1996-11-22 | 1999-01-12 | International Business Machines Corportation | Geometrical control of device corner threshold |
| DE69834886T2 (de) * | 1997-09-30 | 2007-05-24 | Infineon Technologies Ag | Vertikaler Transistor implementiert in einer Speicherzelle mit Grabenkondensator |
| US6236079B1 (en) | 1997-12-02 | 2001-05-22 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device having a trench capacitor |
| TW409408B (en) * | 1998-03-31 | 2000-10-21 | Siemens Ag | Method and apparatus having improved control of a buried strap in trench capacitors |
| JP3214449B2 (ja) * | 1998-06-12 | 2001-10-02 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US6828191B1 (en) * | 1998-06-15 | 2004-12-07 | Siemens Aktiengesellschaft | Trench capacitor with an insulation collar and method for producing a trench capacitor |
| DE19845058A1 (de) * | 1998-09-30 | 2000-04-13 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
| JP3205306B2 (ja) * | 1998-12-08 | 2001-09-04 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| US6331459B1 (en) * | 1999-02-18 | 2001-12-18 | Infineon Technologies Ag | Use of dummy poly spacers and divot fill techniques for DT-aligned processing after STI formation for advanced deep trench capacitor DRAM |
| US6204140B1 (en) * | 1999-03-24 | 2001-03-20 | Infineon Technologies North America Corp. | Dynamic random access memory |
| DE19930748C2 (de) * | 1999-07-02 | 2001-05-17 | Infineon Technologies Ag | Verfahren zur Herstellung von EEPROM- und DRAM-Grabenspeicherzellbereichen auf einem Chip |
| US6426252B1 (en) * | 1999-10-25 | 2002-07-30 | International Business Machines Corporation | Silicon-on-insulator vertical array DRAM cell with self-aligned buried strap |
| US6281539B1 (en) * | 2000-03-31 | 2001-08-28 | International Business Machines Corporation | Structure and process for 6F2 DT cell having vertical MOSFET and large storage capacitance |
| US6288422B1 (en) * | 2000-03-31 | 2001-09-11 | International Business Machines Corporation | Structure and process for fabricating a 6F2 DRAM cell having vertical MOSFET and large trench capacitance |
| US6573137B1 (en) | 2000-06-23 | 2003-06-03 | International Business Machines Corporation | Single sided buried strap |
| US6339241B1 (en) | 2000-06-23 | 2002-01-15 | International Business Machines Corporation | Structure and process for 6F2 trench capacitor DRAM cell with vertical MOSFET and 3F bitline pitch |
| JP2003031686A (ja) * | 2001-07-16 | 2003-01-31 | Sony Corp | 半導体記憶装置およびその製造方法 |
| EP1296369A1 (de) * | 2001-09-20 | 2003-03-26 | Infineon Technologies AG | Verfahren zur Herstellung von Gateoxyd für Trench Gate DRAM Zellen |
| KR100454072B1 (ko) * | 2001-12-24 | 2004-10-26 | 동부전자 주식회사 | 반도체소자 및 그 제조방법 |
| DE10208249B4 (de) * | 2002-02-26 | 2006-09-14 | Infineon Technologies Ag | Halbleiterspeicher mit vertikalem Auswahltransistor |
| US6894336B2 (en) * | 2002-06-12 | 2005-05-17 | Infineon Technologies Ag | Vertical access transistor with curved channel |
| CN1324671C (zh) * | 2002-09-06 | 2007-07-04 | 旺宏电子股份有限公司 | 波浪状电容器及其制造方法 |
| DE10321742A1 (de) | 2003-05-14 | 2004-12-09 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit Isoliergraben und Feldeffekttransistor sowie Herstellungsverfahren |
| WO2007027169A2 (en) * | 2005-08-30 | 2007-03-08 | University Of South Florida | Method of manufacturing silicon topological capacitors |
| US7232719B2 (en) * | 2005-03-28 | 2007-06-19 | Promos Technologies Inc. | Memories having a charge storage node at least partially located in a trench in a semiconductor substrate and electrically coupled to a source/drain region formed in the substrate |
| US7262095B1 (en) * | 2005-06-07 | 2007-08-28 | Spansion Llc | System and method for reducing process-induced charging |
| US7435681B2 (en) * | 2006-05-09 | 2008-10-14 | Macronix International Co., Ltd. | Methods of etching stacks having metal layers and hard mask layers |
| TWI405246B (zh) * | 2009-12-29 | 2013-08-11 | Taiwan Memory Corp | 半導體溝槽製程 |
| CN102130063B (zh) * | 2010-01-13 | 2014-03-12 | 中国科学院微电子研究所 | 半导体器件及其制作方法 |
| US9129945B2 (en) * | 2010-03-24 | 2015-09-08 | Applied Materials, Inc. | Formation of liner and barrier for tungsten as gate electrode and as contact plug to reduce resistance and enhance device performance |
| CN113517288B (zh) * | 2020-04-10 | 2024-03-29 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2706155A1 (de) * | 1977-02-14 | 1978-08-17 | Siemens Ag | In integrierter technik hergestellter elektronischer speicher |
| DE2737073C3 (de) * | 1977-08-17 | 1981-09-17 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Herstellen eines Isolierschicht-Feldeffekttransistors für eine Ein-Transistor-Speicherzelle |
| JPS55133574A (en) * | 1979-04-05 | 1980-10-17 | Nec Corp | Insulated gate field effect transistor |
| US4546367A (en) * | 1982-06-21 | 1985-10-08 | Eaton Corporation | Lateral bidirectional notch FET with extended gate insulator |
| JPS59181045A (ja) * | 1983-03-31 | 1984-10-15 | Toshiba Corp | 半導体装置 |
| US4651184A (en) * | 1984-08-31 | 1987-03-17 | Texas Instruments Incorporated | Dram cell and array |
| US4683486A (en) * | 1984-09-24 | 1987-07-28 | Texas Instruments Incorporated | dRAM cell and array |
| DE3585136D1 (de) * | 1984-10-31 | 1992-02-20 | Texas Instruments Inc | Dram-zelle und verfahren. |
| CN1004734B (zh) * | 1984-12-07 | 1989-07-05 | 得克萨斯仪器公司 | 动态随机存取存贮器单元(dram)和生产方法 |
| JPS61150366A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | Ｍｉｓ型メモリ−セル |
| US4673962A (en) * | 1985-03-21 | 1987-06-16 | Texas Instruments Incorporated | Vertical DRAM cell and method |
| JPH0682800B2 (ja) * | 1985-04-16 | 1994-10-19 | 株式会社東芝 | 半導体記憶装置 |
| US4704368A (en) * | 1985-10-30 | 1987-11-03 | International Business Machines Corporation | Method of making trench-incorporated monolithic semiconductor capacitor and high density dynamic memory cells including the capacitor |
-
1987
- 1987-03-16 US US07/026,356 patent/US4830978A/en not_active Expired - Lifetime
-
1988
- 1988-02-03 EP EP88101540A patent/EP0282716B1/en not_active Expired - Lifetime
- 1988-02-03 DE DE88101540T patent/DE3882557T2/de not_active Expired - Fee Related
- 1988-02-12 KR KR1019880001361A patent/KR890013774A/ko not_active Application Discontinuation
- 1988-03-01 CN CN88101174A patent/CN1011369B/zh not_active Expired
- 1988-03-15 JP JP63061750A patent/JP2643255B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63308370A (ja) | 1988-12-15 |
| CN1011369B (zh) | 1991-01-23 |
| KR890013774A (ko) | 1989-09-26 |
| US4830978A (en) | 1989-05-16 |
| DE3882557D1 (de) | 1993-09-02 |
| DE3882557T2 (de) | 1993-12-23 |
| EP0282716A1 (en) | 1988-09-21 |
| EP0282716B1 (en) | 1993-07-28 |
| CN88101174A (zh) | 1988-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2643255B2 (ja) | Ｄｒａｍセルおよびその製作方法 | |
| US7279419B2 (en) | Formation of self-aligned contact plugs | |
| US5780338A (en) | Method for manufacturing crown-shaped capacitors for dynamic random access memory integrated circuits | |
| US5976945A (en) | Method for fabricating a DRAM cell structure on an SOI wafer incorporating a two dimensional trench capacitor | |
| US6518130B1 (en) | Method for forming a semiconductor device having a DRAM region and a logic region on the substrate | |
| US6365452B1 (en) | DRAM cell having a vertical transistor and a capacitor formed on the sidewalls of a trench isolation | |
| KR100232393B1 (ko) | 반도체 기억장치 및 그의 제조방법 | |
| US6737316B2 (en) | Method of forming a deep trench DRAM cell | |
| KR0163759B1 (ko) | 반도체장치 및 반도체기억장치 | |
| US6204140B1 (en) | Dynamic random access memory | |
| US5460999A (en) | Method for making fin-shaped stack capacitors on DRAM chips | |
| JP2008511996A (ja) | 半導体の構造とトランジスタ、および半導体の構造とトランジスタとを形成する方法 | |
| US4939104A (en) | Method for forming a buried lateral contact | |
| JP2000196045A (ja) | ダイナミックランダムアクセスメモリ及びその製造方法 | |
| KR19980064222A (ko) | 수직 트랜지스터 및 트렌치 캐패시터를 포함하는 메모리 셀 | |
| KR100509210B1 (ko) | Dram셀장치및그의제조방법 | |
| US4916524A (en) | Dram cell and method | |
| JP2001044390A (ja) | 結晶軸と位置合わせされた垂直側壁デバイスおよびその製造方法 | |
| KR100326942B1 (ko) | 무경계 콘택 구조체 및 그 형성방법 | |
| KR100673673B1 (ko) | Ｄｒａｍ 셀 장치 및 그 제조 방법 | |
| JP2510048B2 (ja) | ダブルトレンチ半導体メモリ及びその製造方法 | |
| KR100325472B1 (ko) | 디램 메모리 셀의 제조 방법 | |
| KR0151012B1 (ko) | 매몰 비트라인 디램 셀 및 제조방법 | |
| JPS63228742A (ja) | ３次元１トランジスタメモリセル構造とその製法 | |
| US6489646B1 (en) | DRAM cells with buried trench capacitors |