JPS59181045A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59181045A JPS59181045A JP5355383A JP5355383A JPS59181045A JP S59181045 A JPS59181045 A JP S59181045A JP 5355383 A JP5355383 A JP 5355383A JP 5355383 A JP5355383 A JP 5355383A JP S59181045 A JPS59181045 A JP S59181045A
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- JP
- Japan
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- layer
- electrode
- semiconductor substrate
- capacitor
- conductor
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、特に高集積度が要求される半導体基板の表
面に、微細なキャパシタ（容量）ノ臂ターンを形成した
、超ＬＳＩ等の半導体装置に関する。
面に、微細なキャパシタ（容量）ノ臂ターンを形成した
、超ＬＳＩ等の半導体装置に関する。
一般に、大規模集積回路等の半導体装置のキヤノ母シタ
ノぐターンは、例えば次のようにして形成される。すな
わち第１図に示すように、シリコン８ｉ等でなるＮ型半
導体基板１１の表面に、シリコン酸化膜１２をマスクと
してＮ＋拡散層１３ａ、１３ｂを形成し、一方の拡散層
１３ａの表面に薄い絶縁膜１４を形成する。この絶縁膜
１４は、このキャノＪ？シタノぐターンの容量部に相当
するもので、この容量部の容量値は、絶縁膜１４の膜面
積に比例して加識設定される。そして、この絶縁膜１４
および上記他方の拡散層１３ｂの表面に、それぞれ第１
および第２の電極配線層１５ａ、１５ｂ−＠形成し、キ
ャパシタパターンを面状形成している。
ノぐターンは、例えば次のようにして形成される。すな
わち第１図に示すように、シリコン８ｉ等でなるＮ型半
導体基板１１の表面に、シリコン酸化膜１２をマスクと
してＮ＋拡散層１３ａ、１３ｂを形成し、一方の拡散層
１３ａの表面に薄い絶縁膜１４を形成する。この絶縁膜
１４は、このキャノＪ？シタノぐターンの容量部に相当
するもので、この容量部の容量値は、絶縁膜１４の膜面
積に比例して加識設定される。そして、この絶縁膜１４
および上記他方の拡散層１３ｂの表面に、それぞれ第１
および第２の電極配線層１５ａ、１５ｂ−＠形成し、キ
ャパシタパターンを面状形成している。
しかし、このように面状形成されるキャパシタ／４′タ
ーンでは、例えば大容量のキャノ４’シタを必要とする
場合、容量部二相当する絶縁膜１４の膜面積を、冬＃娑
たより以上に広く拡大して形成しなければならない。す
なわち、この場合、ギヤ／９Ｖタノｆターン自体が、半
導体基板１１上のかなり広範囲な領域を占有する状態と
なり、縮小した半導体基板１１では、高集積度化した半
導体回路網を形成することができない。また、このよう
な場合、回路網の設計自由度が低下してしまい、非常に
好ましくない。
ーンでは、例えば大容量のキャノ４’シタを必要とする
場合、容量部二相当する絶縁膜１４の膜面積を、冬＃娑
たより以上に広く拡大して形成しなければならない。す
なわち、この場合、ギヤ／９Ｖタノｆターン自体が、半
導体基板１１上のかなり広範囲な領域を占有する状態と
なり、縮小した半導体基板１１では、高集積度化した半
導体回路網を形成することができない。また、このよう
な場合、回路網の設計自由度が低下してしまい、非常に
好ましくない。
この発明は上記のような問題点を解決するためになされ
たもので、例えば、大容量のキヤ／千シタｚヤターンを
形成するような場合でも、半導体基板面を広範囲に占有
することなく、充分に高集積度化した半導体回路網を得
ることができる半導体装置を提供することを目的とする
。
たもので、例えば、大容量のキヤ／千シタｚヤターンを
形成するような場合でも、半導体基板面を広範囲に占有
することなく、充分に高集積度化した半導体回路網を得
ることができる半導体装置を提供することを目的とする
。
すなわち、この発明に係る半導体装置は、半導体基板の
表面に縦型の溝を形成し、この縦溝の側面部および底面
部に沿ってキャパシタ・母ターンの容量部に相当する絶
縁層を形成するようにしたものである。
表面に縦型の溝を形成し、この縦溝の側面部および底面
部に沿ってキャパシタ・母ターンの容量部に相当する絶
縁層を形成するようにしたものである。
〔発明の実施例〕
以下図面によりこの発明の一実施例を説明する。
第２図はこの半導体装置のキャパシタパターンの構成を
示すもので、この半導体装置は、伊］えはシリコンＳｉ
等でなるＮ型の半導体基板２１ｆ備えている。この半導
体基板２１にはシリコン酸化膜等の絶縁膜２２が形成さ
れるもので、この絶縁膜２２には同区（Ａ）に示すよう
にフォトレジスト膜２３を用いて開口部２４を形成し、
この開口部２４に対兄、する半導体基板２１面にＮ＋拡
散Ｊ＠２５を形成する。この後、半導体基板２ノには、
上記開口部２４に沿うようにして、縦型の滴２６を形成
する。
示すもので、この半導体装置は、伊］えはシリコンＳｉ
等でなるＮ型の半導体基板２１ｆ備えている。この半導
体基板２１にはシリコン酸化膜等の絶縁膜２２が形成さ
れるもので、この絶縁膜２２には同区（Ａ）に示すよう
にフォトレジスト膜２３を用いて開口部２４を形成し、
この開口部２４に対兄、する半導体基板２１面にＮ＋拡
散Ｊ＠２５を形成する。この後、半導体基板２ノには、
上記開口部２４に沿うようにして、縦型の滴２６を形成
する。
この縦溝２６は、横方向にエツチングされることのない
例えばスパッタエツチング法により幅２μｍ１長さ２０
０μｍＳ深さ１０μｍに形成されるもので、この縦溝２
６の側面および底面には、第２図ｆＢ）に示すよう（二
、上記Ｎ＋拡散層２５に連続して、半導体基板１）と同
導亀型のＮ＋拡散層２５ａを形成する。この連続したＮ
＋拡散層２５および２５ａは、このキャノぐシタ／４’
ターンの第１電極部に相当するもので、この第１電極部
となるＮ＋拡散層２５および２５ａの表面には、例えば
熱酸化法を用いて、上記絶縁膜２２に連続する絶縁層２
７を層厚約１５００Ｘで形成する。
例えばスパッタエツチング法により幅２μｍ１長さ２０
０μｍＳ深さ１０μｍに形成されるもので、この縦溝２
６の側面および底面には、第２図ｆＢ）に示すよう（二
、上記Ｎ＋拡散層２５に連続して、半導体基板１）と同
導亀型のＮ＋拡散層２５ａを形成する。この連続したＮ
＋拡散層２５および２５ａは、このキャノぐシタ／４’
ターンの第１電極部に相当するもので、この第１電極部
となるＮ＋拡散層２５および２５ａの表面には、例えば
熱酸化法を用いて、上記絶縁膜２２に連続する絶縁層２
７を層厚約１５００Ｘで形成する。
この場合、絶縁層２２の溝状表面積は、このキヤ・ぐシ
タの容量値に比例し、またその層厚は反比例するように
なるもので、この絶縁層２７により被われた縦溝２６内
の空間には、例えば減圧ＣＶＤ法によりポリシリコン等
の導電体２８を充填する。この導電体２８部は、このキ
ャ／（’シタの第２電極部に相当するものである。
タの容量値に比例し、またその層厚は反比例するように
なるもので、この絶縁層２７により被われた縦溝２６内
の空間には、例えば減圧ＣＶＤ法によりポリシリコン等
の導電体２８を充填する。この導電体２８部は、このキ
ャ／（’シタの第２電極部に相当するものである。
そして、第２図（Ｃ）に示すように、上記第１電極部に
相当するＮ＋拡散層２５および第２電極部に相当する導
電体２８部を、それぞれアルミニウム等の金属材料でな
る電極配線層２９ａ。
相当するＮ＋拡散層２５および第２電極部に相当する導
電体２８部を、それぞれアルミニウム等の金属材料でな
る電極配線層２９ａ。
２９ｂで導出して構成する。
すなわち、このように構成される半導体装置のキヤ／ぐ
シタパターンにおいて、例えば大容量のキャパシタを必
要とする場合には、縦溝２６内の絶縁層２７の層厚を、
単にその厚さを減少して形成すればよい。つまり、この
場合、キャパシタパターンの半導体基板２１に対する占
有面積が、さらに拡大されるようなことはない。
シタパターンにおいて、例えば大容量のキャパシタを必
要とする場合には、縦溝２６内の絶縁層２７の層厚を、
単にその厚さを減少して形成すればよい。つまり、この
場合、キャパシタパターンの半導体基板２１に対する占
有面積が、さらに拡大されるようなことはない。
ここで、キャパシタパターンを平面状に形成する従来の
場合と、この実施例に示した場合との、半導体基板に対
する占有面積を、一定容量値において比較すると、例え
は従来の場合、半導体基板の約４４００μｍ２に占有し
ていたのに対し、この実施例の場合には、従来の約１０
分の１となる４００μｍ”ｆ占有するだけで済むように
なる。
場合と、この実施例に示した場合との、半導体基板に対
する占有面積を、一定容量値において比較すると、例え
は従来の場合、半導体基板の約４４００μｍ２に占有し
ていたのに対し、この実施例の場合には、従来の約１０
分の１となる４００μｍ”ｆ占有するだけで済むように
なる。
したがって、このように構成された半導体装置のキャパ
シタノやターンによれば、ある一定の面積に区切られた
半導体基板に対する回路設計の自由度を非常に間くする
ことができる。
シタノやターンによれば、ある一定の面積に区切られた
半導体基板に対する回路設計の自由度を非常に間くする
ことができる。
以上のようにこの発明によれば、キヤ・ぐシタの容量値
を設定する絶縁層を、縦型の溝に沿って形成したので、
例えば、大容量のキヤ／ぐシタツクターンを形成するよ
うな場合でも、半導体基板面を広範囲に占有することな
く、回路設計の自由度を高めて充分に高集積度化した半
導体回路網を得ることができる。
を設定する絶縁層を、縦型の溝に沿って形成したので、
例えば、大容量のキヤ／ぐシタツクターンを形成するよ
うな場合でも、半導体基板面を広範囲に占有することな
く、回路設計の自由度を高めて充分に高集積度化した半
導体回路網を得ることができる。
第１図は従来の半導体装置のキヤ／（’シタ／母ターン
を示Ｔ断面構成図、第２図ζＡ）乃至（Ｃ）はそれぞれ
この発明の一実施例（二係る半導体装置のキャパシタパ
ターンを説明する断面構成図である。 ２１・・・半導体基板、２２・・・絶縁膜、２５゜２５
ａ・・・第１電極部、２６・・・縦溝、２７・・・絶縁
層、２ Ｂ ・・・第２°硫極部、２９ ａ 、 ２９
ｂ °・電極配線層。
を示Ｔ断面構成図、第２図ζＡ）乃至（Ｃ）はそれぞれ
この発明の一実施例（二係る半導体装置のキャパシタパ
ターンを説明する断面構成図である。 ２１・・・半導体基板、２２・・・絶縁膜、２５゜２５
ａ・・・第１電極部、２６・・・縦溝、２７・・・絶縁
層、２ Ｂ ・・・第２°硫極部、２９ ａ 、 ２９
ｂ °・電極配線層。
Claims (1)
- 絶縁膜で被われる半導体基板の表面に選択的に形成され
る縦型の溝と、この溝の側面および底面に形成される第
１電極部と、この第１電極部の表面全体に形成される絶
縁層と、この絶縁層により被われた上記縦型の溝の空間
に充填される第２電極部と、上記第１および第２の電極
部をそれぞれ導出する電極配線層とを具備したことを特
徴とよる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5355383A JPS59181045A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5355383A JPS59181045A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59181045A true JPS59181045A (ja) | 1984-10-15 |
Family
ID=12945985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5355383A Pending JPS59181045A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181045A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4830978A (en) * | 1987-03-16 | 1989-05-16 | Texas Instruments Incorporated | Dram cell and method |
| WO1990011616A1 (en) * | 1989-03-21 | 1990-10-04 | Grumman Aerospace Corporation | Trench gate complimentary metal oxide semiconductor transistor |
| WO1990011615A1 (en) * | 1989-03-21 | 1990-10-04 | Grumman Aerospace Corporation | Trench gate metal oxide semiconductor transistor |
| US5108938A (en) * | 1989-03-21 | 1992-04-28 | Grumman Aerospace Corporation | Method of making a trench gate complimentary metal oxide semiconductor transistor |
| US5391506A (en) * | 1992-01-31 | 1995-02-21 | Kawasaki Steel Corporation | Manufacturing method for semiconductor devices with source/drain formed in substrate projection. |
-
1983
- 1983-03-31 JP JP5355383A patent/JPS59181045A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4830978A (en) * | 1987-03-16 | 1989-05-16 | Texas Instruments Incorporated | Dram cell and method |
| WO1990011616A1 (en) * | 1989-03-21 | 1990-10-04 | Grumman Aerospace Corporation | Trench gate complimentary metal oxide semiconductor transistor |
| WO1990011615A1 (en) * | 1989-03-21 | 1990-10-04 | Grumman Aerospace Corporation | Trench gate metal oxide semiconductor transistor |
| US5108938A (en) * | 1989-03-21 | 1992-04-28 | Grumman Aerospace Corporation | Method of making a trench gate complimentary metal oxide semiconductor transistor |
| US5391506A (en) * | 1992-01-31 | 1995-02-21 | Kawasaki Steel Corporation | Manufacturing method for semiconductor devices with source/drain formed in substrate projection. |
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