JP2512902B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JP2512902B2 JP2512902B2 JP61178218A JP17821886A JP2512902B2 JP 2512902 B2 JP2512902 B2 JP 2512902B2 JP 61178218 A JP61178218 A JP 61178218A JP 17821886 A JP17821886 A JP 17821886A JP 2512902 B2 JP2512902 B2 JP 2512902B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に１個のMOSトラ
ンジスタと１個の容量性素子から構成される半導体記憶
装置の製造方法に関する。
ンジスタと１個の容量性素子から構成される半導体記憶
装置の製造方法に関する。
現在、ダイナミック型RAM（DRAM）と呼ばれる記憶装
置の記憶セルとしては１個のMOSトランジスタと１個の
容量素子から構成されているものが用いられている。
置の記憶セルとしては１個のMOSトランジスタと１個の
容量素子から構成されているものが用いられている。
近年の大規模化、微細化の要求を満たす記憶セル構造
として容量素子を半導体基板上に設けた溝に形成するも
のが提案されている。従来例として第５図にその一例を
示す。
として容量素子を半導体基板上に設けた溝に形成するも
のが提案されている。従来例として第５図にその一例を
示す。
第５図（ａ）は２つのメモリセルの並列配置を示す平
面図、同図（ｂ）は同図（ａ）のＡ−Ａ′に於ける断面
図である。第一導電型の半導体基板の表面部に反対導電
型の不純物拡散層1a,1eでMOSトランジスタのソース、ド
レインを構成している。これら不純物拡散層1a,1c間の
上にはMOSトランジスタのゲート電極とワード線の配線
を兼ねる第１の導電層２が形成されている。不純物拡散
層1cに隣接して溝10を有し、その表面に酸化膜を介して
容量素子の一方の電極とビット線の配線を兼ねる第２の
導電層３が形成されている。５はMOSトランジスタのチ
ャンネル領域であり、６は配線あるいは素子間を分離す
る厚い絶縁層であり、７は素子分離のための半導体基板
と同導電型の不純物拡散層である。
面図、同図（ｂ）は同図（ａ）のＡ−Ａ′に於ける断面
図である。第一導電型の半導体基板の表面部に反対導電
型の不純物拡散層1a,1eでMOSトランジスタのソース、ド
レインを構成している。これら不純物拡散層1a,1c間の
上にはMOSトランジスタのゲート電極とワード線の配線
を兼ねる第１の導電層２が形成されている。不純物拡散
層1cに隣接して溝10を有し、その表面に酸化膜を介して
容量素子の一方の電極とビット線の配線を兼ねる第２の
導電層３が形成されている。５はMOSトランジスタのチ
ャンネル領域であり、６は配線あるいは素子間を分離す
る厚い絶縁層であり、７は素子分離のための半導体基板
と同導電型の不純物拡散層である。
この従来例において、容量素子は第５図（ｂ）に示す
溝領域ｄの内部の導電層３とその下の酸化膜と半導体基
板とで形成される平行平板容量として溝の側面及び底面
に構成される。このように構成される容量素子は半導体
基板表面に占める素子領域の面積が、同一の容量値をも
つ容量素子を平面状の半導体基板表面に形成する場合よ
りはるかに小さい。
溝領域ｄの内部の導電層３とその下の酸化膜と半導体基
板とで形成される平行平板容量として溝の側面及び底面
に構成される。このように構成される容量素子は半導体
基板表面に占める素子領域の面積が、同一の容量値をも
つ容量素子を平面状の半導体基板表面に形成する場合よ
りはるかに小さい。
上述した従来の記憶セルでは半導体基板表面に占める
面積を縮小したのは容量素子のみである。MOSトランジ
スタについては、第５図（ｂ）に示す様に、ゲートチャ
ンネル領域５の長さｙ、データの入出力部分となる不純
物拡散層1aでx/2（不純物拡散層1aは隣の記憶セルのMOS
トランジスタと共有しているため）、容量素子の一端に
接続される不純物拡散層1cとしてＺ、合計でx/2＋ｙ＋
ｚの長さが必要になっている。第５図に示した従来の記
憶セルの構造では、この長さよりMOSトランジスタ領域
を縮小できず、記憶セル領域の半導体基板表面に占める
面積の縮小に限界があるという欠点があった。
面積を縮小したのは容量素子のみである。MOSトランジ
スタについては、第５図（ｂ）に示す様に、ゲートチャ
ンネル領域５の長さｙ、データの入出力部分となる不純
物拡散層1aでx/2（不純物拡散層1aは隣の記憶セルのMOS
トランジスタと共有しているため）、容量素子の一端に
接続される不純物拡散層1cとしてＺ、合計でx/2＋ｙ＋
ｚの長さが必要になっている。第５図に示した従来の記
憶セルの構造では、この長さよりMOSトランジスタ領域
を縮小できず、記憶セル領域の半導体基板表面に占める
面積の縮小に限界があるという欠点があった。
本発明による半導体装置の製造方法は、半導体基板表
面に、内部に選択的に絶縁層を形成した第１の溝領域に
よって囲まれた第１の素子形成領域を形成する工程と、
前記第１の素子形成領域内部に前記第１の溝領域より浅
い第２の溝領域を形成する工程と、前記第２の溝領域に
隣接した半導体基板表面及び前記第２の溝領域底面に不
純物拡散層を形成する工程と、前記第２の溝領域内部に
薄い絶縁膜を形成する工程と、前記第２の溝領域内の薄
い絶縁膜上に選択的に第１の導電層を形成する工程と、
前記第２の溝領域内に前記第１の溝領域に隣接して前記
第１の溝領域より深い第３の溝領域を形成する工程と、
前記第３の溝領域内部に薄い絶縁膜を形成する工程と、
前記第３の溝領域内の薄い絶縁膜上に選択的に第２の導
電層を形成する工程とを含むことを特徴とする。
面に、内部に選択的に絶縁層を形成した第１の溝領域に
よって囲まれた第１の素子形成領域を形成する工程と、
前記第１の素子形成領域内部に前記第１の溝領域より浅
い第２の溝領域を形成する工程と、前記第２の溝領域に
隣接した半導体基板表面及び前記第２の溝領域底面に不
純物拡散層を形成する工程と、前記第２の溝領域内部に
薄い絶縁膜を形成する工程と、前記第２の溝領域内の薄
い絶縁膜上に選択的に第１の導電層を形成する工程と、
前記第２の溝領域内に前記第１の溝領域に隣接して前記
第１の溝領域より深い第３の溝領域を形成する工程と、
前記第３の溝領域内部に薄い絶縁膜を形成する工程と、
前記第３の溝領域内の薄い絶縁膜上に選択的に第２の導
電層を形成する工程とを含むことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例により製造された半導
体記憶装置を表わしたもので、同図（ａ）は平面図、同
図（ｂ）は同図（ａ）のＡ−Ａ′断面図、同図（ｃ）は
同図（ａ）のＢ−Ｂ′断面図である。半導体基板には溝
領域ｂと溝領域ｃとを有している。半導体基板表面には
この半導体基板と反対導電型の不純物拡散層1aを有し、
溝領域ｂの底面にはやはり半導体基板とは反対導電型の
不純物拡散層1bを有している。不純物拡散層1b上には絶
縁膜を介して第１の導電層２が形成されており、この第
１の導電層２は不純物拡散層1aと1bとの段部の半導体基
板とも薄い絶縁膜を介して接している。不純物拡散層1a
と1bとはこれらの間の段部の半導体基板表面をチャンネ
ル領域５とし、第１の導電層２をゲート電極としてMOS
トランジスタを構成している。第２の導電層３は溝領域
ｃの内部に絶縁膜を介して構成され、溝領域ｃの側面及
び底面にあたる半導体基板を対向電極とする平行平板型
容量素子を構成している。配線層４は第２の導電層３に
固定電位を与える配線で、配線層４′は第１の導電層２
に配線されたワード線である。６は素子あるいは配線を
分離する厚い絶縁層であり、７は素子分離用の半導体基
板と同導電型の不純物拡散層である。ａは素子間（記憶
セル間）の分離をする為の領域である。かかる記憶セル
の構造によれば、MOSトランジスタのチャンネル領域５
（長さｙ）が溝側面にあり、半導体基板表面に対して垂
直になっているため平面上の面積はいらない。このた
め、半導体基板表面から見た場合、データの入出力部分
とから不純物拡散層1aのための長さx/2（隣の記憶セル
と共有しているため）と溝領域ｂの底面にある容量素子
の一端に接続される不純物拡散層1bのための長さｘとの
合計のx/2＋ｚの長さをMOSトランジスタを必要とするだ
けであり、従来例に比し、チャンネル長ｙの部分だけMO
Sトランジスタ領域が縮小される。
体記憶装置を表わしたもので、同図（ａ）は平面図、同
図（ｂ）は同図（ａ）のＡ−Ａ′断面図、同図（ｃ）は
同図（ａ）のＢ−Ｂ′断面図である。半導体基板には溝
領域ｂと溝領域ｃとを有している。半導体基板表面には
この半導体基板と反対導電型の不純物拡散層1aを有し、
溝領域ｂの底面にはやはり半導体基板とは反対導電型の
不純物拡散層1bを有している。不純物拡散層1b上には絶
縁膜を介して第１の導電層２が形成されており、この第
１の導電層２は不純物拡散層1aと1bとの段部の半導体基
板とも薄い絶縁膜を介して接している。不純物拡散層1a
と1bとはこれらの間の段部の半導体基板表面をチャンネ
ル領域５とし、第１の導電層２をゲート電極としてMOS
トランジスタを構成している。第２の導電層３は溝領域
ｃの内部に絶縁膜を介して構成され、溝領域ｃの側面及
び底面にあたる半導体基板を対向電極とする平行平板型
容量素子を構成している。配線層４は第２の導電層３に
固定電位を与える配線で、配線層４′は第１の導電層２
に配線されたワード線である。６は素子あるいは配線を
分離する厚い絶縁層であり、７は素子分離用の半導体基
板と同導電型の不純物拡散層である。ａは素子間（記憶
セル間）の分離をする為の領域である。かかる記憶セル
の構造によれば、MOSトランジスタのチャンネル領域５
（長さｙ）が溝側面にあり、半導体基板表面に対して垂
直になっているため平面上の面積はいらない。このた
め、半導体基板表面から見た場合、データの入出力部分
とから不純物拡散層1aのための長さx/2（隣の記憶セル
と共有しているため）と溝領域ｂの底面にある容量素子
の一端に接続される不純物拡散層1bのための長さｘとの
合計のx/2＋ｚの長さをMOSトランジスタを必要とするだ
けであり、従来例に比し、チャンネル長ｙの部分だけMO
Sトランジスタ領域が縮小される。
第２図（ａ）〜（ｅ）は第１の実施例の製造方法を工
程順に示す図である。まず、第２図（ａ）に示す様に、
素子形成領域を形成する為にフォトレジスト11を形成
し、第１の溝領域ａをエッチングにより形成する。その
後、素子分離のための基板と同導電型の不純物拡散層７
を溝領域ａの底面に選択的に形成する。フォトレジスタ
11を除去後、溝領域ａの中に選択的に絶縁層６を形成す
る。次に第２図（ｂ）に示す様にフォトレジスト11を形
成し、後にMOSトランジスタを形成する溝領域ｂとなる
溝領域ａより浅い溝領域ｂ′を形成する。その際、絶縁
層６と半導体基板とのエッチング速度の違いを利用し、
溝領域ａ上の絶縁層６をエッチングしない様にする。フ
ォトレジスト11を除去後、MOSトランジスタのソース、
ドレインを形成する半導体基板と反対導電型の不純物拡
散層1a及び1bを半導体基板表面及び溝領域ｂ′の底面に
形成する。絶縁層６による薄膜を溝領域ｂ′に形成し、
溝領域ｂ′に選択的に第１の導電層２を形成したものが
第２図（ｃ）である。続いて、第２図（ｄ）に示すよう
に、容量素子を形成する為の溝領域ｃ形成する。この工
程は、フォトレジスト11を溝領域ｂ′の一部と半導体基
板表面とをおおう様に形成し、第１の導電層２、薄い絶
縁層６、不純物拡散層1bの一部、および半導体基板をエ
ッチングする。この際、エッチング速度の違いを利用し
て溝領域ａの絶縁層６を残す。溝領域ｂ′上の絶縁層は
溝領域ａの絶縁層に比べて充分薄い為溝領域ａ上の絶縁
層６にほとんど影響は無い。続いて溝領域ｃの内部に薄
い絶縁層６を形成し、溝領域ｃの内部に選択的に第２の
導電層３を形成し全体を絶縁層６でおおって、第２図
（ｅ）を得る。その後、溝領域ａによって分離されてい
る導電層2,3を接続するコンタクト用開孔を絶縁層６に
あけ、後にコンタクト配線としての導電層4,4′を形成
して第１図に示したメモリセルを得る。
程順に示す図である。まず、第２図（ａ）に示す様に、
素子形成領域を形成する為にフォトレジスト11を形成
し、第１の溝領域ａをエッチングにより形成する。その
後、素子分離のための基板と同導電型の不純物拡散層７
を溝領域ａの底面に選択的に形成する。フォトレジスタ
11を除去後、溝領域ａの中に選択的に絶縁層６を形成す
る。次に第２図（ｂ）に示す様にフォトレジスト11を形
成し、後にMOSトランジスタを形成する溝領域ｂとなる
溝領域ａより浅い溝領域ｂ′を形成する。その際、絶縁
層６と半導体基板とのエッチング速度の違いを利用し、
溝領域ａ上の絶縁層６をエッチングしない様にする。フ
ォトレジスト11を除去後、MOSトランジスタのソース、
ドレインを形成する半導体基板と反対導電型の不純物拡
散層1a及び1bを半導体基板表面及び溝領域ｂ′の底面に
形成する。絶縁層６による薄膜を溝領域ｂ′に形成し、
溝領域ｂ′に選択的に第１の導電層２を形成したものが
第２図（ｃ）である。続いて、第２図（ｄ）に示すよう
に、容量素子を形成する為の溝領域ｃ形成する。この工
程は、フォトレジスト11を溝領域ｂ′の一部と半導体基
板表面とをおおう様に形成し、第１の導電層２、薄い絶
縁層６、不純物拡散層1bの一部、および半導体基板をエ
ッチングする。この際、エッチング速度の違いを利用し
て溝領域ａの絶縁層６を残す。溝領域ｂ′上の絶縁層は
溝領域ａの絶縁層に比べて充分薄い為溝領域ａ上の絶縁
層６にほとんど影響は無い。続いて溝領域ｃの内部に薄
い絶縁層６を形成し、溝領域ｃの内部に選択的に第２の
導電層３を形成し全体を絶縁層６でおおって、第２図
（ｅ）を得る。その後、溝領域ａによって分離されてい
る導電層2,3を接続するコンタクト用開孔を絶縁層６に
あけ、後にコンタクト配線としての導電層4,4′を形成
して第１図に示したメモリセルを得る。
第３図は本発明の第２の実施例により製造された半導
体記憶装置であり、同図（ａ）は平面図、同図（ｂ）は
同図（ａ）のＡ−Ａ′での断面図、同図（ｃ）は同図
（ａ）のＢ−Ｂ′での断面図である。図中の記号は第1,
2及び５図で使用している記号と同一である。
体記憶装置であり、同図（ａ）は平面図、同図（ｂ）は
同図（ａ）のＡ−Ａ′での断面図、同図（ｃ）は同図
（ａ）のＢ−Ｂ′での断面図である。図中の記号は第1,
2及び５図で使用している記号と同一である。
この第２の実施例では、配線となる部分になる溝領域
ａの絶縁層６の上面を溝領域ｂの底面と同様度か少し浅
い位置にしていることにより導電層２及び３でそのまま
配線を形成することができ、第１図における導電層4,
4′が必要なくなる利点がある。
ａの絶縁層６の上面を溝領域ｂの底面と同様度か少し浅
い位置にしていることにより導電層２及び３でそのまま
配線を形成することができ、第１図における導電層4,
4′が必要なくなる利点がある。
第４図（ａ）〜（ｅ）はこの第２の実施例の製造方法
を示す図であり第２図（ａ）〜（ｅ）に対応する。第４
図で第２図と異なるのは（ｂ）図の工程であり溝領域
ｂ′を形成する際に、溝領域ａ上の絶縁層６を溝領域
ｂ′の底面と同程度か少し浅い位置までエッチングする
ことにある。この後、導電層2,3を形成する過程におい
て自己整合的に配線が形成される。
を示す図であり第２図（ａ）〜（ｅ）に対応する。第４
図で第２図と異なるのは（ｂ）図の工程であり溝領域
ｂ′を形成する際に、溝領域ａ上の絶縁層６を溝領域
ｂ′の底面と同程度か少し浅い位置までエッチングする
ことにある。この後、導電層2,3を形成する過程におい
て自己整合的に配線が形成される。
以上説明したように、本発明の半導体記憶装置の製造
方法はMOSトランジスタのチャンネル領域を半導体基板
に垂直な溝領域の側面に形成するので半導体基板表面に
占めるMOSトランジスタ領域の面積を縮小できる効果が
ある。また、第２の実施例においては配線がすべて溝領
域の中に形成されるので表面の平坦化にも効果がある。
方法はMOSトランジスタのチャンネル領域を半導体基板
に垂直な溝領域の側面に形成するので半導体基板表面に
占めるMOSトランジスタ領域の面積を縮小できる効果が
ある。また、第２の実施例においては配線がすべて溝領
域の中に形成されるので表面の平坦化にも効果がある。
第１図は本発明の第１の実施例により製造された半導体
記憶装置を示したもので、同図（ａ）は平面図、同図
（ｂ）は同図（ａ）のＡ−Ａ′での断面図、同図（ｃ）
は同図（ａ）のＢ−Ｂ′での断面図である。第２図
（ａ）〜（ｅ）は第１の実施例の製造方法を工程順に示
した断面図である。第３図は本発明の第２の実施例によ
り製造された半導体記憶装置を示したもので、同図
（ａ）は平面図、同図（ｂ）は同図（ａ）のＡ−Ａ′で
の断面図、同図（ｃ）は同図（ａ）のＢ−Ｂ′での断面
図である。第４図（ａ）〜（ｅ）は第２の実施例の製造
方法を工程順に示した断面図である。第５図は従来のメ
モリセルを示したもので、同図（ａ）は平面図、同図
（ｂ）は同図（ａ）のＡ−Ａ′での断面図である。 1a,1b,1e……基板と反対導電型の不純物拡散層、２……
第１の導電層、３……第２の導電層、4,4′……配線
層、５……MOSトランジスタのチャンネル領域、６……
絶縁層、７……基板と同導電型の不純物拡散層、11……
フォトレジスト、a,b,b′,c,d……溝領域。
記憶装置を示したもので、同図（ａ）は平面図、同図
（ｂ）は同図（ａ）のＡ−Ａ′での断面図、同図（ｃ）
は同図（ａ）のＢ−Ｂ′での断面図である。第２図
（ａ）〜（ｅ）は第１の実施例の製造方法を工程順に示
した断面図である。第３図は本発明の第２の実施例によ
り製造された半導体記憶装置を示したもので、同図
（ａ）は平面図、同図（ｂ）は同図（ａ）のＡ−Ａ′で
の断面図、同図（ｃ）は同図（ａ）のＢ−Ｂ′での断面
図である。第４図（ａ）〜（ｅ）は第２の実施例の製造
方法を工程順に示した断面図である。第５図は従来のメ
モリセルを示したもので、同図（ａ）は平面図、同図
（ｂ）は同図（ａ）のＡ−Ａ′での断面図である。 1a,1b,1e……基板と反対導電型の不純物拡散層、２……
第１の導電層、３……第２の導電層、4,4′……配線
層、５……MOSトランジスタのチャンネル領域、６……
絶縁層、７……基板と同導電型の不純物拡散層、11……
フォトレジスト、a,b,b′,c,d……溝領域。
Claims (1)
- 【請求項１】半導体基板表面に、内部に選択的に絶縁物
を形成した第１の溝領域によって囲まれた第１の素子形
成領域を形成する工程と、前記第１の素子形成領域内部
に前記第１の溝領域より浅い第２の溝領域を形成する工
程と、前記第２の溝領域に隣接した半導体基板表面及び
前記第２の溝領域底面に不純物拡散層を形成する工程
と、前記第２の溝領域内部に薄い絶縁膜を形成する工程
と、前記第２の溝領域内の薄い絶縁膜上に選択的に第１
の導電層を形成する工程と、前記第２の溝領域内に前記
第１の溝領域に隣接して前記第１の溝領域より深い第３
の溝領域を形成する工程と、前記第３の溝領域内部に薄
い絶縁膜を形成する工程と、前記第３の溝領域内の薄い
絶縁膜上に選択的に第２の導電層を形成する工程とを含
むことを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61178218A JP2512902B2 (ja) | 1986-07-28 | 1986-07-28 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61178218A JP2512902B2 (ja) | 1986-07-28 | 1986-07-28 | 半導体記憶装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7328454A Division JPH08213570A (ja) | 1995-12-18 | 1995-12-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6333862A JPS6333862A (ja) | 1988-02-13 |
| JP2512902B2 true JP2512902B2 (ja) | 1996-07-03 |
Family
ID=16044649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61178218A Expired - Lifetime JP2512902B2 (ja) | 1986-07-28 | 1986-07-28 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2512902B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0467401U (ja) * | 1990-10-19 | 1992-06-15 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6122665A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6123360A (ja) * | 1984-07-12 | 1986-01-31 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
-
1986
- 1986-07-28 JP JP61178218A patent/JP2512902B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6333862A (ja) | 1988-02-13 |
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