JPS6333862A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS6333862A JPS6333862A JP61178218A JP17821886A JPS6333862A JP S6333862 A JPS6333862 A JP S6333862A JP 61178218 A JP61178218 A JP 61178218A JP 17821886 A JP17821886 A JP 17821886A JP S6333862 A JPS6333862 A JP S6333862A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に１個のＭＯＳ）ラ
ンジスタと１個の容量性素子から構成される半導体記憶
装置の構造及びその製造方法に関する。
ンジスタと１個の容量性素子から構成される半導体記憶
装置の構造及びその製造方法に関する。
現在、ダイナミック型ＲＡＭ（ＤＲＡＭ）と呼ばれる記
憶装置の記憶セルとしては１個のＭＯＳトランジスタと
１個の容量素子から構成されているものが用いられてい
る。
憶装置の記憶セルとしては１個のＭＯＳトランジスタと
１個の容量素子から構成されているものが用いられてい
る。
近年の大規模化、微細化の要求を満たす記憶セル構造と
して容量素子を半導体基板上に設けた溝に形成するもの
が提案されている。従来例として第５図にその一例を示
す。
して容量素子を半導体基板上に設けた溝に形成するもの
が提案されている。従来例として第５図にその一例を示
す。
第５図（場は２つのメモリセルの並列配置を示す平面図
、同図（ｂ）は同図（匈のＡ Ａ／に於ける断面図で
ある。第一導電型の半導体基板の表面部に反対導電型の
不純物拡散層１ａ、ｌｃでＭＯＳトランジスタのソース
、ドレインを構成している。これら不純物拡散層１ａ、
ｌｃ間の上にはＭＯＳ）ランジスタのゲート電極とワー
ド線の配線を兼ねる第１の導電層２が形成されている。
、同図（ｂ）は同図（匈のＡ Ａ／に於ける断面図で
ある。第一導電型の半導体基板の表面部に反対導電型の
不純物拡散層１ａ、ｌｃでＭＯＳトランジスタのソース
、ドレインを構成している。これら不純物拡散層１ａ、
ｌｃ間の上にはＭＯＳ）ランジスタのゲート電極とワー
ド線の配線を兼ねる第１の導電層２が形成されている。
不純物拡散層ＩＣに隣接して溝１０を有し、その表面に
酸化膜を介して容量素子の一方の電極とビット線の配線
を兼ねる第２の導電層３が形成されている。５はＭＯＳ
）ランジスタのチャンネル領域でアシ、６は配線あるい
は素子間を分離する厚い絶縁Ｊ−であシ、７は素子分離
のだめの半導体基板と同導電型の不純物拡散層である。
酸化膜を介して容量素子の一方の電極とビット線の配線
を兼ねる第２の導電層３が形成されている。５はＭＯＳ
）ランジスタのチャンネル領域でアシ、６は配線あるい
は素子間を分離する厚い絶縁Ｊ−であシ、７は素子分離
のだめの半導体基板と同導電型の不純物拡散層である。
この従来例において、容量素子は第５図（ｂ）に示す溝
領域ｄの内部の導電層３とその下の酸化膜と半導体基板
とで形成される平行平板容量として港の側面及び底面に
構成される。このように構成される容量素子は半導体基
板表面に占める素子領域の面積が、同一の容量値をもつ
容ｆ＃素子を平面状の半導体基板表面に形成する場合よ
りはる〃為に小さい。
領域ｄの内部の導電層３とその下の酸化膜と半導体基板
とで形成される平行平板容量として港の側面及び底面に
構成される。このように構成される容量素子は半導体基
板表面に占める素子領域の面積が、同一の容量値をもつ
容ｆ＃素子を平面状の半導体基板表面に形成する場合よ
りはる〃為に小さい。
上述した従来の記憶セルでは半導体基板表面に占める面
ｆＪを縮小したのは容量素子のみである。
ｆＪを縮小したのは容量素子のみである。
ＭＯＳトランジスタについては、第５図（ｂ）に示す様
に、ゲートチャンネル領域５の長さｙ１データの入出力
部分となる不純物拡散層１ａで工／２（不純物拡散層１
ａは隣の記憶セル０量ＯＳトランジスタと共有している
ため）、容量素子の一端に接続される不純物拡散層ＩＣ
として２１合計でｘ ／ ２ ＋ｙ 十ｚの長さが必要
になっている。第５図に示した従来の記憶セルの構造で
は、この長さよｐＭＯＳトランジスタ領域を縮小できず
、記憶セル領域の半導体基板表面に占める面積の縮小に
限界があるという欠点があった。
に、ゲートチャンネル領域５の長さｙ１データの入出力
部分となる不純物拡散層１ａで工／２（不純物拡散層１
ａは隣の記憶セル０量ＯＳトランジスタと共有している
ため）、容量素子の一端に接続される不純物拡散層ＩＣ
として２１合計でｘ ／ ２ ＋ｙ 十ｚの長さが必要
になっている。第５図に示した従来の記憶セルの構造で
は、この長さよｐＭＯＳトランジスタ領域を縮小できず
、記憶セル領域の半導体基板表面に占める面積の縮小に
限界があるという欠点があった。
と全盲する一導電型の半導体基板と、この溝内の表面に
形成された絶縁被膜と、この溝内の絶縁被膜上にこの溝
を埋めるように形成された導電体と、半導体基板の突起
部表面および突起部と溝との間の表面部に形成された他
の導電型の不純物領域と、突起部の側面に絶縁層を介し
て形成された導電層とを有し、他の導電型の２つの不純
物領域と突起部側面の導電層とでＭＯＳ）ランジスタを
構成し、半導体基板と絶縁被膜と導電体とでＭＯＳトラ
ンジスタに接続された記憶容量を構成している。
形成された絶縁被膜と、この溝内の絶縁被膜上にこの溝
を埋めるように形成された導電体と、半導体基板の突起
部表面および突起部と溝との間の表面部に形成された他
の導電型の不純物領域と、突起部の側面に絶縁層を介し
て形成された導電層とを有し、他の導電型の２つの不純
物領域と突起部側面の導電層とでＭＯＳ）ランジスタを
構成し、半導体基板と絶縁被膜と導電体とでＭＯＳトラ
ンジスタに接続された記憶容量を構成している。
また、本発明による半導体記憶装置の製造方法によれば
、半導体基板に内部に選択的に絶縁物を形成した第１の
溝領域によって囲まれた第１の素子領域を形成する工程
と、この第１の素子形成領域内部に第１の溝領域より浅
い第２の溝領域を形成する工程と、この第２の溝領域に
隣接した半導体基板表面及びこの第２の溝領域の底面に
不純物拡散層を形成する工程と、第２の溝領域内部に薄
い絶縁膜を形成する工程と、第２の溝領域に選択的に第
１の導電層を形成する工程と、第２の溝領域に隣接して
第１の溝領域より深い第３の溝領域を形成する工程と、
この第３の溝領域内部に薄い絶縁膜を形成する工程と、
第３の溝領域に選択的に第２の導電層を形成する工程？
含す裂逼方株セ青み、第２の溝領域に隣接した半導体基
板表面及び第２の溝領域の底面に形成された不純物拡散
層をソース領域あるいはドレイン領域とし、第１の導電
層をゲート電極とするＭＯＳ）；７ンジスタ、及び第２
の導電層を一方の電極とする容量素子とを含む半導体記
憶装置が製造される。
、半導体基板に内部に選択的に絶縁物を形成した第１の
溝領域によって囲まれた第１の素子領域を形成する工程
と、この第１の素子形成領域内部に第１の溝領域より浅
い第２の溝領域を形成する工程と、この第２の溝領域に
隣接した半導体基板表面及びこの第２の溝領域の底面に
不純物拡散層を形成する工程と、第２の溝領域内部に薄
い絶縁膜を形成する工程と、第２の溝領域に選択的に第
１の導電層を形成する工程と、第２の溝領域に隣接して
第１の溝領域より深い第３の溝領域を形成する工程と、
この第３の溝領域内部に薄い絶縁膜を形成する工程と、
第３の溝領域に選択的に第２の導電層を形成する工程？
含す裂逼方株セ青み、第２の溝領域に隣接した半導体基
板表面及び第２の溝領域の底面に形成された不純物拡散
層をソース領域あるいはドレイン領域とし、第１の導電
層をゲート電極とするＭＯＳ）；７ンジスタ、及び第２
の導電層を一方の電極とする容量素子とを含む半導体記
憶装置が製造される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を表わしたもので、同図
（→は平面図、同図（麺は同図（尋のＡ−Ａ／断面図、
同図（Ｃ）は同図（姉のＢ−Ｂ／断面図である。半導体
基板には溝領域すと溝領域Ｃとを有している。
（→は平面図、同図（麺は同図（尋のＡ−Ａ／断面図、
同図（Ｃ）は同図（姉のＢ−Ｂ／断面図である。半導体
基板には溝領域すと溝領域Ｃとを有している。
半導体基板表面にはこの半導体基板と反対導電型の不純
物拡散層１ａを有し、溝領域すの底面にはやはシ半導体
基板とは反対導電型の不純物拡散層１ｂを有している。
物拡散層１ａを有し、溝領域すの底面にはやはシ半導体
基板とは反対導電型の不純物拡散層１ｂを有している。
不純物拡散層１ ｂｆｌ’ｃは絶縁膜を介して第１の導
電層２が形成されており、この第１の導電層２は不純物
拡散層１ａと１ｂとの段部の半導体基板とも薄い絶縁膜
を介して接している。不純物拡散層１ａと１ｂとはこれ
らの間の段部の半導体基板表面をチャンネル領域５とし
、第１の導電層２をゲート電極としてＭＯＳ）ランジス
タを構成している。第２の導電層３は溝領域Ｃの内部に
絶縁膜を介して形成され、溝領域Ｃの側面及び底面にあ
たる半導体基板を対向電極とする平行平板型容量素子を
構成している。配線層４は第２の導電層３に固定電位を
支える配線で、配線層４は第１の導電層２に配線された
ワード線である。６は素子あるいは配線を分離する厚い
絶縁間）の分離をする為の領域である。かかる記憶セル
の構造によれば、ＭＯＳトランジスタのチャンネル領域
５（長さｙ）が溝側面にあシ、半導体基板表面に対して
垂直になっているため平面上の面積はいらない。このた
め、半導体基板表面から見た場合、データの入出力部分
となる不純物拡散層１ａのための長さｘ／２（隣の記憶
セルと共有しているため）と溝領域すの底面にある容量
素子のりは必要とするだけでアシ、従来例に比し、チャ
ンネル長ｙの部分だけＭＯＳ）７ンジスタ領域が縮小さ
れる。
電層２が形成されており、この第１の導電層２は不純物
拡散層１ａと１ｂとの段部の半導体基板とも薄い絶縁膜
を介して接している。不純物拡散層１ａと１ｂとはこれ
らの間の段部の半導体基板表面をチャンネル領域５とし
、第１の導電層２をゲート電極としてＭＯＳ）ランジス
タを構成している。第２の導電層３は溝領域Ｃの内部に
絶縁膜を介して形成され、溝領域Ｃの側面及び底面にあ
たる半導体基板を対向電極とする平行平板型容量素子を
構成している。配線層４は第２の導電層３に固定電位を
支える配線で、配線層４は第１の導電層２に配線された
ワード線である。６は素子あるいは配線を分離する厚い
絶縁間）の分離をする為の領域である。かかる記憶セル
の構造によれば、ＭＯＳトランジスタのチャンネル領域
５（長さｙ）が溝側面にあシ、半導体基板表面に対して
垂直になっているため平面上の面積はいらない。このた
め、半導体基板表面から見た場合、データの入出力部分
となる不純物拡散層１ａのための長さｘ／２（隣の記憶
セルと共有しているため）と溝領域すの底面にある容量
素子のりは必要とするだけでアシ、従来例に比し、チャ
ンネル長ｙの部分だけＭＯＳ）７ンジスタ領域が縮小さ
れる。
第２図（ａ）〜（ｅｌ）は第１の実施例の製造方法を工
程順に示す図である。まず、第２図（→忙示す様に、素
子形成領域を形成する為に７オトレジスト１１を形成し
、第１の溝領域ａをエツチングによ膜形成する。その後
、素子分離のだめの基板と同導電型の不純物拡散層７を
溝領域ａの底面に選択的に形成する。フォトレジスト１
１を除去後、溝領域ａの中に選択的に絶縁層６を形成す
る。次に第２図（ｂ）に示す様に７オトレジスト１１を
形成し、後にＭＯＳ）ランジスタを形成する溝領域すと
なる溝領域ａより浅い溝領域６′を形成する。その際、
絶縁層６と半導体基板とのエツチング速度の違いを利用
し、溝領域ａ上の絶縁層６をエツチングしない様にする
。７オトレジスト１１を除去後、ＭＯＳ）ランジスタの
ソース、ドレインを形成する半導体基板と反対導電型の
不純物拡散層１ａ及び１ｂを半導体基板表面及び溝領域
ｂ′ の底面に形成する。絶縁層６による薄膜を溝領域
ｂ′に形成し、溝領域ｂｌに選択的に第１の導電層２を
形成したものが第２図（Ｃ）である。続いて、第２図（
ψに示すように、容量素子を形成する為の溝領域Ｃ形成
する。
程順に示す図である。まず、第２図（→忙示す様に、素
子形成領域を形成する為に７オトレジスト１１を形成し
、第１の溝領域ａをエツチングによ膜形成する。その後
、素子分離のだめの基板と同導電型の不純物拡散層７を
溝領域ａの底面に選択的に形成する。フォトレジスト１
１を除去後、溝領域ａの中に選択的に絶縁層６を形成す
る。次に第２図（ｂ）に示す様に７オトレジスト１１を
形成し、後にＭＯＳ）ランジスタを形成する溝領域すと
なる溝領域ａより浅い溝領域６′を形成する。その際、
絶縁層６と半導体基板とのエツチング速度の違いを利用
し、溝領域ａ上の絶縁層６をエツチングしない様にする
。７オトレジスト１１を除去後、ＭＯＳ）ランジスタの
ソース、ドレインを形成する半導体基板と反対導電型の
不純物拡散層１ａ及び１ｂを半導体基板表面及び溝領域
ｂ′ の底面に形成する。絶縁層６による薄膜を溝領域
ｂ′に形成し、溝領域ｂｌに選択的に第１の導電層２を
形成したものが第２図（Ｃ）である。続いて、第２図（
ψに示すように、容量素子を形成する為の溝領域Ｃ形成
する。
この工程は、フォトレジスト１１を溝領域ｂ′の一部と
半導体基板表面とをおおう様に形成し、導電層２、薄い
絶縁層６および半導体基板をエツチングする。この際、
エツチング速度の違いを利用して溝領域の絶縁層６を残
す。溝領域ｂ′上の絶縁層は溝領域ａの絶縁層に比べて
充分薄い為領域ａ上の絶縁層にほとんど影響は無い。続
いて溝領域Ｃの内部に薄い絶縁層６を形成し、溝領域Ｃ
の内部に選択的に第２の導電層３を形成し全体を絶縁層
６でおおって、第２図（ｅ）を得る。その後、溝領域タ
クト配線としての導電層４，４′を形成して第１図に示
したメモリセルを得る。
半導体基板表面とをおおう様に形成し、導電層２、薄い
絶縁層６および半導体基板をエツチングする。この際、
エツチング速度の違いを利用して溝領域の絶縁層６を残
す。溝領域ｂ′上の絶縁層は溝領域ａの絶縁層に比べて
充分薄い為領域ａ上の絶縁層にほとんど影響は無い。続
いて溝領域Ｃの内部に薄い絶縁層６を形成し、溝領域Ｃ
の内部に選択的に第２の導電層３を形成し全体を絶縁層
６でおおって、第２図（ｅ）を得る。その後、溝領域タ
クト配線としての導電層４，４′を形成して第１図に示
したメモリセルを得る。
第３図は本発明の第２の実施例でアシ、同図（ａ）は平
面図、同図（ｂ）は同図（勾のＡ −Ａ’での断面図、
同図（ｃ）は同図（ａ）のＢ −Ｂ／での断面図である
。図中の記号は第１，２及び５図で使用している記号と
同一である。
面図、同図（ｂ）は同図（勾のＡ −Ａ’での断面図、
同図（ｃ）は同図（ａ）のＢ −Ｂ／での断面図である
。図中の記号は第１，２及び５図で使用している記号と
同一である。
この第２の実施例では、配線となる部分になる溝領域ａ
の絶縁層６の上面を溝領域すの底面と同様変か少し浅い
位置にしていることにより導電層２及び３でそのまま配
線を形成することができ、第１図における導電層４，４
′が必要なくなる利点がある。
の絶縁層６の上面を溝領域すの底面と同様変か少し浅い
位置にしていることにより導電層２及び３でそのまま配
線を形成することができ、第１図における導電層４，４
′が必要なくなる利点がある。
第１図（→〜（ｅ）はこの第２の実施例の製造方法を示
す図であシ第２図（尋〜（ｅ）に対応する。第１図で第
２図と異なるのは（ｂ）図の工程であシ溝領域ｂ′を形
成する際に、溝領域ａ上の絶縁層６を溝領域ｂ′の底面
と同程度か少し浅い位置までエツチングすることにある
。この後、導電層２，３を形成する過程において自己整
合的に配線が形成される。
す図であシ第２図（尋〜（ｅ）に対応する。第１図で第
２図と異なるのは（ｂ）図の工程であシ溝領域ｂ′を形
成する際に、溝領域ａ上の絶縁層６を溝領域ｂ′の底面
と同程度か少し浅い位置までエツチングすることにある
。この後、導電層２，３を形成する過程において自己整
合的に配線が形成される。
以上説明したように、本発明はＭＯＳ）ランジスタのチ
ャンネル領域を半導体基板に垂直な溝領域の側面に形成
するので半導体基板表面に占めるＭＯＳトランジスタ領
域の面積を縮小できる効果がある。また、第２の実施例
においては配線がすべて溝領域の中に形成されるので表
面の平担化にも効果がある。
ャンネル領域を半導体基板に垂直な溝領域の側面に形成
するので半導体基板表面に占めるＭＯＳトランジスタ領
域の面積を縮小できる効果がある。また、第２の実施例
においては配線がすべて溝領域の中に形成されるので表
面の平担化にも効果がある。
第１図は本発明の第１の実施例を示したもので、同図（
ａ）は平面図、同図（切は同図（勾のＡ−Ａ／での断面
図、同図（Ｃ）は同図（ＩＬ）のＢ−Ｂ’での断面図で
ある。 第２図（匈〜（ｅ）は第１の実施例の製造方法を工程順
に示した断面図である。第３図は本発明■第２の実施例
を示したもので、同図（昧は平面図、同図（ｂ）は同図
（→のＡ −Ａ／での断面図、同図（Ｃ）は同図（ａ）
ＯＢ−Ｂ／での断面図である。第１図（ａ）〜（ｅ）は
第２の実施例の製造方法を工程順に示した断面図である
。 第５図は従来のメモリセルを示したもので、同図（＆）
は平面図、同図（ｂ）＆″ｉ、ｉ、同図Ａ −Ａ／での
断面図である。 １ｍ、ｌｂ、ｌｃ・・・・・・基本と反対導電型の不純
物拡散層、２・・・・・・第１の導電層、３・・・・・
・第２の導電層、４．４’・・・・・・配線層、５・・
・・・・ＭＯＳ）ランジスタのチャンネル領域、６・・
・・・・絶縁層、７・・・・−・基板と同導電屋の不純
物拡散層、１１・・・・・・フォトレジスト、ａ、ｂ、
ｂ’、Ｃ，ｄ・・・・・・溝領域。 代理人 弁理士 内 原 背 中１図。 ｃａ 琳２凹 ｂｃ ユ ｂ こ α
ａ）は平面図、同図（切は同図（勾のＡ−Ａ／での断面
図、同図（Ｃ）は同図（ＩＬ）のＢ−Ｂ’での断面図で
ある。 第２図（匈〜（ｅ）は第１の実施例の製造方法を工程順
に示した断面図である。第３図は本発明■第２の実施例
を示したもので、同図（昧は平面図、同図（ｂ）は同図
（→のＡ −Ａ／での断面図、同図（Ｃ）は同図（ａ）
ＯＢ−Ｂ／での断面図である。第１図（ａ）〜（ｅ）は
第２の実施例の製造方法を工程順に示した断面図である
。 第５図は従来のメモリセルを示したもので、同図（＆）
は平面図、同図（ｂ）＆″ｉ、ｉ、同図Ａ −Ａ／での
断面図である。 １ｍ、ｌｂ、ｌｃ・・・・・・基本と反対導電型の不純
物拡散層、２・・・・・・第１の導電層、３・・・・・
・第２の導電層、４．４’・・・・・・配線層、５・・
・・・・ＭＯＳ）ランジスタのチャンネル領域、６・・
・・・・絶縁層、７・・・・−・基板と同導電屋の不純
物拡散層、１１・・・・・・フォトレジスト、ａ、ｂ、
ｂ’、Ｃ，ｄ・・・・・・溝領域。 代理人 弁理士 内 原 背 中１図。 ｃａ 琳２凹 ｂｃ ユ ｂ こ α
Claims (1)
- 【特許請求の範囲】 １）溝とこの溝とは所定の間隔を離間して形成された突
起部とを有する一導電型の半導体基板と、前記溝内の表
面に形成された絶縁被膜と、前記溝内の前記絶縁被膜上
に該溝を埋めるように形成された導電体と、前記半導体
基板の前記突起部の表面および前記突起部と前記溝との
間の前記半導体基板の表面部に形成された他の導電型の
不純物領域と、前記突記部の側面に絶縁層を介して形成
された導電層とを有し、前記不純物領域と前記突起部の
側面の前記導電層とでＭＯＳトランジスタを構成し、前
記半導体基板と前記溝内表面の前記絶縁被膜と前記導電
体とで前記ＭＯＳトランジスタに接続された記憶容量を
構成したことを特徴とする半導体記憶装置。 ２）半導体基板表面に、内部に選択的に絶縁物を形成し
た第１の溝領域によって囲まれた第１の素子形成領域を
形成する工程と、前記第１の素子形成領域内部に前記第
１の溝領域より浅い第２の溝領域を形成する工程と、前
記第２の溝領域に隣接した半導体基板表面及び前記第２
の溝領域の底面に不純物拡散層を形成する工程と、前記
第２の溝領域内部に薄い絶縁膜を形成する工程と、前記
第２の溝領域に隣接して前記第１の溝領域より深い第３
の溝領域を形成する工程と、前記第３の溝領域内部に薄
い絶縁膜を形成する工程と、前記第３の溝領域に選択的
に第２の導電層を形成する工程とを含むことを特徴とす
る半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61178218A JP2512902B2 (ja) | 1986-07-28 | 1986-07-28 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61178218A JP2512902B2 (ja) | 1986-07-28 | 1986-07-28 | 半導体記憶装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7328454A Division JPH08213570A (ja) | 1995-12-18 | 1995-12-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6333862A true JPS6333862A (ja) | 1988-02-13 |
| JP2512902B2 JP2512902B2 (ja) | 1996-07-03 |
Family
ID=16044649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61178218A Expired - Lifetime JP2512902B2 (ja) | 1986-07-28 | 1986-07-28 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2512902B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0467401U (ja) * | 1990-10-19 | 1992-06-15 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123360A (ja) * | 1984-07-12 | 1986-01-31 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
| JPS6122665A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 半導体集積回路装置 |
-
1986
- 1986-07-28 JP JP61178218A patent/JP2512902B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6122665A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6123360A (ja) * | 1984-07-12 | 1986-01-31 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0467401U (ja) * | 1990-10-19 | 1992-06-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2512902B2 (ja) | 1996-07-03 |
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