JPS6122665A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6122665A JPS6122665A JP59142345A JP14234584A JPS6122665A JP S6122665 A JPS6122665 A JP S6122665A JP 59142345 A JP59142345 A JP 59142345A JP 14234584 A JP14234584 A JP 14234584A JP S6122665 A JPS6122665 A JP S6122665A
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- switching element
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- conductive layer
- integrated circuit
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明１ま、半導体集積回路装置に適用して有効な技術
に関するものであり、特に、ダイナミック型ランダムア
クセスメモリを備えた半導体集積口−路装置（以下、Ｄ
ＲＡＭという）に適用して有効な技術に関するものであ
る。
に関するものであり、特に、ダイナミック型ランダムア
クセスメモリを備えた半導体集積口−路装置（以下、Ｄ
ＲＡＭという）に適用して有効な技術に関するものであ
る。
［背景技術］
情報蓄積用容量素子とスイッチング素子との直列回路を
メモリセルとす゛るＤＲＡＭは、情報の大容量化を図る
ために、高集積化の傾向にある。
メモリセルとす゛るＤＲＡＭは、情報の大容量化を図る
ために、高集積化の傾向にある。
そこで、半導体基板主面部に異方性エツチング技術で形
成した細孔を設け、該細孔にそって絶縁膜及びその上部
に導電層を設けて立体的な情報蓄積用容量素子を構成し
、メモリセルの平面的な面積を縮小して、ＤＲＡＭの集
積度を向上する技術が、知られている（特公昭５８−１
２７３９号公報）。
成した細孔を設け、該細孔にそって絶縁膜及びその上部
に導電層を設けて立体的な情報蓄積用容量素子を構成し
、メモリセルの平面的な面積を縮小して、ＤＲＡＭの集
積度を向上する技術が、知られている（特公昭５８−１
２７３９号公報）。
し゛かしながら、かかる技術における検討の結果、本発
明者は、細孔技術により情報蓄積用容量素子の占有面積
は低減できるが、スイッチング素子の占有面積を低減す
る技術手段がないので、１〜４［Ｍｂｉｔ１程度に集積
度を向上し、ＤＲＡＭの大容量化を図ることができない
という問題点を見い出した。
明者は、細孔技術により情報蓄積用容量素子の占有面積
は低減できるが、スイッチング素子の占有面積を低減す
る技術手段がないので、１〜４［Ｍｂｉｔ１程度に集積
度を向上し、ＤＲＡＭの大容量化を図ることができない
という問題点を見い出した。
［発明の目的］
本発明の目的は、スイッチング素子と容量素子との直列
回路を有する半導体集積回路装置において、前記スイッ
チング素子と容量素子との占有面積を縮小することが可
能な技術手段を提供することにある。
回路を有する半導体集積回路装置において、前記スイッ
チング素子と容量素子との占有面積を縮小することが可
能な技術手段を提供することにある。
本発明の他の目的は、半導体集積回路装置の集積度を向
上することが可能な技術手段を提供することにある。
上することが可能な技術手段を提供することにある。
本発明の他の目的は、その集積度を向上して、ＤＲＡＭ
の大容量化を図ることが可能な技術手段を提供すること
にある。
の大容量化を図ることが可能な技術手段を提供すること
にある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要コ
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、スイッチング素子と情報蓄積用容量素子との
直列回路をメモリセルとするＤ Ｒ，Ａ Ｍにおいて、
半導体基板主面部に形成した一つの細孔に、前記スイッ
チング素子と情報蓄積用容量素子とを埋込んで形成する
ことによって、メモリセルの占有面積を縮小することが
できるので、その集積度を向上し、前記ＤＲＡＭの大容
量化を図ることができる。
直列回路をメモリセルとするＤ Ｒ，Ａ Ｍにおいて、
半導体基板主面部に形成した一つの細孔に、前記スイッ
チング素子と情報蓄積用容量素子とを埋込んで形成する
ことによって、メモリセルの占有面積を縮小することが
できるので、その集積度を向上し、前記ＤＲＡＭの大容
量化を図ることができる。
以下、本発明の構成について、本発明を、オーブンピッ
１〜ライン方式を採用するＤ ＲＡ、 Ｍに適用した一
実施例とともに説明する。
１〜ライン方式を採用するＤ ＲＡ、 Ｍに適用した一
実施例とともに説明する。
［実施例］
第１図は、本発明の一実施例を説明するためのＤＲＡＭ
のメモリセルを示す要部平面図、第２図は、第１図の■
−■切断線における断面図である。
のメモリセルを示す要部平面図、第２図は、第１図の■
−■切断線における断面図である。
前記第１図は、その図面を見易くするために、各導電層
間に設けられるフィールド絶縁膜以外の絶縁膜は図示し
ない。
間に設けられるフィールド絶縁膜以外の絶縁膜は図示し
ない。
なお、実施例の全図において、同一機能を有するものは
同一符号を付、け、そのくり返しの説明は省略する。
同一符号を付、け、そのくり返しの説明は省略する。
第１図及び第２図において、１は単結晶シリコンからな
るｐ−型の半導体基板であり、ＤＲＡＭを構成するため
のものである。
るｐ−型の半導体基板であり、ＤＲＡＭを構成するため
のものである。
２は所定のメモリセル間及び周辺回路（図示していない
）、例えば、アドレス選択回路、読み出し回路、書き込
み回路等を構成する半導体素子形成領域（アクティブ領
域）の間に位置するように半導体基板ｌの主面上部に設
けられたフィールド絶縁膜（素子分離用絶縁膜）であり
、それらを電気的に分離するためのものである。
）、例えば、アドレス選択回路、読み出し回路、書き込
み回路等を構成する半導体素子形成領域（アクティブ領
域）の間に位置するように半導体基板ｌの主面上部に設
けられたフィールド絶縁膜（素子分離用絶縁膜）であり
、それらを電気的に分離するためのものである。
ＤＲＡＭのメモリセルは、一対のパターンで後述するビ
ット線の延在する方向にくり返しパターンとなるように
、フィールド絶縁膜２によってその周囲を囲まれ、規定
されている。
ット線の延在する方向にくり返しパターンとなるように
、フィールド絶縁膜２によってその周囲を囲まれ、規定
されている。
３Ａ、３Ｂはスイッチング素子形成領域及び情報蓄積用
容量素子形成領域であってその主面から内部方向に延在
して半導体基板ｌ主面部に設けられた細孔であり、スイ
ッチング素子と情報蓄積用容量素子とを構成するための
ものである。この細孔３ Ａ 、３ Ｂは、スイッチン
グ素子と情報蓄積用容量素子とを重ねるように立体的に
構成するためのものであり、半導体基板１において、そ
れらに要する平面的な面積を縮小、すなわち、メモリセ
ル面積を縮小し、ＤＲＡＭの集積度を向上することがで
きる。
容量素子形成領域であってその主面から内部方向に延在
して半導体基板ｌ主面部に設けられた細孔であり、スイ
ッチング素子と情報蓄積用容量素子とを構成するための
ものである。この細孔３ Ａ 、３ Ｂは、スイッチン
グ素子と情報蓄積用容量素子とを重ねるように立体的に
構成するためのものであり、半導体基板１において、そ
れらに要する平面的な面積を縮小、すなわち、メモリセ
ル面積を縮小し、ＤＲＡＭの集積度を向上することがで
きる。
４は少なくとも細孔３Ａにそった半導体基板ｌ主面上部
に設けられた絶縁膜であり、ＭＩＳＦＥＴｒのゲート絶
縁膜を構成するためのものである。
に設けられた絶縁膜であり、ＭＩＳＦＥＴｒのゲート絶
縁膜を構成するためのものである。
５はスイッチング素子形成領域であって細孔３Ａ部にお
ける絶縁膜４上部に設けられた導電層であり、主として
、ＭＩＳＦＥＴのゲート電極を構成するためのものであ
る。
ける絶縁膜４上部に設けられた導電層であり、主として
、ＭＩＳＦＥＴのゲート電極を構成するためのものであ
る。
６は列方向の導電層５と電気的に接続し一体化されてフ
ィールド絶縁膜２上部を列方向に延在して設けられた導
電層であり、ワード線ＷＬを構成するための・しのであ
る。
ィールド絶縁膜２上部を列方向に延在して設けられた導
電層であり、ワード線ＷＬを構成するための・しのであ
る。
７は導電Ｍ５，６を覆うように設けられた絶縁膜であり
、それらの上部に設けられる導電層（導電プレート）と
の電気的な分離をするためのものである。
、それらの上部に設けられる導電層（導電プレート）と
の電気的な分離をするためのものである。
８Ａは細孔３Ａの底部であって絶縁ｒｌＡ４を介した導
電層５の一端部の半導体基板１主面部に設けられたｎ−
型の半導体領域、８Ｂは細孔３Ａ以外の部分であって絶
縁膜４を介した導電層５の他端部の半導体基板ｌ主面部
に設けられたｎ′型の半導体領域であり、ソース、ドレ
イン領域として使用されるもので、ＭＩＳＦＥＴを構成
するためのものである。
電層５の一端部の半導体基板１主面部に設けられたｎ−
型の半導体領域、８Ｂは細孔３Ａ以外の部分であって絶
縁膜４を介した導電層５の他端部の半導体基板ｌ主面部
に設けられたｎ′型の半導体領域であり、ソース、ドレ
イン領域として使用されるもので、ＭＩＳＦＥＴを構成
するためのものである。
ＤＲＡＭのメモリセルのスイッチング素子となるＭＩＳ
ＦＥＴＱは、主として、半導体基板１、細孔３Ａ、絶縁
膜４、導電層５及び一対の半導体領域８Ａ、８Ｂとによ
り構成されている。
ＦＥＴＱは、主として、半導体基板１、細孔３Ａ、絶縁
膜４、導電層５及び一対の半導体領域８Ａ、８Ｂとによ
り構成されている。
９は少なくとも細孔３Ｂにそった半導体基板ｌ主面上部
に設けられた絶縁膜であり、Ｍ Ｉ Ｓ型の情報蓄積用
容量素子を構成するためのものである。
に設けられた絶縁膜であり、Ｍ Ｉ Ｓ型の情報蓄積用
容量素子を構成するためのものである。
１０は少なくとも絶縁膜９上部に設けられ隣接するその
他のものと電気的に接続されて設けられた導電プレート
であり、ＭＩＳ型の情報蓄積用容量素子を構成するため
のものである。
他のものと電気的に接続されて設けられた導電プレート
であり、ＭＩＳ型の情報蓄積用容量素子を構成するため
のものである。
１） ＲＡ Ｍのメモリセルの情報蓄積用容量素子Ｃは
、主として、半導体基板１．細孔３Ｂ、絶縁膜９及び導
電プレー１〜ｌＯとシこより構成されている。
、主として、半導体基板１．細孔３Ｂ、絶縁膜９及び導
電プレー１〜ｌＯとシこより構成されている。
この情報蓄積用容量素子Ｃは、導電プレート１０を例え
ば５［ｖ］程度の電位に接続して、絶縁膜９を介した４
Ｓ導体基板１主面からその内部方向に伸びる空乏領域を
形成し、該空乏領域にＭＩＳＦＥ ＴＱを介してビット
線から伝達される情報となる電荷を蓄積するようになっ
ている。
ば５［ｖ］程度の電位に接続して、絶縁膜９を介した４
Ｓ導体基板１主面からその内部方向に伸びる空乏領域を
形成し、該空乏領域にＭＩＳＦＥ ＴＱを介してビット
線から伝達される情報となる電荷を蓄積するようになっ
ている。
そして、メモリセルＭは、ＭＩＳＦＥＴＱと情報蓄積用
容量素子Ｃとにより構成されており、情報Ｍ積用容量素
子Ｃ上部に重なるようにスイッチング素子Ｑが設けられ
ている。
容量素子Ｃとにより構成されており、情報Ｍ積用容量素
子Ｃ上部に重なるようにスイッチング素子Ｑが設けられ
ている。
ｌｌは導電層１０＆［うように設けられた絶縁膜であり
、その上部に設けられる導電層（ビット線）との電気的
な分離をするためのものである。
、その上部に設けられる導電層（ビット線）との電気的
な分離をするためのものである。
この絶縁膜ｌｌは、例えば、グラスフロ゛−を施すこと
が可能なフォスフオシリケードガラス膜を用いればよい
。
が可能なフォスフオシリケードガラス膜を用いればよい
。
１２は所定の半導体領域８Ｂ上部の絶縁膜４゜１１を選
択的に除去して設けられた接続孔であり、絶縁膜１１上
部に設けられる導電層との電気的な接続をするためのも
のである。
択的に除去して設けられた接続孔であり、絶縁膜１１上
部に設けられる導電層との電気的な接続をするためのも
のである。
１３は接続孔１２を介して半導体領域８Ｂと電気的に接
続し絶縁膜１１上部を行方向に延在して設けられた導電
層であり、ビット＠Ｂ″Ｌを構成するためのものである
。
続し絶縁膜１１上部を行方向に延在して設けられた導電
層であり、ビット＠Ｂ″Ｌを構成するためのものである
。
次に、本実施例の具体的な製造方法について説明する。
第３図乃至第９図は、本発明の一実施例の製造方法を説
明するための各製造工程におけるＤＲＡＭのメモリセル
を示す要部断面図である。
明するための各製造工程におけるＤＲＡＭのメモリセル
を示す要部断面図である。
まず、ｐ−型の半導体基板１を用意する。そして、半導
体素子形成領域以外の半導体基板１主面上部にフィール
ド絶縁膜２を形成し、半導体素子形成領域であってスイ
ッチング素子形成領域の半導体基板１主面部に、その主
面から内部方向に伸びる細孔３Ａを形成する。この細孔
３Ａは、異方性エツチング技術を用いて形成すればよい
。
体素子形成領域以外の半導体基板１主面上部にフィール
ド絶縁膜２を形成し、半導体素子形成領域であってスイ
ッチング素子形成領域の半導体基板１主面部に、その主
面から内部方向に伸びる細孔３Ａを形成する。この細孔
３Ａは、異方性エツチング技術を用いて形成すればよい
。
この後、第３図に示すように、少なくとも細孔３Ａにそ
ってＭ Ｉ Ｓ ＦＥＴのゲート絶縁膜となる絶縁膜４
を形成する。−この絶縁膜４は、例えば。
ってＭ Ｉ Ｓ ＦＥＴのゲート絶縁膜となる絶縁膜４
を形成する。−この絶縁膜４は、例えば。
熱酸化技術による酸化シリコン膜を用いて形成すればよ
い。
い。
第３図に示す工程の後に、フィールド絶縁膜２゜絶縁膜
４上部に導電層５Ａを形成する。この導電層５Ａは、例
えば、化学的気相析出（以下、ＣｖＤという）技術によ
る多結晶シリコン膜に、低抵抗化のためのリンイオンを
導入したものを用いて形成すればよい。また、導電層５
Ａは、少なくともワード線となる部分において、その抵
抗値を低減し情報の読み出し及び書き込み動作速度を向
上するために、多結晶シリコン層上部に高融点金属層又
は高融点金属とシリコンとの化合物であるシリサイド層
を被着したものを用いて形成してもよい。これは、製造
工程における第１層目の導電層形成工程により形成され
る。高融点金属層又はシリサイド層としては、例えば、
モリブデン、タングステン、チタン、タンタル又はこれ
らのシリサイドを用いればよい。
４上部に導電層５Ａを形成する。この導電層５Ａは、例
えば、化学的気相析出（以下、ＣｖＤという）技術によ
る多結晶シリコン膜に、低抵抗化のためのリンイオンを
導入したものを用いて形成すればよい。また、導電層５
Ａは、少なくともワード線となる部分において、その抵
抗値を低減し情報の読み出し及び書き込み動作速度を向
上するために、多結晶シリコン層上部に高融点金属層又
は高融点金属とシリコンとの化合物であるシリサイド層
を被着したものを用いて形成してもよい。これは、製造
工程における第１層目の導電層形成工程により形成され
る。高融点金属層又はシリサイド層としては、例えば、
モリブデン、タングステン、チタン、タンタル又はこれ
らのシリサイドを用いればよい。
そして、導電層５Ａ上部に絶縁膜７Ａを形成し、第４図
に示すように、細孔３Ａを埋込むようにその部分の絶縁
膜７Ａ上部に選択的に熱処理用マスク１４を形成する。
に示すように、細孔３Ａを埋込むようにその部分の絶縁
膜７Ａ上部に選択的に熱処理用マスク１４を形成する。
絶縁膜７Ａは、熱酸化技術による酸化シリコン膜を用い
て形成すればよい。熱処理用マスク１４は、例えば、Ｃ
ＶＤ技術による窒化シリコン膜を充分に積層し、異方性
エツチング技術によって細孔３Ａ以外の窒化シリコン膜
を除去して形成すればよい。
て形成すればよい。熱処理用マスク１４は、例えば、Ｃ
ＶＤ技術による窒化シリコン膜を充分に積層し、異方性
エツチング技術によって細孔３Ａ以外の窒化シリコン膜
を除去して形成すればよい。
第４図に示す工程の後に、熱処理用マスク１４を用いて
熱処理を施し、第５図に示すように、それ以外の露出し
た絶縁膜７Ａを、エツチング用マスクとなるように、そ
れよりも厚い膜厚の絶縁膜７Ｂに形成する。
熱処理を施し、第５図に示すように、それ以外の露出し
た絶縁膜７Ａを、エツチング用マスクとなるように、そ
れよりも厚い膜厚の絶縁膜７Ｂに形成する。
第５図に示す工程の後に、熱処理用マスク１４を選択的
に除去する。そして、絶縁膜７Ｂをエツチング用マスク
として用い、細孔３Ａ底部の絶縁膜７Ａ、導電層５Ａを
除去して絶縁膜４を露出させる。これは、異方性エツチ
ング技術を用いればよい。
に除去する。そして、絶縁膜７Ｂをエツチング用マスク
として用い、細孔３Ａ底部の絶縁膜７Ａ、導電層５Ａを
除去して絶縁膜４を露出させる。これは、異方性エツチ
ング技術を用いればよい。
そして、絶縁Ｍ７Ｂを不純物導入用マスクとして用い、
第６図に示すように、露出された絶縁膜４を介した半導
体基板１主面部にｎ−型の半導体領域８Ａを形成する。
第６図に示すように、露出された絶縁膜４を介した半導
体基板１主面部にｎ−型の半導体領域８Ａを形成する。
この半導体領域８Ａは、例えば、イオン注入技術によっ
てヒ素イオンを導入し、引き伸し拡散を施して形成すれ
ばよい。
てヒ素イオンを導入し、引き伸し拡散を施して形成すれ
ばよい。
第６図に示す工程の後に、熱処理を施して、第７図に示
すように、導電層５Ａとその他の導電層との電気的な分
離をしかつエツチング用マスクとなるように、導電層５
Ａを覆う絶縁膜７Ｃを形成する。この絶縁膜７Ｃは、半
導体領域８Ａの引き伸し拡散によって形成してもよい。
すように、導電層５Ａとその他の導電層との電気的な分
離をしかつエツチング用マスクとなるように、導電層５
Ａを覆う絶縁膜７Ｃを形成する。この絶縁膜７Ｃは、半
導体領域８Ａの引き伸し拡散によって形成してもよい。
第７図に示す工程の後に、絶縁膜７Ｃをエツチング用マ
スクとして用い、細孔３Ａ底部の絶縁膜４、半導体領域
８Ａ及び半導体基板ｌを部分的に除去して、情報蓄積用
容量素子を形成するための細孔３Ｂを形成する。これは
、異方性エツチング技術によって形成すればよい。
スクとして用い、細孔３Ａ底部の絶縁膜４、半導体領域
８Ａ及び半導体基板ｌを部分的に除去して、情報蓄積用
容量素子を形成するための細孔３Ｂを形成する。これは
、異方性エツチング技術によって形成すればよい。
そしてｌＭＩＳＦＥＴのゲート電極、半導体領域及びワ
ード線を形成するためのエツチング、不純物導入用マス
ク１５を形成する。これは、例えば、ホトレジスト膜を
用いて形成すればよい。
ード線を形成するためのエツチング、不純物導入用マス
ク１５を形成する。これは、例えば、ホトレジスト膜を
用いて形成すればよい。
この後、エツチング、不純物導入用マスク１５を用いて
絶縁膜７Ｃ，導電層５Ａにエツチングを施し、絶縁膜７
Ｄ、ゲート電極とな、る導電層５及びワード線となる導
電層６（図示していない）を形成する。
絶縁膜７Ｃ，導電層５Ａにエツチングを施し、絶縁膜７
Ｄ、ゲート電極とな、る導電層５及びワード線となる導
電層６（図示していない）を形成する。
そして、エツチング、不純物導入用マスク１５を用い、
第８図に示すように、絶縁膜４を介した半導体基板１主
面部にｎ＋型の半導体領域８Ｂを形成する。この半導体
領域８Ｂは、例えば、イオン注入技術によってヒ素イオ
ンを導入し、引き伸し拡散を施して形成すればよい。
第８図に示すように、絶縁膜４を介した半導体基板１主
面部にｎ＋型の半導体領域８Ｂを形成する。この半導体
領域８Ｂは、例えば、イオン注入技術によってヒ素イオ
ンを導入し、引き伸し拡散を施して形成すればよい。
第８図に示す工程の後に、エツチング、不純物導入用マ
スク１５を選択的に除去する。
スク１５を選択的に除去する。
そして、少なくとも細孔３Ｂにそった半導体基板１主面
上部に絶縁膜９Ａ（図示していない）を形成する。この
絶縁膜９Ａは１例えば、熱酸化技術による酸化シリコン
膜上部に、情報となる電荷の蓄積量を増大することがで
きるＣＶＤ［術による窒化シリコン膜を形成したものを
用いて形成すればよい。この絶縁膜９Ａの特に酸化シリ
コン膜を形成する熱処理工程で、導電層５，６を覆う絶
縁膜７が形成される。
上部に絶縁膜９Ａ（図示していない）を形成する。この
絶縁膜９Ａは１例えば、熱酸化技術による酸化シリコン
膜上部に、情報となる電荷の蓄積量を増大することがで
きるＣＶＤ［術による窒化シリコン膜を形成したものを
用いて形成すればよい。この絶縁膜９Ａの特に酸化シリ
コン膜を形成する熱処理工程で、導電層５，６を覆う絶
縁膜７が形成される。
この後、絶縁膜９Ａ上部に導電層１０Ａ （図示してい
ない）を形成し、それらにエツチングを施して、第９図
に示すように、導電プレート１ｏ及び絶縁膜９を形成す
る。導電プレート１ｏは、例えば、ＣＶＤ技術による多
結晶シリコン膜に、低抵抗化のためのリンイオンを導入
したものを用いて形成すればよい。これは、製造工程に
おける第２層目の導電層形成工程により形成される。
ない）を形成し、それらにエツチングを施して、第９図
に示すように、導電プレート１ｏ及び絶縁膜９を形成す
る。導電プレート１ｏは、例えば、ＣＶＤ技術による多
結晶シリコン膜に、低抵抗化のためのリンイオンを導入
したものを用いて形成すればよい。これは、製造工程に
おける第２層目の導電層形成工程により形成される。
第９図に示す工程の後に、絶縁膜１１及び接続孔１２を
形成し、前記第１図及び第２図に示すように、接続孔１
２を介して所定の半導体領域８Ｂと電気的に接続するよ
うに、絶縁膜１１上部にビット線となる導電層１３を形
成する。この導電層１３は１例えば、スパッタ技術によ
るアルミニウム膜を用いて形成すればよい。これは、製
造工程における第３層目の導電層形成工程により形成さ
れる。
形成し、前記第１図及び第２図に示すように、接続孔１
２を介して所定の半導体領域８Ｂと電気的に接続するよ
うに、絶縁膜１１上部にビット線となる導電層１３を形
成する。この導電層１３は１例えば、スパッタ技術によ
るアルミニウム膜を用いて形成すればよい。これは、製
造工程における第３層目の導電層形成工程により形成さ
れる。
こ熟ら一連の製造工程によって、本実施例のＤＲＡＭは
完成する。なお、この後に、保護膜等の処理工程を施し
てもよい。
完成する。なお、この後に、保護膜等の処理工程を施し
てもよい。
［効果］
以上説明したように、本願において開示された新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。
術手段によれば、以下に述べるような効果を得ることが
できる。
（１）半導体基板主面部に細孔を設け、この一つの細孔
にスイッチング素子と容量素子とを重ねるように埋込ん
で設けたことにより、どちらか一方の形成に要する面積
を略必要としなくなるので、それらの占有面積を著しく
縮小することができる。
にスイッチング素子と容量素子とを重ねるように埋込ん
で設けたことにより、どちらか一方の形成に要する面積
を略必要としなくなるので、それらの占有面積を著しく
縮小することができる。
（２）前記（１）により、スイッチング素子と容量素子
との占有面積を著しく縮小することができるので、半導
体集積回路装置の集積度を向上することができる。
との占有面積を著しく縮小することができるので、半導
体集積回路装置の集積度を向上することができる。
（３）前記（１）により、スイッチング素子と情報蓄積
用容量素子との占有面積を著しく縮小することができる
ので、メモリセルの占有面積を縮小し、ＤＲＡＭの集積
度を向上することができる。
用容量素子との占有面積を著しく縮小することができる
ので、メモリセルの占有面積を縮小し、ＤＲＡＭの集積
度を向上することができる。
（４）前記（３）により、メモリセルの占有面積を縮小
し、その集積度を向上することができるので、ＤＲＡＭ
の大容量化を図ることができる。
し、その集積度を向上することができるので、ＤＲＡＭ
の大容量化を図ることができる。
以」二、本発明者によってなされた発明を前記実施例に
もとずき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
もとずき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
例えば、前記実施例は細孔を用いた例について説明した
が、細溝を用いてもよい。
が、細溝を用いてもよい。
また、前記実施例はＤＲＡＭに適用した例について説明
したが、スイッチング素子と容量素子とを有するその他
の半導体集積回路装置に適用してもよい。
したが、スイッチング素子と容量素子とを有するその他
の半導体集積回路装置に適用してもよい。
第１図は、本発明の一実施例を説明するためのＤＲＡＭ
のメモリセルを示す要部平面図、第２図は、第１図のｕ
−ｎ切断線における断面図１ 、第３図乃至第９図は、本発明の一実施例の製造方法を
説明するための各製造工程におけるＤＲＡＭのメモリセ
ルを示す要部断面図である。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
。 ３Ａ、３Ｂ・・・細孔、４，７，７Ａ乃至７Ｄ、９゜９
Ａ、１１・・・絶縁膜、５，５Ａ、６．ＩＯＡ、１３・
・・導電層、８Ａ、−８Ｂ・・・半導体領域、１０・・
・導電プレート、１２・・・接続孔、１４．１５・・・
マスクである。 １’、、′、ｈ 代理” 弁１ 高橋明夫 （、ご、り第 １
図 第 ２ 図 第 ３ 図・ 第 ４ 図 第 ５ 図 第 ６ 図 第 ７ 図 第 ８ 図 第 ９ 図
のメモリセルを示す要部平面図、第２図は、第１図のｕ
−ｎ切断線における断面図１ 、第３図乃至第９図は、本発明の一実施例の製造方法を
説明するための各製造工程におけるＤＲＡＭのメモリセ
ルを示す要部断面図である。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
。 ３Ａ、３Ｂ・・・細孔、４，７，７Ａ乃至７Ｄ、９゜９
Ａ、１１・・・絶縁膜、５，５Ａ、６．ＩＯＡ、１３・
・・導電層、８Ａ、−８Ｂ・・・半導体領域、１０・・
・導電プレート、１２・・・接続孔、１４．１５・・・
マスクである。 １’、、′、ｈ 代理” 弁１ 高橋明夫 （、ご、り第 １
図 第 ２ 図 第 ３ 図・ 第 ４ 図 第 ５ 図 第 ６ 図 第 ７ 図 第 ８ 図 第 ９ 図
Claims (1)
- 【特許請求の範囲】 １、スイッチング素子と容量素子との直列回路を有する
半導体集積回路装置であって、半導体基板主面部にその
主面から内部方向に形成される細孔又は細溝を設け、該
細孔又は細溝に前記スイッチング素子と容量素子とを埋
込んで設けたことを特徴とする半導体集積回路装置。 ２、前記スイッチング素子は、前記容量素子の上部に設
けられていることを特徴とする特許請求の範囲第１項記
載の半導体集積回路装置。 ３、前記スイッチング素子と容量素子との直列回路は、
ダイナミック型ランダムアクセスメモリを構成するメモ
リセルであることを特徴とする特許請求の範囲第１項又
は第２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142345A JPS6122665A (ja) | 1984-07-11 | 1984-07-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142345A JPS6122665A (ja) | 1984-07-11 | 1984-07-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6122665A true JPS6122665A (ja) | 1986-01-31 |
Family
ID=15313198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59142345A Pending JPS6122665A (ja) | 1984-07-11 | 1984-07-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6122665A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123360A (ja) * | 1984-07-12 | 1986-01-31 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
| JPS61116868A (ja) * | 1984-08-31 | 1986-06-04 | テキサス インスツルメンツ インコ−ポレイテツド | メモリセルアレイ及びその製造方法 |
| JPS6333862A (ja) * | 1986-07-28 | 1988-02-13 | Nec Corp | 半導体記憶装置の製造方法 |
| JPS6346760A (ja) * | 1986-08-14 | 1988-02-27 | Toshiba Corp | 半導体記憶装置の製造方法 |
| JPS63143860A (ja) * | 1986-12-08 | 1988-06-16 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS63227050A (ja) * | 1987-03-17 | 1988-09-21 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US4989055A (en) * | 1989-06-15 | 1991-01-29 | Texas Instruments Incorporated | Dynamic random access memory cell |
| US5027173A (en) * | 1987-11-17 | 1991-06-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with two separate gates per block |
| US5034787A (en) * | 1990-06-28 | 1991-07-23 | International Business Machines Corporation | Structure and fabrication method for a double trench memory cell device |
| US5064777A (en) * | 1990-06-28 | 1991-11-12 | International Business Machines Corporation | Fabrication method for a double trench memory cell device |
| US5183774A (en) * | 1987-11-17 | 1993-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of making a semiconductor memory device |
| US5244824A (en) * | 1990-09-05 | 1993-09-14 | Motorola, Inc. | Trench capacitor and transistor structure and method for making the same |
-
1984
- 1984-07-11 JP JP59142345A patent/JPS6122665A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0351113B2 (ja) * | 1984-07-12 | 1991-08-05 | Nippon Telegraph & Telephone | |
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