JP2608054B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、絶縁型電界効果トランジスタと情報記憶
部である容量とを含んでなるダイナミツク型の半導体記
憶装置の製造方法に関するものである。
部である容量とを含んでなるダイナミツク型の半導体記
憶装置の製造方法に関するものである。
一般に半導体記憶装置、特にダイナミックメモリにお
いては、その高集積化に伴い、情報記憶部であるメモリ
セルの占める面積は非常に小さくなり、その限られた面
積の中でより多くの容量を確保するために、種々のメモ
リセルが提案されている。第３図（ａ）は例えば、半導
体基板に細孔（以下トレンチ領域と呼ぶ）を形成し、そ
の側壁を容量部として利用し、容量の確保を図ろうとす
る（例えば、特公昭58−12739号公報）従来の半導体記
憶装置の平面図を、第３図（ｂ）は第３図（ａ）のIII
B−III B線における断面図を表わす。第４図（ａ）は、
この半導体記憶装置が折り返しビツト線構成に適するよ
うに配置された場合の平面図で、第４図（ｂ）は第４図
（ａ）のIV B−IV B線における断面図であり、第５図
（ａ）〜（ｃ）はこの半導体記憶装置の製造工程を表わ
す断面図である。
いては、その高集積化に伴い、情報記憶部であるメモリ
セルの占める面積は非常に小さくなり、その限られた面
積の中でより多くの容量を確保するために、種々のメモ
リセルが提案されている。第３図（ａ）は例えば、半導
体基板に細孔（以下トレンチ領域と呼ぶ）を形成し、そ
の側壁を容量部として利用し、容量の確保を図ろうとす
る（例えば、特公昭58−12739号公報）従来の半導体記
憶装置の平面図を、第３図（ｂ）は第３図（ａ）のIII
B−III B線における断面図を表わす。第４図（ａ）は、
この半導体記憶装置が折り返しビツト線構成に適するよ
うに配置された場合の平面図で、第４図（ｂ）は第４図
（ａ）のIV B−IV B線における断面図であり、第５図
（ａ）〜（ｃ）はこの半導体記憶装置の製造工程を表わ
す断面図である。
図において、（１）はｐ形半導体基板、（２はフイー
ルド酸化膜、（３）は素子間分離用のチヤネルストツプ
p+形領域、（４）は第１層目の多結晶シリコン、（５）
はキヤパシタ絶縁膜、（6a）〜（6b）はn+形拡散層、
（７）はビツト線となるAl配線、（８）及び（8a）〜
（8d）はワード線を構成する第２層目の多結晶シリコ
ン、（９）はビツト線を形成するAl配線（７）とn+形拡
散層（6b）とを電気的に接続するコンタクト孔で、情報
電荷を蓄積する容量部はキヤパシタ絶縁膜（５）をはさ
んで前記n+形拡散層（6a）と第１層目の多結晶シリコン
（４）との間で形成される。そして言うまでもなく、n+
形拡散層（6b）と多結晶シリコン（8a）及び（8d）とが
MOSTをそれぞれ構成している。（10），（11）は対向し
て形成されたトレンチ領域で、情報電荷蓄積部が構成さ
れる。なお、第３図（ａ），第４図（ａ）等、平面図に
ついてはAlビツト線（７）を省略した。
ルド酸化膜、（３）は素子間分離用のチヤネルストツプ
p+形領域、（４）は第１層目の多結晶シリコン、（５）
はキヤパシタ絶縁膜、（6a）〜（6b）はn+形拡散層、
（７）はビツト線となるAl配線、（８）及び（8a）〜
（8d）はワード線を構成する第２層目の多結晶シリコ
ン、（９）はビツト線を形成するAl配線（７）とn+形拡
散層（6b）とを電気的に接続するコンタクト孔で、情報
電荷を蓄積する容量部はキヤパシタ絶縁膜（５）をはさ
んで前記n+形拡散層（6a）と第１層目の多結晶シリコン
（４）との間で形成される。そして言うまでもなく、n+
形拡散層（6b）と多結晶シリコン（8a）及び（8d）とが
MOSTをそれぞれ構成している。（10），（11）は対向し
て形成されたトレンチ領域で、情報電荷蓄積部が構成さ
れる。なお、第３図（ａ），第４図（ａ）等、平面図に
ついてはAlビツト線（７）を省略した。
この半導体記憶装置は、半導体基板中にトレンチ領域
を形成し、その側面及び底面部も情報電荷蓄積部分とし
て利用しようとするもので、実質的な面積の増加を図つ
ているものである。
を形成し、その側面及び底面部も情報電荷蓄積部分とし
て利用しようとするもので、実質的な面積の増加を図つ
ているものである。
この従来の半導体記憶装置の製法を第５図（ａ）〜
（ｃ）にもとづいて説明する。まず、素子間分離領域と
なるべきところにポロンをイオン注入し、素子間分離用
のp+形のチヤネルツトツプ領域（３）を形成し、ついで
フイールド酸化膜（２）を形成する（第５図（ａ））。
ついでトレンチ領域（10），（11）を形成し、ヒ素のイ
オン注入等により、電荷蓄積領域となるn+形拡散領域
（6a）を形成する（第５図（ｂ））。ついで、セルプレ
ートとなる第１層目の多結晶シリコン層（４）を形成
し、ワード線（8a）〜（8d）を第２層目の多結晶シリコ
ンで形成する（第５図（ｃ））。ついで、n+形拡散層
（6b）を形成した後リンガラス等で絶縁層を形成したと
ころで、コンタクト孔（９）を形成しAl配線（７）を施
こして第４図に示した従来の半導体記憶装置を得る。
（ｃ）にもとづいて説明する。まず、素子間分離領域と
なるべきところにポロンをイオン注入し、素子間分離用
のp+形のチヤネルツトツプ領域（３）を形成し、ついで
フイールド酸化膜（２）を形成する（第５図（ａ））。
ついでトレンチ領域（10），（11）を形成し、ヒ素のイ
オン注入等により、電荷蓄積領域となるn+形拡散領域
（6a）を形成する（第５図（ｂ））。ついで、セルプレ
ートとなる第１層目の多結晶シリコン層（４）を形成
し、ワード線（8a）〜（8d）を第２層目の多結晶シリコ
ンで形成する（第５図（ｃ））。ついで、n+形拡散層
（6b）を形成した後リンガラス等で絶縁層を形成したと
ころで、コンタクト孔（９）を形成しAl配線（７）を施
こして第４図に示した従来の半導体記憶装置を得る。
従来の半導体記憶装置の製造方法は以上のように構成
されているが、高集積化を図るためには、トレンチ領域
（10）と（11）との間隔をつめなければならない。その
ため対向するトレンチ領域（10），（11）の対向する側
面に生じる空乏層がつながり、パンチスルーがおこり、
蓄積された情報が破壊されるという問題があり、必ずし
も高集積化には対向できないという欠点があつた。
されているが、高集積化を図るためには、トレンチ領域
（10）と（11）との間隔をつめなければならない。その
ため対向するトレンチ領域（10），（11）の対向する側
面に生じる空乏層がつながり、パンチスルーがおこり、
蓄積された情報が破壊されるという問題があり、必ずし
も高集積化には対向できないという欠点があつた。
以上のような問題点を解消するものとして、例えば特
開昭61−136256号公報に示されるように、１つのトレン
チ領域内に２つの容量素子を形成するようにしたものが
あるが、該公報ではトレンチ内での素子分離が、トレン
チ底部のフィールド酸化膜及びこれに続くように側壁面
に形成された絶縁膜を用いて行なわれ、キャパシタ電極
用の拡散層がトレンチ側壁面にしか形成されていないた
め、電荷蓄積部分の容量が少なく充分な情報量を蓄積で
きないという不具合があった。
開昭61−136256号公報に示されるように、１つのトレン
チ領域内に２つの容量素子を形成するようにしたものが
あるが、該公報ではトレンチ内での素子分離が、トレン
チ底部のフィールド酸化膜及びこれに続くように側壁面
に形成された絶縁膜を用いて行なわれ、キャパシタ電極
用の拡散層がトレンチ側壁面にしか形成されていないた
め、電荷蓄積部分の容量が少なく充分な情報量を蓄積で
きないという不具合があった。
この発明は上記のような問題点を解消するためになさ
れたもので、パンチスルーによる蓄積情報の破壊がな
く、充分な情報量を蓄積することができ、しかも高集積
化に適した半導体記憶装置を得ることを目的とする。
れたもので、パンチスルーによる蓄積情報の破壊がな
く、充分な情報量を蓄積することができ、しかも高集積
化に適した半導体記憶装置を得ることを目的とする。
この発明に係る半導体記憶装置の製造方法は、トレン
チ領域を２つのメモリセルに対して１つのトレンチ領域
とし、トレンチ中央の底面部及び側壁部にわたってフィ
ルド酸化膜からなる素子分離領域を形成して、２ビット
分の情報電荷蓄積領域を上記素子分離領域によって分離
したものとして構成し、従来のような対向するトレンチ
の側壁を無くするようにしたものである。
チ領域を２つのメモリセルに対して１つのトレンチ領域
とし、トレンチ中央の底面部及び側壁部にわたってフィ
ルド酸化膜からなる素子分離領域を形成して、２ビット
分の情報電荷蓄積領域を上記素子分離領域によって分離
したものとして構成し、従来のような対向するトレンチ
の側壁を無くするようにしたものである。
この発明における半導体記憶装置の製造方法は、対向
するトレンチ領域の側壁を無くしたので、パンチスルー
による情報破壊が平面キヤパシタのメモリセルと同じレ
ベルにおさえられる。また、各ビットの情報電荷蓄積部
が、トレンチ中央部の底面部及び側面部に形成された素
子間分離領域に沿って形成されているため、キャパシタ
電極用の拡散層領域が拡大されて電荷蓄積容量が増大す
るようになる。
するトレンチ領域の側壁を無くしたので、パンチスルー
による情報破壊が平面キヤパシタのメモリセルと同じレ
ベルにおさえられる。また、各ビットの情報電荷蓄積部
が、トレンチ中央部の底面部及び側面部に形成された素
子間分離領域に沿って形成されているため、キャパシタ
電極用の拡散層領域が拡大されて電荷蓄積容量が増大す
るようになる。
以下、この発明の一実施例を図について説明する。第
１図（ａ）は本発明の一実施例を示す平面図で、第１図
（ｂ）は第１図（ａ）のI B−I B線における断面図で、
それぞれ従来装置を示す第４図（ａ），（ｂ）に対応す
る。また第２図（ａ）〜（ｃ）はこの実施例半導体記憶
装置の製造工程を示す断面図で、第５図（ａ）〜（ｃ）
に対応するものである。第１図において、（12）は本発
明に係るところの１つのトレンチ領域で、従来例では２
つのトレンチ領域（10），（11）より成つていた部分で
ある。
１図（ａ）は本発明の一実施例を示す平面図で、第１図
（ｂ）は第１図（ａ）のI B−I B線における断面図で、
それぞれ従来装置を示す第４図（ａ），（ｂ）に対応す
る。また第２図（ａ）〜（ｃ）はこの実施例半導体記憶
装置の製造工程を示す断面図で、第５図（ａ）〜（ｃ）
に対応するものである。第１図において、（12）は本発
明に係るところの１つのトレンチ領域で、従来例では２
つのトレンチ領域（10），（11）より成つていた部分で
ある。
このように、本発明では、従来装置における２つのト
レンチ領域（10），（11）より成つていた部分を１つの
トレンチ領域（12）で構成し、素子の分離をトレンチ領
域（12）の中央において、底面部及び側面部で行うよう
にしたので、対向するビツトが従来のように側壁で対向
するということがなくなつた。従つて、パンチスルー
が、平面キヤパシタと全く同じレベルに抑えられる。
レンチ領域（10），（11）より成つていた部分を１つの
トレンチ領域（12）で構成し、素子の分離をトレンチ領
域（12）の中央において、底面部及び側面部で行うよう
にしたので、対向するビツトが従来のように側壁で対向
するということがなくなつた。従つて、パンチスルー
が、平面キヤパシタと全く同じレベルに抑えられる。
次にこの実施例に係る半導体記憶装置の製造工程を第
２図（ａ）〜（ｃ）にもとづいて説明する。本実施例で
は、従来の装置とは異なり、まず最初にトレンチ領域
（12）を形成する（第２図（ａ））。ついで、第５図
（ａ）と同様にして、素子間分離用のチヤネルストツプ
領域p+形領域（３）とフイールド酸化膜（２）とを形成
し、n+形拡散層（6a）を形成する（第２図（ｂ））。第
２図（ｃ）以下の工程は第５図（ｃ）以下の工程と対応
し同様に形成される。
２図（ａ）〜（ｃ）にもとづいて説明する。本実施例で
は、従来の装置とは異なり、まず最初にトレンチ領域
（12）を形成する（第２図（ａ））。ついで、第５図
（ａ）と同様にして、素子間分離用のチヤネルストツプ
領域p+形領域（３）とフイールド酸化膜（２）とを形成
し、n+形拡散層（6a）を形成する（第２図（ｂ））。第
２図（ｃ）以下の工程は第５図（ｃ）以下の工程と対応
し同様に形成される。
以上のように、この発明によれば、対向する２ビット
のメモリセルの情報電荷蓄積部を構成するトレンチ領域
を１つのトレンチ領域で形成して、素子間分離をフィル
ド酸化膜を用いてトレンチの中央部において底面部及び
側面部にわたって行うようにして、従来装置のような対
向するトレンチ領域の側壁を無くするようにしたので、
充分な電荷蓄積容量を確保できるとともに、パンチスル
ーによる情報破壊を平面キャパシタのメモリセルと全く
同じレベルに抑えることができる。従って、信頼性の高
い、高集積化の図れる半導体記憶装置が得られる効果が
ある。また、上記フィルド酸化膜を、平面部の素子分離
領域の形成と同一工程で行うことにより、製造工程数の
増大を抑制することができる。
のメモリセルの情報電荷蓄積部を構成するトレンチ領域
を１つのトレンチ領域で形成して、素子間分離をフィル
ド酸化膜を用いてトレンチの中央部において底面部及び
側面部にわたって行うようにして、従来装置のような対
向するトレンチ領域の側壁を無くするようにしたので、
充分な電荷蓄積容量を確保できるとともに、パンチスル
ーによる情報破壊を平面キャパシタのメモリセルと全く
同じレベルに抑えることができる。従って、信頼性の高
い、高集積化の図れる半導体記憶装置が得られる効果が
ある。また、上記フィルド酸化膜を、平面部の素子分離
領域の形成と同一工程で行うことにより、製造工程数の
増大を抑制することができる。
第１図（ａ）はこの発明の一実施例を示す平面図、第１
図（ｂ）は第１図（ａ）のI B−I B線での断面図、第２
図（ａ）〜（ｃ）はこの実施例の製造工程を示す断面
図、第３図（ａ）は従来の半導体記憶装置を示す平面
図、第３図（ｂ）は第３図（ａ）のIII B−III B線での
断面図、第４図（ａ）はホールデツドビツト線に適用し
た従来例を示す平面図、第４図（ｂ）は第４図（ａ）の
IV B−IV B線での断面図、第５図（ａ）〜（ｃ）は第４
図に示した従来装置の製造工程を示す断面図である。 図において、（１）は半導体基板、（２）はフイールド
酸化膜、（４）はキヤパシタ電極用多結晶シリコン、
（6a）はキヤパシタ電極用拡散層、（12）はトレンチ領
域である。 なお、図中、同一符号は同一または相当部分を示す。
図（ｂ）は第１図（ａ）のI B−I B線での断面図、第２
図（ａ）〜（ｃ）はこの実施例の製造工程を示す断面
図、第３図（ａ）は従来の半導体記憶装置を示す平面
図、第３図（ｂ）は第３図（ａ）のIII B−III B線での
断面図、第４図（ａ）はホールデツドビツト線に適用し
た従来例を示す平面図、第４図（ｂ）は第４図（ａ）の
IV B−IV B線での断面図、第５図（ａ）〜（ｃ）は第４
図に示した従来装置の製造工程を示す断面図である。 図において、（１）は半導体基板、（２）はフイールド
酸化膜、（４）はキヤパシタ電極用多結晶シリコン、
（6a）はキヤパシタ電極用拡散層、（12）はトレンチ領
域である。 なお、図中、同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】１個のトランジスタと１個の容量とによっ
て各１ビット分のメモリセルが構成された半導体記憶装
置を製造する方法において、 半導体基板に設けられた１つのトレンチ領域内に、上記
トレンチ領域の中央部において側壁部及び底面部にわた
ってフィルド酸化膜からなる素子分離領域を形成し、少
なくとも該トレンチ領域に該素子領域により分離形成し
てなる２ビット分のメモリセルの容量部を形成すること
を特徴とする半導体記憶装置の製造方法。 - 【請求項２】上記素子分離領域を構成するフィルド酸化
膜を、平面部の素子分離領域の形成時に同時に形成する
ことを特徴とする特許請求の範囲第１項記載の半導体記
憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61250162A JP2608054B2 (ja) | 1986-10-20 | 1986-10-20 | 半導体記憶装置の製造方法 |
| US07/110,462 US4887136A (en) | 1986-10-20 | 1987-10-20 | Semiconductor memory device and the method for manufacturing the same |
| US07/412,742 US4980310A (en) | 1986-10-20 | 1989-09-26 | Method of making a trench dram cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61250162A JP2608054B2 (ja) | 1986-10-20 | 1986-10-20 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63104372A JPS63104372A (ja) | 1988-05-09 |
| JP2608054B2 true JP2608054B2 (ja) | 1997-05-07 |
Family
ID=17203743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61250162A Expired - Lifetime JP2608054B2 (ja) | 1986-10-20 | 1986-10-20 | 半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4887136A (ja) |
| JP (1) | JP2608054B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01138734A (ja) * | 1987-11-25 | 1989-05-31 | Mitsubishi Electric Corp | 複導電体層を有する半導体装置およびその製造方法 |
| JPH01143254A (ja) * | 1987-11-28 | 1989-06-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2641781B2 (ja) * | 1990-02-23 | 1997-08-20 | シャープ株式会社 | 半導体素子分離領域の形成方法 |
| US5429978A (en) * | 1994-06-22 | 1995-07-04 | Industrial Technology Research Institute | Method of forming a high density self-aligned stack in trench |
| US5595926A (en) * | 1994-06-29 | 1997-01-21 | Industrial Technology Research Institute | Method for fabricating a DRAM trench capacitor with recessed pillar |
| US5978056A (en) * | 1995-10-15 | 1999-11-02 | Victor Company Of Japan, Ltd | Reflection-type display apparatus having antireflection films |
| US5874346A (en) * | 1996-05-23 | 1999-02-23 | Advanced Micro Devices, Inc. | Subtrench conductor formation with large tilt angle implant |
| US5767000A (en) * | 1996-06-05 | 1998-06-16 | Advanced Micro Devices, Inc. | Method of manufacturing subfield conductive layer |
| US6040214A (en) * | 1998-02-19 | 2000-03-21 | International Business Machines Corporation | Method for making field effect transistors having sub-lithographic gates with vertical side walls |
| JP2007059813A (ja) * | 2005-08-26 | 2007-03-08 | Toshiba Corp | 半導体装置 |
| KR20160074826A (ko) | 2014-12-18 | 2016-06-29 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4369564A (en) * | 1979-10-29 | 1983-01-25 | American Microsystems, Inc. | VMOS Memory cell and method for making same |
| JPS5812739A (ja) * | 1981-07-16 | 1983-01-24 | Matsushita Electric Ind Co Ltd | 射出圧縮成形方法およびその金型 |
| JPS59117258A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS59136256A (ja) * | 1983-01-27 | 1984-08-04 | 大日本印刷株式会社 | 化粧板の製造方法 |
| JPS6012752A (ja) * | 1983-07-01 | 1985-01-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
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1989
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