JPH01143254A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH01143254A
JPH01143254A JP62300373A JP30037387A JPH01143254A JP H01143254 A JPH01143254 A JP H01143254A JP 62300373 A JP62300373 A JP 62300373A JP 30037387 A JP30037387 A JP 30037387A JP H01143254 A JPH01143254 A JP H01143254A
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JP
Japan
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protrusion
memory device
semiconductor memory
impurity region
electrode
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Application number
JP62300373A
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English (en)
Inventor
Tatsuya Ishii
達也 石井
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］゛ この発明は半導体記憶装置に関し、特にトランジスタと
キャパシタとからなる記憶素子の高集積化を図る半導体
記憶装置に関するものである。
［従来の技術］ 第１５図は一般のＲＡＭの構成の一例を示すブロック図
である。図を参照して、メモリセルアレイ１０１には複
数のワード線および複数のビット線が互いに交差するよ
うに配置されており、それらのワー°ド線とビット線と
の各交点にメモリセルが設けられている。メモリセルの
選択はＸアドレスバッファ・デコーダ１０２によって選
択された１つのワード線と、Ｙアドレスバッファ・デコ
ーダ１０３によって選択された１つのビット線との交点
をもとに行なわれる。選択されたメモリセルにデータが
書込まれたり、あるいはそのメモリセルに蓄えられたデ
ータが読出されたりするが、このデータの書込／読出の
指示はＲ／Ｗ制御回路１０４に与えられる読出／書込制
御信号（Ｒ／Ｗ）によって行なわれる。データの書込時
には、人力データ（Ｄｉｎ）がＲ／Ｗ制御回路１０４を
介して選択されたメモリセルに入力される。一方データ
の読出時には選択されたメモリセルに蓄えられているデ
ータがセンスアンプ１０５によって検出された後増幅さ
れ、データ出力バッファ１０６を介して出力データ（Ｄ
ｏｕｔ）として外部へ出力される。
第１６図はメモリセルの書込／読出動作を説明するため
に示されたダイナミック型メモリセルの等価回路図であ
る。
図を参照して、ダイナミック型メモリセルは１個の電界
効果型トランジスタ１０８とキャパシタ１０９とからな
り、電界効果型トランジスタ１０８のゲート電極はワー
ド線１１０に、キャパシタ１０９に接続するソース／ド
レイン電極はビット線１０７に各々接続する。データの
書込時にはワード線１１０に所定の電位が印加されるこ
とによって、電界効果型トランジスタ１０８が導通する
のでビット線１０７に印加された電荷がキャパシタ１０
９に蓄えられる。一方、データの読出時にはキャパシタ
１０９に蓄えられていた電荷かワード線１１０に所定の
電位が印加されることによって、電界効果型トランジス
タ１０８が導通するのでビット線１０７を介して取出さ
れる。第１７図は折返しビット線構成のダイナミックＭ
ＯＳ　ＲＡＭ（ランダム・アクセス・メモリ）のメモリ
部の甲面配置を示す図であり、第１８図は第１７図のＸ
■−Ｘ■断面図である。
以下、両図を参照してその構成について説明する。
ＲＡＭは半導体基板１の主面の所定位置に形成された分
離酸化膜２によって隣接素子と分離された活性領域１１
２に形成された１対のＭＯＳトランジスタとキャパシタ
とからなる。ＭＯＳトランジスタは半導体基板１の主面
に形成されたソースまたはドレイン領域となる不純物層
５．１１と不純物層５および不純物層１１の間の領域上
であってゲート誘電体膜７を介して形成されるゲート電
極となるワード線４とから構成される。キャパシタは不
純物層５と分離酸化膜２との間の領域に形成された不純
物層５ｂと、不純物層５ｂ上であってキャパシタ誘電体
膜６を介して分離酸化膜２上も含めて形成されるセルプ
レート３とから構成される。トランジスタおよびキャパ
シタを覆うように酸化膜よりなる層間絶縁膜９が形成さ
れ、層間絶縁膜９上に形成されるビット線８は、層間絶
縁膜９に設けられたコンタクトホール１１３のコンタク
ト１１１を介して不純物層１１に接続される。
さらにビット線８は窒化膜よりなる表面保護膜１０によ
って覆われ保護されている。
以上のように構成されているＲＡＭは、ワード線４が選
択されて所定の電位か印加されることによって、その下
方の不純物層５．１１の間の領域を導通させて読込／書
込動作を行なうのである。
［発明が解決しようとする問題点コ 従来の半導体記憶装置では半導体装置を形成するＭＯ３
構造、たとえば前記従来技術で述べたＭＯ８型トランジ
スタ、情報電荷蓄積用キャパシタ等が半導体基板１の平
面上に配置されているため、高集積化を図る現在の１メ
ガビット０ＭＯ３型随時続出書込の半導体記憶装置等で
は、これらが占有する面積は限界の域に達している。し
たがってこれ以上の高集積化を図ることは極めて困難で
あるという問題点があった。
この発明はかかる問題点を解決するためになされたもの
で、半導体基板上の毛面面積を従来の半導体装置よりも
拡大することなく、ＭＯ５構造、たとえばＭＯＳトラン
ジスタ、情報電荷蓄積用キャパシタ等が占Ｈする面積を
大きくとって集積度を高めることができる半導体記憶装
置を得ることを目的とする。
［問題点を周り決するための手段コ この発明に係る半導体記憶装置は、主面を有しかつ主面
に形成された突起部を有する半導体基板を備え、突起部
は側壁と上端部を有し、さらに突起部の側壁に形成され
たトランジスタと、トランジスタに接続され、半導体基
板の主面に形成されたキャパシタとを備えたものである
。
またこの発明の別の発明に係る半導体記憶装置は、主面
を有しかつ主面上に形成された上面が平坦な突起部を有
する半導体基板を備え、突起部は上面と側壁とを有し、
さらに突起部の上面に形成されたトランジスタと、トラ
ンジスタに接続され、突起部の側壁に形成されたキャパ
シタと、突起部の周辺の半導体基板の主面の領域であっ
て、キャパシタ下方に形成された分離絶縁膜とを備えた
ものである。
またこの発明のさらに別の発明に係る半導体記憶装置は
、主面を有し、かつ主面上に形成された上面が平坦な第
１の突起部および第１の突起部上に形成された第１の突
起部より小さい第２の突起部を有する半導体基板を備え
、第１および第２の突起部はそれぞれ側壁を有し、さら
に第２の突起部の側壁に形成されたトランジスタと、ト
ランジスタに接続され、かつ第１の突起部の側壁に形成
されたキャパシタと、第１の突起部の周辺の半導体基板
の主面の領域であってキャパシタ下方に形成された分離
絶縁膜とを備えたものである。
［作１１０ この発明においては、半導体基板の突起部の側壁にトラ
ンジスタが設けられるのでその占有面積を低減すること
ができる。
この発明の別の発明においては、半導体基板の突起部の
側壁にキャパシタが設けられるので、その占有面積を低
減することができる この発明のさらに別の発明においては、半導体基板の第
１の突起部の側壁にキャパシタが、第１の突起部上に形
成される第２の突起部の側壁にトランジスタがそれぞれ
設けられるので、それらの占有面積を低減することがで
きる。
［実施例］ 第１図はこの発明の半導体記憶装置の一実施例の平面レ
イアウトを示す図、第２図は第１図の■−ｎ断面におけ
る断面構造を示す図、第３図も同じく第１図のｍ−ｌ１
１断面における断面構造を示す図である。
以下、第１図〜第３図を参照してその構成について説明
する。
ここで示す実施例は、ＭＯ８型トランジスタに情報電荷
蓄積用のキャパシタを直列接続した１トランジスター１
キヤパシタ型のメモリセルから構成されるＭＯ３型随時
読出書込半導体記憶装置である。シリコン基板よりなる
半導体基板１はその主面に島状の領域としてその表面が
規則的に円柱状に突出する突起部２２を有し、第２図お
よび第３図に示したメモリセルはこの突起部２２の側壁
の表面にＭＯ５型トランジスタを、突起部２２に近接し
た半導体基板１の主面にキャパシタを直列に形成して配
置するとともに、ビット線８およびワード線４を形成し
たものである。すなわち突起部２２の上端部をＭＯ５型
トランジスタの一方のソースまたはドレイン領域となる
不純物層１１とし、ＭＯＳ）ランジスタのゲート電極を
兼ねたワード線４はこの突起部２２の側壁面にゲート誘
電体膜７を介してリング状に形成されている。またキャ
パシタ電極の一方となるセルプレート３は各突起部２２
の半導体基板１の主面上領域に形成され、その主面上領
域において素子を分離する分離酸化膜２は第１図に示す
ように掛目状に配置されている。そしてＭＯ３型トラン
ジスタのゲート電極を兼ねたワード線４は、ビット線８
と直交して配列されているメモリセルのＭＯ８型トラン
ジスタの各々のゲート電極同士が互いに接続されたもの
となっている。また、ＭＯ８型トランジスタの一方のソ
ースまたはドレイン領域となる不純物層１１の円柱端部
の平面で接するビット線８は第２図、第３図に示すよう
にコンタクトホールを介さずに直接コンタクトしている
。すなわち、第１図に示すようにＭＯＳ）ランジスタの
占有する面積は毛面状では無に等しく、集積度の向上に
寄与している。第４Ａ図〜第４Ｎ図は、第１図〜第３図
にて示したこの発明の一実施例の製造方法を示す工程断
面図である。
以下、図を参照してこの製造方法について説明する。
まず半導体基板となるＰ型ｌｉｔ結品シリコン基板より
なる半導体基板１を用意し、この表面に熱酸化により薄
いシリコン酸化膜１４を成長させる。
この上にＣＶＤ　（Ｃｈｅｍｉｃａｌ　　ＶａｐｏｒＤ
ｅｐｏｓｉｔｉｏｎ）によるシリコン窒化膜１５を形成
し、さらにこの上に同じ＜：ＣＶＤによる厚いシリコン
酸化膜１６を形成する。そして突起部を形成しない半導
体基板１の領域のシリコン酸化膜１４，１６、シリコン
窒化膜１５を写真製版工程を経て除去する（第４Ａ図参
照）。
ここでバターニングされて残ったシリコン酸化膜１６は
Ｐ型巣結晶シリコン基板１に島状の領域を突出させた領
域を形成する際の加工用エツチングマスクとなる。次に
このシリコン酸化膜１６をマスクとしてＰ型巣結晶シリ
コン基板１にＲＩＥ（Ｒｅａｃｔ　　ｉｖｅ　　　Ｉｏ
ｎ　　　Ｅｔｃｈｉｎｇ）を施して溝を掘る。続いて、
その主面が露出、すなわち溝となった領域のＰ型巣結晶
シリコン基板１を熱酸化し、薄いシリコン酸化膜１８を
成長させた後、ＣＶＤによるシリコン窒化膜１９を全面
に形成し、さらにこの上に同じ＜ＣＶＤによる厚いシリ
コン酸化膜２０を形成する（第４Ｂ図参照）次にこの上
方からＲＩＥを施し酸化膜２０．１８および窒化膜１つ
をエツチング除去すると溝の側壁面のみのシリコン酸化
膜２０のみが垂直方向としての膜厚が厚いため、エツチ
ングされずに膜となって残存する。続いて斜めイオン注
入により溝底面と溝側壁面下部に露出しているＰ型巣結
晶シリコン基板１にＡｓを打込む（第４Ｃ図参照）。
Ａｓの打込みによってソースまたはドレイン領域となる
不純物層２３が形成された半導体基板１に、フレオン系
ガスを用いた等方性プラズマエツチングを施して溝底面
とともに溝底面近傍の側壁部分を横方向にエツチングす
る。ここでシリコン酸化膜２０が膜として残存している
領域の溝側壁のシリコン基板面と、前記プラズマエツチ
ングにより横方向に拡大された溝底面近傍の側壁部分の
シリコン基板面とが一直線となるようにエツチングをコ
ントロールする。続いてウェットケミカルエツチングを
施してシリコン酸化膜２０を除去した後、溝下部の表面
に露出しているシリコン基板１を熱酸化し薄いシリコン
酸化膜（図示せず）を成長させた後、フレオン系ガスの
プラズマエツチングを施し、残存のシリコン窒化膜１９
を除去し、さらにウェットケミカルエツチングを施して
全面に残ったシリコン酸化膜１８を除去する（第４Ｄ図
参照）。
次に、この上方からＲＩＥを施し、溝底面の不純物層２
３の一部が形成されているシリコン基板１の表面部を除
去し、溝側壁部のみ不純物層５ａとして残し、続いて熱
酸化により薄いシリコン酸化膜２５、さらにその上にＣ
ＶＤによるシリコン窒化膜２６を形成する。写真製版技
術を用いて、分離酸化膜が形成される領域上のシリコン
窒化膜２６およびシリコン酸化膜２５のみを除去する（
第４Ｅ図参照）。
次に熱酸化により素子間分離となる厚い分離酸化膜２を
形成する。つづいて酸化マスクとなったシリコン窒化膜
２６、シリコン酸化膜２５を全面除去し、続いて溝の底
面および突起部２２の上面にＡｓを垂直（０°）方向に
イオン注入する（第４Ｆ図参照）。
Ａｓの注入によって残存の不純物５ａとともに溝底面に
は不純物層５が、また突起部上部には不純物層１１が形
成された半導体基板１を熱酸化して、溝底面においては
キャパシタ誘電体膜となる酸化膜６を全面に形成し、そ
の上に５ｐｕｔｔｅｒ　　Ｄｅｐｏｓｉｔｉｏｎにより
溝底面におけるキャパシタプレート電極となる導電性の
ポリシリコン膜２９を全面に形成する。ここでポリシリ
コン膜２９はスパッタにより形成されているため、溝側
壁の膜厚が非常に薄くなっている（第４Ｇ図参照）。
次にポリシリコン膜２９表面を熱酸化し、溝側壁の薄い
ポリシリコンをすべてシリコン酸化膜に変えウェットケ
ミカルエツチングを施して、このシリコン酸化膜を除去
する。続いて溝底面に形成されたキャパシタプレート電
極となるポリシリコン膜３をＳＯＧ　（Ｓｐｉｎ　　Ｏ
ｎ　　Ｇｌａｓｓ）を用いたシリコン酸化膜３１で埋め
、さらにゲート誘電体膜となるシリコン酸化膜３０を熱
酸化により形成する（第４Ｈ図参照）。
次の工程からは第１図における■−■方向断面と■−■
方向断面とに分けて説明する。
第４Ｈ図の状態においてこの表面にワード線４となる導
電性のポリシリコン膜３３をＣＶＤにより堆積する。続
いて多層レジストプロセスによりこのポリシリコン膜３
３をパターニングする。第４１図はｎ−ｎ方向断面、第
４Ｊ図はｍ−ｍ方向断面でこの図において下層レジスト
３６がパターニングされた状態となっている。次にＲＩ
Ｅを施してポリシリコン膜３３をエツチングする。次に
層間絶縁膜９となるシリコン酸化膜をＣＶＤにより堆積
して溝の中を埋め、続いてエッチバック法により前記シ
リコン酸化膜を突起部の上端部に形成されたポリシリコ
ン膜２９ａの高さまでエツチングする。この状態を示す
■−■方向断面が第４に図、■−■方向断面が第４Ｌ図
である。
次にフレオン系ガスによるプラズマエツチングを施して
表面に露出したポリシリコン膜３３をエツチングした後
、シリコン酸化膜３０を除去し、続いてスパッタにより
形成されたポリシリコン膜２９ａを除去する。次にウェ
ットケミカルエツチングを施して溝の中に埋め込んだＣ
ＶＤによるシリコン酸化膜９を突起部のシリコン基板面
までエツチングする。さらに溝領域内における窪んだ部
分をＳＯＧを用いたシリコン酸化膜３７で埋めた状態の
■−■方向断面が第４Ｍ図、■−■方向断面が第４Ｎ図
である。
最後に、酸化膜３７上に形成されたアルミニウム膜をパ
ターニングすることによってビット線８を形成し、さら
にシリコン窒化膜による表面保護膜１０により全体を覆
って第２図（ＩＩ−ＩＩ方向断面）および第３図（ｍ−
ｍ方向断面）の状態の半導体記憶装置が完成する。
第５図および第６図はこの発明の他の実施例を示す断面
図であって、先の実施例における第２図および第３図に
相当するものである。
この実施例においては、半導体基板の主面より突出する
突起部の形状が円錐台形状となっている以外、他の構成
は先の実施例と同様である。すなわ円錐台形状の突起部
の側壁にトランジスタが形成され、このトランジスタに
接続されるキャパシタが半導体基板の主面に形成されて
いる。したがってこの実施例では突起部の側壁が斜面と
なっているので先の実施例に競べ若干集積度が劣るもの
の、従来技術と比べた場合優れた集積度をもたらすもの
である。
なお、上記両実施例では、突起部を円柱形状または円錐
台形状としているが、他の突起形状、たとえば角柱形状
、角錐台形状あるいは楕円柱形状等であってもよく同様
の効果を奏する。
また、上記両実施例では、ゲート電極をリング状として
いるが突起部周辺に位置するものであればよく、必ずし
もリング状のごとく連続するものでなくてもよい。
第７図はこの発明の別な発明の一実施例の平面レイアウ
トを示す図、第８図は第７図の■−■断面における断面
構造を示す図、第９図も同じく第７図のＩＸ−ＩＸ断面
における断面構造を示す図である。
以下、第７図〜第９図を参照してこの構成について説明
する。
シリコン基板よりなる半導体基板１は、その主面に島状
の領域としてその表面が規則的に円柱状に突出する突起
部２２を６し、第８図、第９図に示したメモリセルでは
情報電荷蓄積用のキャパシタを構成するセルプレート３
は、この突起部２２の側壁部にキャパシタ誘電体膜６を
介してリング状に形成されて各円柱間の溝の中に埋め込
まれた構造とされている。そして各突起部２２間の底面
領域はすべて素子間を分離する分離酸化膜２が形成され
ている。さらに各突起部２２の上面部中央にビット線８
のコンタクトホール１１３を突起部２２を覆う層間絶縁
膜９に配置し、ＭＯＳ）ランジスタのゲート電極を兼ね
たワード線４は前記コンタクトホール１１３を取囲むよ
うなリング形状に形成されている。リング形状のゲート
電極のチャンネル部は、分離酸化膜２の領域と接触しな
い突起部２２の上面に配置されている。さらにＭＯ８型
トランジスタのゲート電極を兼ねたワード線４は、ビッ
ト線８と直交して配列されているメモリセルのＭＯ８型
トランジスタのゲート電極同士が互いに接続されたもの
となっている。したがって、この構造では情報電荷蓄積
用キャパシタのセルプレート３は突起部２２の側壁、す
なわち分離酸化膜２の領域上に配置されていることによ
り集積度の向上に寄与している。
第１０Ａ図〜第１０Ｌ図は、第７図〜第９図に示したこ
の発明の別の発明の一実施例の製造方法を示す工程断面
図である。
以下、図を参照してこの製造方法について説明する。
まずＰ型巣結晶シリコン基板よりなる半導体基板１を用
意し、この表面に熱酸化による薄いシリコン酸化膜４１
を成長させる。この上にＣＶＤによるシリコン窒化膜４
２を形成し、さらにこの上に同じ＜　ＣＶＤによる厚い
シリコン酸化膜４３を形成する（第１０Ａ図参照）。
そして後工程において溝となる領域の前記シリコン酸化
膜４１．４３、シリコン窒化膜４２を選択的に写真製版
工程を経て除去する（第１０Ｂ図参照）。
ここでパターニングされて残ったシリコン酸化膜４３が
Ｐ型車結晶シリコン基板１に島状の領域を突出させた形
状を形成する際の加工用エツチングマスクとなる。
次にこのシリコン酸化膜４３をマスクとしてＰ型車結晶
シリコン基板１にＲＩＥを施して所定深さの溝４０を形
成する（第１０Ｃ図参照）。
続いて溝４０の内面の領域のＰ型車結晶シリコン基板１
を熱酸化し、薄いシリコン酸化膜４４を成長させた後Ｃ
ＶＤによるシリコン窒化膜４５を溝４０内部を含め全面
に形成し、さらにこの上に同じ＜ＣＶＤによる厚いシリ
コン酸化膜４６を形成する（第１０Ｄ図参照）。
次のこの上方からＲＩＥを施して酸化膜４６および窒化
膜４５を除去すると、溝４０の側壁面に形成されたシリ
コン酸化膜４６のみが上面方向からの膜が厚くなってい
るためエツチングされずに膜となって残存する（第１０
Ｅ図参照）。
続いてウェットケミカルエツチングを施してシリコン酸
化膜４３．４６を除去しく第１０Ｆ図参照）、露出した
窒化膜４２をマスクとして熱酸化により厚いシリコン酸
化膜よりなる分離酸化膜２を形成する。これにより溝底
部において素子間の分離がされることになる。さらにシ
リコン窒化膜４２を除去し、続いて溝４０内部のシリコ
ン酸化膜４４を除去して溝４０の内面に分離酸化膜２の
部分を除いて半導体基板１を露出させる。さらにキャパ
シタ電極の一方となる不純物層を形成するためＡｓを斜
めイオン注入によりシリコン基板１に打込む。なお突起
部上のシリコン酸化膜４１は溝側壁のシリコン酸化膜４
４より厚くしておいてシリコン酸化膜４４の除去の際残
存するようにしておき、この工程では突起部上面にはＡ
ｓが注入されないようにしておく（第１０Ｇ図参照）。
Ａｓ注入後シリコン酸化膜４１を除去し、キャパシタ電
極の他方となる不純物層５ｂが形成された溝４０の側壁
を含め突起部上面を熱酸化して薄い酸化膜４７を形成す
る。次にキャパシタプレート電極やゲート電極となる導
電性のポリシリコン膜４８をＣＶＤにより溝４０内部も
含め酸化膜４７上全面に形成する（第１０Ｈ図参照）。
次の工程から第７図における■−■方向断面とＩＸ−Ｉ
Ｘ方向断面とに分けて説明する。
第１０Ｈ図の工程に続いてエッチバック法によりゲート
電極となる部分を残すマスクを用いて、ポリシリコン膜
４８を突起部表面のシリコン基板の高さまで酸化膜４７
とともにエツチングしてマスク下部の導電性のポリシリ
コンによりワード線４を形成する。このワード線４をマ
スクにトランジスタのソースまたはドレイン領域を形成
するためにＡｓ注入を行なう。この状態を示す■−■方
同断面が第１０Ｉ図、ＩＸ−ＩＸ方向断面が第１ＯＪ図
である。
次に層間絶縁膜９をゲート電極を覆うように全面に堆積
し、写真製版工程を経てビット線のコンタクトホール１
１３を形成した状態の■−■方向断面が第１０に図、Ｉ
Ｘ−ＩＸ方向断面が第１０Ｌ図である。
最後にコンタクトホール１１３を充填するように層間絶
縁膜９上に形成されたアルミニウム膜をパターニングす
ることによってビット線８を形成し、さらにシリコン窒
化膜による表面保護膜１０により全体を覆って第８図（
■−■方向断面）および第９図（ＩＸ−ＩＸ方向断面）
の状態の半導体記憶装置が完成する。
なお上記実施例では、突起部を円筒形状としているが、
他の突起形状たとえば円錐台形状、角柱形状、角錐台形
状あるいは楕円柱形状であってもよく同様の効果を奏す
る。
また、上記実施例では、ゲート電極をリング状としてい
るが、必ずしもリング状のごとく連続するものでなくて
もよく、不連続のものであってもよい。
さらに、上記実施例では、突起部以外の半導体基板の主
面はすべて同一レベルとなっているが、突起部として半
導体基板の主面にリング状に形成された溝によって他の
領域と分離された領域を用いてもよい。この場合、隣接
素子領域との関係は双方の溝を独立したものとしてもよ
いし、あるいは一部の部分を共通にした２つのリング状
の溝が接するように形成されたものでもよい。
第１１図はこの発明のさらに別の発明の一実施例の平面
レイアウトを示す図、第１２図は第１１図のｘｎ−ｘ■
断面における断面構造を示す図、第１３図も同じく第１
１図のｘｍ−ｘｍ断面における断面構造を示す図である
。
以下、第１１図〜第１３図を参照してこの構成について
説明する。
シリコン基板よりなる半導体基板１は、その主面に島状
の領域としてその表面が規則的に円柱状に突出する第１
の突起部６２を有し、さらに第１の突起部６２上に第１
の突起部６２より小さいがやはり円柱状に突出した第２
の突起部２２が形成されている。第１２図および第１３
図に示したメモリセルは、この第２の突起部２２の側壁
の表面にＭＯ３型トランジスタを、第１の突起部６２の
側壁にＭＯ３型トランジスタに接続されたキャパシタを
直列に形成して配置するとともにビット線８およびワー
ド線４を形成したものである。すなわち、第２の突起部
の上端部をＭＯ５型トランジスタの一方のソースまたは
ドレイン領域となる不純物層１１とし、ＭＯＳトランジ
スタのゲート電極を兼ねたワード線４はこの第２の突起
部２２の側壁面にゲート誘電体膜７を介してリング状に
形成されている。キャパシタを構成する一方電極となる
不純物層５が第１の突起部６２の側壁に形成され、この
不純物層５は第２の突起部の側壁に形成されるＭＯＳト
ランジスタのソースまたはドレイン領域に接続すべく、
第１の突起部の平坦部にも一体となって形成される。キ
ャパシタを構成する他方電極となるセルプレート３は第
１の突起部６２の側壁面であって、不純物層５に面して
キャパシタ誘電体膜６を介してリング状に形成されて各
第１の突起部６２の間の溝の中に埋め込まれた構造とさ
れている。そして各第１の突起部６２間の底面領域をす
べて素子間を分離する分離酸化膜２が形成されている。
したがってＭＯＳ）ランジスタの占有する面積は平面的
に見た場合無に等しく集積度の向上に寄与し、また情報
電荷蓄積用キャパシタのセルプレート３は第１の突起部
６２の側壁、すなわち分離酸化膜２の領域上に形成され
ていることにより集積度の向上に寄与している。
第１４Ａ図〜第１４Ｒ図は、第１１図〜第１３図にて示
したこの発明のさらに別の発明の一実施例の製造方法を
示す工程断面図である。
以下、図を参照してこの製造方法について説明する。
まずＰ型車結晶シリコン基板よりなる半導体基板１を用
意し、この表面に熱酸化による薄いシリコン酸化膜１４
を成長させる。この上にＣＶＤによるシリコン窒化膜１
５を形成し、さらにこの上に同じ＜ＣＶＤによる厚いシ
リコン酸化膜１６を形成する。そして第２の突起部を形
成しない半導体基板１の領域のシリコン酸化膜１４，１
６、シリコン窒化膜１５を写真製版工程を経て除去する
（第１４Ａ図参照）。
ここでパターニングされて残ったシリコン酸化膜１６が
Ｐ型巣結晶シリコン基板１に島状の領域を突出させた形
状の第２の突起部を形成する際の加工用エツチングマス
クとなる。次にこのシリコン酸化膜１６をマスクとして
Ｐ型巣結晶シリコン基板１にＲＩＥを施して溝を掘る。
続いてその主面が露出、すなわち溝となった領域のシリ
コン基板１を熱酸化して薄いシリコン酸化膜１８を成長
させた後、ＣＶＤによるシリコン窒化膜１９を全表面に
形成し、さらにこの上に同じ（ＣＶＤによ・る厚いシリ
コン酸化膜２０を形成する（第１４Ｂ図参照）。
次にこの上方からＲＩＥを施し、酸化膜２０゜１８およ
び窒化膜１９をエツチング除去すると溝側壁面のシリコ
ン酸化膜２０のみが垂直方向としての膜厚が厚いためエ
ツチングされずに膜となって残存する。続いて斜めイオ
ン注入により溝底面に露出しているシリコン基板１にＡ
ｓを打込む（第１４Ｃ図参照）。
Ａｓの打込みによってソースまたはドレイン領域となる
不純物層２３が形成された半導体基板１にウェットケミ
カルエツチングを施してシリコン酸化膜１６．２０を除
去した後、溝底部に露出しているシリコン基板１を熱酸
化し、薄いシリコン酸化膜（図示せず）を成長させる。
さらに、フレオン系ガスのプラズマエツチングを施して
シリコン窒化膜１９を除去した後、ウェットケミカルエ
ツチングを施してシリコン酸化膜１８を除去する（第１
４Ｄ図参照）。
次にＲＩＥを施して溝底面の不純物層２３のシリコン基
板１をエツチングして第２の突起部の側壁部にのみ不純
物層５ａを残す。次にシリコン基板１上の全自由表面を
熱酸化し薄いシリコン酸化膜５０を成長させた後、この
上にＣＶＤによるシリコン窒化膜５１を形成し、さらに
この上に同じ＜ＣＶＤによる厚いシリコン酸化膜５２を
形成する。続いて第１の突起部を形成した半導体基板１
の所定領域のシリコン酸化膜５０，５２、シリコン窒化
膜５１を写真製版工程を経て除去する（耐１４Ｅ図参照
）。
ここでパターニングされて残ったシリコン酸化膜５２が
、シリコン基！１ｉ２１に段差状の第１の突起部形成の
際の加工用エツチングマスクとなる。
次にこのシリコン酸化膜５２をマスクとしてシリコン基
板１にＲＩＥを施して溝４０を掘る。続いてその表面が
露出、すなわちＦｊとなった領域のシリコン基板１を熱
酸化し、薄いシリコン酸化膜５０ａを成長させた後ＣＶ
Ｄによるシリコン窒化膜５３を全自由表面に形成し、さ
らにこの上に同じ＜ＣＶＤによる厚いシリコン酸化膜５
４を形成する（第１．４　Ｆ図参照）。
次にこの上方からＲＩＥを施して酸化膜５２゜５４およ
び窒化膜５３をエツチング除去すると、溝側壁面のシリ
コン酸化膜５４のみが垂直方向としての膜厚が厚くなっ
ているためエツチングされず膜となって残存する（第１
４Ｇ図参照）。
続いてウェットケミカルエツチングを施してシリコン酸
化膜５２．５４を除去する。ここで第２の突起部の側壁
のシリコン窒化膜５１．５３は２重の層として存在して
おり、このエツチング工程にて外側のシリコン窒化膜５
３が酸化膜５２と共に除去されるようにエツチングをコ
ントロールする（第１４Ｈ図参照）。
次に窒化膜５１をマスクとして、溝４０の底部に熱酸化
により厚いシリコン酸化膜よりなる分離酸化膜２を形成
する。これにより溝底部において素子間の分離がされる
ことになる。さらに、シリコン窒化膜５１を除去し、さ
らに溝４０内部のシリコン酸化膜５０ａを除去して溝４
０の内面に分離酸化膜２の部分を除いて半導体基板１を
露出させる。さらにキャパシタ電極の一方となる不純物
層を形成するためＡｓを斜めイオン注入によりシリコン
基板１に打込む。なお満４０の側壁以外の領域のシリコ
ン酸化膜５０は溝４０の側壁領域のシリコン酸化膜５０
ａより厚くしておき、この工程において満４０の側壁以
外の領域はシリコン酸化膜で覆われた状態にし、これを
マスクとしてＡＳが注入されないようにする（第１４Ｉ
図参照）。
Ａｓ注入後、シリコン酸化膜５０を除去し、キャパシタ
電極の他方となる不純物層５ｂが形成された溝４０の側
壁を含め、第１および第２の突起部上面を熱酸化して薄
い酸化膜５５を形成する。
次にキャパシタプレート電極となる導電性のポリシリコ
ン膜５６をＣＶＤにより溝４Ｑ内部を含め酸化膜５５上
全面に形成する（第１４Ｊ図参照）。
続いてエッチバック法によりポリシリコン膜５６を第１
の突起部上面の高さまで酸化膜５５とともにエツチング
した後、トランジスタのソースあるいはドレイン領域と
なる不純物層を第１および第２の突起部のそれぞれ上面
に形成するためＡｓを垂直（０°）方向にイオン注入す
る（第１４に図参照）。
次に第１の突起部の上面をＳＯＧを用いて所定厚さのシ
リコン酸化膜５７で埋める（第１４Ｌ図参照）。
次の工程からは第１１図におけるｘｎ−ｘｉ方向断面と
ｘｍ−ｘｍ方向断面とに分けて説明する。
第１４Ｌ図の状態においてゲート誘電体膜となるシリコ
ン酸化膜５８を第２の突起部全面に熱酸化により形成し
、この上にワード線となる導電性のポリシリコン膜５９
をＣＶＤにより堆積する。
続いて多層レジストプロセスを用いてポリシリコン５つ
をバターニングする。この多層レジストプロセスによっ
てパターニングされたレジスト６０をマスクとして、第
１の突起部上面のポリシリコン膜５９をＲＩＥにてエツ
チング除去した状態を示すのがｘｎ−ｘｎ方向断面の第
１４Ｍ図である。
ｘｍ−ｘｍ方向断面においてはレジスト６０はパターニ
ングされず全面に残り、したがってポリシリコン膜５９
はエツチングされずに残っている状態を示すのが第１４
Ｎ図である。
次にシリコン酸化膜６］をＣＶＤにより堆積し、第２の
突起部の間の領域を埋め、続いてエッチバック法による
このシリコン酸化膜６１を第２の突起部のシリコン酸化
膜５８表面の高さまでエツチングする。この状態を示す
ｘｎ−ｘｎ方向断面が第１４０図、ｘｍ−ｘｍ方向断面
が第１４Ｐ図である。
次にフレオン系ガスによるプラズマエツチングを施して
表面に露出しているポリシリコン膜５９を所定深さエツ
チングした後、第２の突起部の間の領域内における窪ん
だ部分をＳＯＧを用いてシリコン酸化膜６２で埋めた状
態のｘｎ−ｘ■方向断面が第１４Ｑ図、ｘｍ−ｘｍ方向
断面が第１４Ｒ図である。
最後に、酸化膜６２上に形成されたアルミニウム膜をバ
ターニングすることによって、ビット線８を形成し、さ
らにシリコン窒化膜による表面保護膜１０により全表面
を覆って第１２図（Ｘｎ−ｘｎ方向断面）および第１３
図（ＸＩ［ｌ−ＸｌＩｒ方向断面）の状態の半導体記憶
装置が完成する。
なお、上記実施例では、第１および第２の突起部を円筒
形状としているが、他の突起形状、たとえば円錐台形状
、角柱形状、角錐台形状あるいは楕円柱形状であっても
よく、またこれらの組合わせでもよく同様の効果を奏す
る。
また上記実施例では、ゲート電極をリング状としている
が、突起部周辺に位置するものであればよく、必ずしも
リング状のごとく連続するものでなくてもよい。
また、上記実施例では、第１の突起部以外の半導体基板
の主面はすべて同一レベルとなっているが、第１の突起
部として半導体基板の主面にリング状に形成された溝に
よって他の領域と分離された領域を用いてもよい。この
場合、隣接素子領域との関係は双方の溝を独立にしたも
のとしてもよいし、あるいは一部の部分を共通にした２
つのリング状の溝が接するように形成されたものでもよ
い。
さらに、上記実施例では、キャパシタは第１の突起部の
側壁のみ形成されているが、第１の突起部の上面部にも
形成されればさらに情報蓄積容量が増大するので有用で
ある。
［発明の効果］ この発明は以上説明したとおり、半導体基板の突起部の
側壁にトランジスタを形成するので、その平面的な占有
面積を低減し、集積度の高い半導体記憶装置となる効果
がある。
また、この発明の別の発明は以上説明したとおり、半導
体基板の突起部の側壁にキャパシタを形成し、かつ突起
部周辺の半導体基板の主面に分離酸化膜を形成したので
集積度が高くなるだけではなく、隣接素子間のキャパシ
タ部におけるパンチスルー現象を防止し得る信頼性の高
い半導体記憶装置となる効果がある。
また、この発明のさらに別の発明は以上説明したとおり
、半導体基板の第１の突起部の側壁にキャパシタが、第
１の突起部上に形成される第２の突起部の側壁にトラン
ジスタがそれぞれ形成され、かつ第１の突起部周辺の半
導体基板の主面に分離酸化膜を形成したので集積度はさ
らに高くなるだけではなく、隣接素子間のキャパシタ部
におけるパンチスルー現象を防止し得る信頼性の高い半
導体記憶装置となる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例における平面レイアウトを
示す図、第２図は第１図のＩＩ−Ｕ方向における断面図
、第３図は第１図の■−■方向における断面図、第４Ａ
図〜第４Ｎ図はこの発明の一実施例の製造方法を示す工
程断面図、第５図および第６図はこの発明の他の実施例
を示す断面図、第７図はこの発明の別の発明の一実施例
の平面レイアウトを示す図、第８図は第７図の■−■方
向における断面図、第９図は第７図のＩＸ−ＩＸ方向に
おける断面図、第１０Ａ図〜第１０Ｌ図はこの発明の別
の発明の一実施例の製造方法を示す工程断面図、第１１
図はこの発明のさらに別の発明の一実施例の平面レイア
ウトを示す図、第１２図は第１１図のｘｎ−ｘｎ方向に
おける断面図、第１３図は第１１図のｘｍ−ｘｍ方向に
おける断面図、第１４Ａ図〜第１４Ｒ図はこの発明のさ
らに別の発明の一実施例の製造方法を示す工程断面図、
第１５図は一般のＲＡＭの構成の一例を示すブロック図
、第１６図はダイナミック型メモリセルの等価回路図、
第１７図は折返しビット線構成のダイナミックＭＯ３Ｒ
ＡＭのメモリ部の平面配置を示す図、第１８図は第１７
図のＸ■−Ｘ■力方向断面図である。 図において、１は半導体基板、２は分離酸化膜、３はセ
ルプレート、４はワード線、５は不純物層、６はキャパ
シタ誘電体膜、７はゲート誘電体膜、８はビット線、９
は層間絶縁膜、１０は表面保護膜、１１は不純物層、２
２は突起部、６２は第１の突起部である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (36)

    【特許請求の範囲】
  1. （１）主面を有し、かつ前記主面に形成された突起部を
    有する半導体基板を備え、前記突起部は側壁と上端部を
    有し、さらに 前記突起部の前記側壁に形成されたトランジスタと、 前記トランジスタに接続され、前記半導体基板の前記主
    面に形成されたキャパシタとを備えた、半導体記憶装置
    。
  2. （２）前記トランジスタは、 前記突起部の前記上端部に形成された第１の不純物領域
    と、 前記第１の不純物領域から所定領域離れた前記突起部の
    前記側壁に形成された第２の不純物領域と、 前記第１および第２の不純物領域の間の前記突起部の前
    記側壁上に形成された第１の電極とからなる、特許請求
    の範囲第１項記載の半導体記憶装置。
  3. （３）前記キャパシタは、 前記第２の不純物領域に接続され、前記突起部に近接す
    る前記半導体基板の主面に形成された第３の不純物領域
    と、 前記第３の不純物領域上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成された第２の電極とからなる
    、特許請求の範囲第２項記載の半導体記憶装置。
  4. （４）前記第１の電極は、前記第１の電極と前記突起部
    との間に形成された第２の絶縁膜を含む、特許請求の範
    囲第２項または第３項記載の半導体記憶装置。
  5. （５）前記第１の電極は、前記突起部の周囲を囲うリン
    グ形状である、特許請求の範囲第２項記載の半導体記憶
    装置。
  6. （６）前記突起部は、円筒形状である、特許請求の範囲
    第１項ないし第５項のいずれかに記載の半導体記憶装置
    。
  7. （７）前記突起部は、円錐台形状である、特許請求の範
    囲第１項ないし第５項のいずれかに記載の半導体記憶装
    置。
  8. （８）前記突起部は、角柱形状である、特許請求の範囲
    第１項ないし第５項のいずれかに記載の半導体記憶装置
    。
  9. （９）前記半導体装置は、さらに配線層を含み、前記配
    線層は前記突起部の前記上端部において前記第１の不純
    物領域に接する、特許請求の範囲第６項、第７項または
    第８項記載の半導体記憶装置。
  10. （１０）前記第２の不純物領域は、前記突起部の前記側
    壁表面部に形成される、特許請求の範囲第２項記載の半
    導体記憶装置。
  11. （１１）主面を有し、かつ前記主面上に形成された上面
    が平坦な突起部を有する半導体基板を備え、前記突起部
    は上面と側壁とを有し、さらに前記突起部の前記上面に
    形成されたトランジスタと、 前記トランジスタに接続され、前記突起部の前記側壁に
    形成されたキャパシタと、 前記突起部の周辺の前記半導体基板の前記主面の領域で
    あって、前記キャパシタ下方に形成された分離絶縁膜と
    を備えた、半導体記憶装置。
  12. （１２）前記トランジスタは、 前記突起部の前記上面の中央部に形成された第１の不純
    物領域と、 前記第１の不純物領域から所定距離離れた位置から前記
    突起部の前記上面の周縁の一部の領域に形成された第２
    の不純物領域と、 前記第１および第２の不純物領域の間の前記突起部の上
    面上に形成された第１の電極とからなる、特許請求の範
    囲第１１項記載の半導体記憶装置。
  13. （１３）前記キャパシタは、 前記第２の不純物領域に接続され、前記突起部の前記側
    壁に形成された第３の不純物領域と、前記第３の不純物
    領域上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成された第２の電極とからなる
    、特許請求の範囲第１２項記載の半導体記憶装置。
  14. （１４）前記第１の電極は、前記第１の電極と前記突起
    部との間に形成された第２の絶縁膜を含む、特許請求の
    範囲第１２項または第１３項記載の半導体記憶装置。
  15. （１５）前記第１の電極は、リング形状である、特許請
    求の範囲第１２項記載の半導体記憶装置。
  16. （１６）前記突起部は、円筒形状である、特許請求の範
    囲第１１項ないし第１５項のいずれかに記載の半導体記
    憶装置。
  17. （１７）前記突起部は、円錐台形状である、特許請求の
    範囲第１１項ないし第１５項のいずれかに記載の半導体
    記憶装置。
  18. （１８）前記突起部は、角柱形状である、特許請求の範
    囲第１１項ないし第１５項のいずれかに記載の半導体記
    憶装置。
  19. （１９）前記突起部は、少なくとも２箇所あり、前記分
    離絶縁膜は、前記突起部に挾まれた前記半導体基板の主
    面の領域に形成された酸化膜である、特許請求の範囲第
    １３項記載の半導体記憶装置。
  20. （２０）前記第２の電極は、前記突起部が形成されてい
    ない前記半導体基板の主面上から前記突起部の前記上面
    の位置まで充填される導電体である、特許請求の範囲第
    １９項記載の半導体記憶装置。
  21. （２１）主面を有し、かつ前記主面上に形成された上面
    が平坦な第１の突起部および前記第１の突起部上に形成
    された前記第１の突起部より小さい第２の突起部を有す
    る半導体基板を備え、前記第１の突起部は上面部および
    側壁を有し、前記第２の突起部は上端部および側壁を有
    し、さらに前記第２の突起部の前記側壁に形成されたト
    ランジスタと、 前記トランジスタに接続され、前記第１の突起部の前記
    側壁に形成されたキャパシタと、 前記第１の突起部の周辺の前記半導体基板の前記主面の
    領域であって、前記キャパシタ下方に形成された分離絶
    縁膜とを備えた、半導体記憶装置。
  22. （２２）前記トランジスタは、 前記第２の突起部の前記上端部に形成された第１の不純
    物領域と、 前記第１の不純物領域から所定距離離れた、前記第２の
    突起部の前記側壁に形成された第２の不純物領域と、 前記第１および第２の不純物領域の間の前記第１の突起
    部の側壁上に形成された第１の電極とからなる、特許請
    求の範囲第２１項記載の半導体記憶装置。
  23. （２３）前記キャパシタは、 前記第２の不純物領域に接続され、前記第１の突起部の
    前記上面部および前記側壁に形成された第３の不純物領
    域と、 前記側壁の前記第３の不純物領域上に形成された第１の
    絶縁膜と、 前記第１の絶縁膜上に形成された第２の電極とからなる
    、特許請求の範囲第２２項記載の半導体記憶装置。
  24. （２４）前記第１の電極は、前記第１の電極と前記第２
    の突起部との間に形成された第２の絶縁膜を含む、特許
    請求の範囲第２２項または第２３項記載の半導体記憶装
    置。
  25. （２５）前記第１の電極は、リング形状である、特許請
    求の範囲第２２項記載の半導体記憶装置。
  26. （２６）前記第１の突起部は、円筒形状である、特許請
    求の範囲第２１項ないし第２５項のいずれかに記載の半
    導体記憶装置。
  27. （２７）前記第１の突起部は、円錐台形状である、特許
    請求の範囲第２１項ないし第２５項のいずれかに記載の
    半導体記憶装置。
  28. （２８）前記第１の突起部は、角柱形状である、特許請
    求の範囲第２１項ないし第２５項のいずれかに記載の半
    導体記憶装置。
  29. （２９）前記第２の突起部は、円筒形状である、特許請
    求の範囲第２１項ないし第２８項のいずれかに記載の半
    導体記憶装置。
  30. （３０）前記第２の突起部は、円錐台形状である、特許
    請求の範囲第２１項ないし第２８項のいずれかに記載の
    半導体記憶装置。
  31. （３１）前記第２の突起部は、角柱形状である、特許請
    求の範囲第２１項ないし第２８項のいずれかに記載の半
    導体記憶装置。
  32. （３２）前記半導体装置は、さらに配線層を含み、前記
    配線層は前記第２の突起部の前記上端部において前記第
    １の不純物領域に接する、特許請求の範囲第２６項、第
    ２７項または第２８項記載の半導体記憶装置。
  33. （３３）前記第２の不純物領域は、前記第２の突起部の
    前記側壁表面部に形成される、特許請求の範囲第２２項
    記載の半導体記憶装置。
  34. （３４）前記第１および第２の突起部よりなる突起部分
    は、少なくとも２箇所あり、前記分離酸化膜は前記突起
    部分に挾まれた前記半導体基板の主面に形成された酸化
    膜である、特許請求の範囲第２３項記載の半導体記憶装
    置。
  35. （３５）前記第２の電極は、前記突起部分が形成されて
    いない前記半導体基板の主面上から前記第１の突起部の
    前記上面部位置まで充填される導電体である、特許請求
    の範囲第３４項記載の半導体記憶装置。
  36. （３６）前記キャパシタは、さらに 前記第１の突起部の前記上面部の前記第３の不純物領域
    上に形成された第３の絶縁膜と、 前記第３の絶縁膜上に形成され、前記第２の電極に接続
    される第３の電極とを含む、特許請求の範囲第２３項記
    載の半導体記憶装置。
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