JPS61285752A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体記憶装置、特に半導体基板の溝に容量と
絶縁ゲート型電界効果トランジスタを形成した半導体記
憶装置に関する。

（ロ）従来の技術 １個のトランジスタと１個のキャパシタより成る１トラ
ンジスタセル構造を有するダイナミックランダムアクセ
スメモリ（Ｄ−ＲＡＭ）では、半導体基板上に互いに電
気的に分離された多数のセルを形成しなくてはならない
。そして大容量Ｄ−ＲＡＭを製造するに際して各メモリ
セルの占有面積をできる限り小さくする必要性がある。

第１図および第２図に示す構造は溝形キャパシタ分離構
造のメモリセルであり、キャパシタを溝形にすることに
よりキャパシタの面積の縮少を図っている。公知文献と
しては特開昭５９−２３６２号公報（ＨＯＩＬ２７１０
４）等が知られている。

第４図に於いて点線で囲まれた領域が１トランジスタと
１キヤパシタより成るセルの１単位である。Ｐ型半導体
基板Ｉ内のセルの中心にＮ＋拡散層（４２を設け、これ
と離間し且つこれを囲む様に他のＮ＋拡散層（４３を設
け、両波散層（４Ｂ（４３間の絶縁膜（４４）上にポリ
シリコンより成るゲート電極（ハ）を設けて１トランジ
スタを形成している。またセルの周辺に政けた溝（ハ）
には底部に分離用のフィールド酸化膜０ηを設け、溝■
内に絶縁膜（財）を介してポリシリコンより成るキャパ
シタ用電極囮を設けて溝（至）側面に１キヤパシタを形
成している。なおフィールド酸化膜０７）下にはＰ＋型
のチャンネルストッパ領域（４９が設けられ、溝■の両
側面に設けたキャパシタを分離している。中心のＮ＋＋
散層（６）にはアルミニウムより成るビット線鏝が接続
され、ゲート電極（４勃はワード線６υとして働く。

（ハ）発明が解決しようとする問題点 しかし斯上した溝形キャパシタ分離構造のメモリセルで
は、ｌキャパシタを溝（ハ）側面に形成できるのでメモ
リセルの占有面積の縮少を図れるが、大容量のメモリを
形成するためにはまだ十分でなく更にメモリセルの占有
面積の縮少が要望されている。

に）問題点を解決するための手段 本発明は断点に鑑みてなされ、溝（２）の上部に斜面（
５）を設けこの斜面（５）に１トランジスタを形成し溝
（２）に１キヤパシタを形成することにより、従来の欠
点を大巾に改善したメモリセルを提供するものである。

（ホ）作用 本発明に依れば、＠　（２）の斜面（５）に１トランジ
スタを形成することにより１トランジスタの平面的な面
積を減少させ、メモリセルの占有面積の縮少を図れる。

（へ）実施例 第１図は本発明に依るメモリセルを説明する上面図であ
り、第２図は第１図のＭ−Ｍ線断面図である。

本発明に依るメモリセルは溝形キャパシタ分離構造を有
し、１個のトランジスタと１個のキャパシタより成るＤ
−ＲＡＭのメモリセルである。第１図の中央の正方形状
の領域に本発明のメモリセルの２単位が形成されている
。Ｐ型の半導体基板（１）は溝（２）によって格子状に
分割された台地状のメサ部（３）を多数形成している。

メサ部（３）の中央にはＮ＋型型数散層４）を設け、メ
サ部（３）の周辺には斜面（５）を溝（２）まで形成し
ている。溝（２）の側面にはＮ＋型型数散層６）を設け
、溝（２）の底面にはフィールド酸化膜（７）とその直
下ＫＰ＋型のチャンネルストッパ領域（８）を設けてい
る。斜面（５）Ｋは絶縁膜（９）を介してポリシリコン
より成るゲート電極α１を設け、両数散層（４）（６）
とで共同してｌトランジスタを形成している。溝（２）
内には絶縁膜（９）を介してＮ＋型型数散層６）上にポ
リシリコンより成るキャパシタ用電極ａυを設けて溝（
２）側面のＮ＋＋散層（６）とで１キヤパシタを形成し
ている。なお第１図で点線で示す様にゲート電極Ｑｌの
ポリシリコンを延在させてワード線（１３を形成し、Ｎ
＋型型数散層４）には一点鎖線で示すアルミニウムより
成るビット線α謙が接続されている。なおワード線０と
ビット線α３ｊｔ層間絶縁膜α４で絶縁されて多層配線
されている。

斯上した本発明に依るメモリセルはｌトランジスタを溝
（２）上部に設げた斜面（５）に形成しているので、１
トランジスタの平面的面積を従来の構造より縮少できる
のである。

次に本発明に依るメモリセルの製造方法を第３図人乃至
第３図Ｈを参照して詳述する。

先ず第３図人に示すように、Ｐ型シリコン基板Ｑ１）上
にパターニングしたレジスト層＠を形成した後、レジス
ト層（社）をマスクとしてシリコン基板１２υをケミカ
ルエツチングして上部溝（ハ）を形成する。

上部溝（ハ）はケミカルエツチングで形成するので深さ
方向と略同じ巾に横方向にもサイドエツチングされて斜
面＠を形成する。

次に第３図Ｂに示すように、シリコン基板０８表面に絶
縁膜（ハ）を付着して上部溝（至）を含めて平坦化を行
い、レジスト層（ハ）を付着した後上部溝（ハ）より狭
い開口を設け、上部溝（ハ）の下に垂直方向にＲＩＥエ
ツチングして下部溝（ハ）を形成する。この上部溝（ハ
）と下部溝−とで本発明に用いる溝を形成している。

次に第３図Ｃに示すように、レジスト層弼を除去した後
、シリコン窒化膜（至）を全面に付着してＲＩＥエツチ
ングを行い、溝＠口の側面に選択的に残存させる。その
後ボロンを加速電圧４０　Ｋ４Ｖ。

ドーズ量４　Ｘ　１０”ｔｘ−”でイオン注入を行い、
溝（５）の底面に選択的にＰ＋型のチャンネルストッパ
領域−を形成する。

次に第３図ＤＫ示すように、シリコン窒化膜（至）をマ
スクとして１０００℃ウェットＯ１雰囲気中で選択酸化
を行い、溝（５）の底面に厚さ０．３〜ｌμ風のＳｉＯ
□より成るフィールド酸化膜（至）を形成する。このと
きフィールド酸化膜（至）下にチャンネルストッパ領域
翰も拡散される。

次に第３図Ｅに示すように、シリコン窒化膜弼をエツチ
ング除去し溝（財）側面を露出した後、リン又はヒ素を
拡散して溝（５）の側面にＮ＋型型数散層０υ形成する
。

次に第３図Ｆ＜示すように、半導体基板（２１）上の絶
縁膜（ハ）をエツチング除去した後、基板１２１）表面
を熱酸化して酸化膜（至）および第１のポリシリコン層
（至）とを全面に付着する。第１のポリシリコン層（至
）は溝＠のために大きくくぼむために平坦化を行う絶縁
膜（ロ）で溝■内を充填する。その後ポリシリコン層（
至）は所定のキャパシタ用電極にエツチングされ、同時
に斜面（財）も露出される。

次に第３図ＧＫ示すように、基板Ｑ１）表面を熱酸化膜
（至）および第２のポリシリコン層（至）とを全面に付
着し、第２のポリシリコン層（至）上に平坦化を行う絶
縁膜（ロ）を形成した後、第２のポリシリコン層（至）
を所定のゲート電極＠にエツチングする。

最後に第３図Ｈに示すように、基板Ｑ１）上面にす（至
）とゲート電極Ｃ３１とで１トランジスタを形成してい
る。

（ト）発明の効果 本発明に依れば１キヤパシタを溝（２）内に形成するだ
けでなく、ｌトランジスタも溝（２）上部の斜面（５）
に形成するので、メモリセルの実質的な平面的面積の縮
少を図れ、大容量メモリに最適のメモリセル構造を実現
できる。

また本発明では分離溝の側面に１キヤパシタを形成し且
つ斜ｆｌｆｔ（５）Ｋｌ）ランジスタを形成しているの
で半導体基板（１）より成るメサ部（３）に２つのメモ
リセルを形成することも可能となり、メモリの大容量化
に寄与できる。

【図面の簡単な説明】

第１図は本発明に依るメモリセルを説明する上面図、第
２図は第１図のＩｔ−Ｉ線断面り、第３図人乃至第３図
Ｈは本発明に依るメモリセルの製造方法を説明する断面
図、第４図は従来のメモリセルを説明する上面図、第５
図は第４図のｖ−ｖ線断面図である。 主な図番の説明 （１）は半導体基板、　（２）は溝、　（３）はメサ部
、（４）（６）はＮ＋型型数散層　（５）は斜面、　（
１１１はゲート電極、　αＤはキャパシタ用電極である
。 出願人　三洋電機株式会社　外１名 代理人　弁理士　　佐　野　静　夫 第３図Ｂ 第３図Ｃ 第３図り 第３図２　　　　　　　２５ 第３図Ｆ

Claims (1)

【特許請求の範囲】
1. （１）情報蓄積部である容量と絶縁ゲート型電界効果ト
   ランジスタを含んでなる半導体記憶装置において、半導
   体基板に上部に斜面を有する溝を形成し、該溝の斜面に
   前記絶縁ゲート型電界効果トランジスタを形成し、前記
   溝の側面に前記容量を形成することを特徴とする半導体
   記憶装置。