JPH06224435A - 金属酸化物半導体ヘテロ接合電界効果トランジスタ（ｍｏｓｈｆｅｔ） - Google Patents
金属酸化物半導体ヘテロ接合電界効果トランジスタ（ｍｏｓｈｆｅｔ）Info
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- 239000004065 semiconductor Substances 0.000 title claims description 23
- 230000005669 field effect Effects 0.000 title claims description 6
- 229910044991 metal oxide Inorganic materials 0.000 title claims description 5
- 150000004706 metal oxides Chemical class 0.000 title claims description 5
- 239000002019 doping agent Substances 0.000 claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims 10
- 239000000758 substrate Substances 0.000 abstract description 21
- 239000010703 silicon Substances 0.000 abstract description 18
- 229910052710 silicon Inorganic materials 0.000 abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 15
- 239000000463 material Substances 0.000 abstract description 4
- 229910052732 germanium Inorganic materials 0.000 abstract description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 60
- 150000004767 nitrides Chemical class 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- 206010035148 Plague Diseases 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 241000607479 Yersinia pestis Species 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 210000002381 plasma Anatomy 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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Abstract
(57)【要約】
【目的】 縦型金属酸化物半導体ヘテロ接合電界効果ト
ランジスタ（ＭＯＳＨＦＥＴ）およびその製作方法を提
供すること。 【構成】 ＭＯＳＨＦＥＴは、Ｎ+シリコン層、Ｎ-シリ
コン層、Ｐ-Ｓｉ1-xＧｅx層、Ｐ-シリコン層、およびＮ
-シリコン層を、次々に重ねて成長させて形成した層状
ウェハ内にある。上の３層を貫通して溝をエッチングし
て、ＭＯＳＨＦＥＴのヘテロ接合チャネルのアイランド
を形成する。溝内に付着または成長させたゲートが、溝
の底部にあるドレインから溝の上面近くの層中にあるソ
ースまで垂直に延びる。
ランジスタ（ＭＯＳＨＦＥＴ）およびその製作方法を提
供すること。 【構成】 ＭＯＳＨＦＥＴは、Ｎ+シリコン層、Ｎ-シリ
コン層、Ｐ-Ｓｉ1-xＧｅx層、Ｐ-シリコン層、およびＮ
-シリコン層を、次々に重ねて成長させて形成した層状
ウェハ内にある。上の３層を貫通して溝をエッチングし
て、ＭＯＳＨＦＥＴのヘテロ接合チャネルのアイランド
を形成する。溝内に付着または成長させたゲートが、溝
の底部にあるドレインから溝の上面近くの層中にあるソ
ースまで垂直に延びる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、より詳細には、本発明は自己整合ソース
領域と自己整合ドレイン領域とを有する金属酸化物半導
体電界効果トランジスタ（ＭＯＳＦＥＴ）に関する。
造方法に関し、より詳細には、本発明は自己整合ソース
領域と自己整合ドレイン領域とを有する金属酸化物半導
体電界効果トランジスタ（ＭＯＳＦＥＴ）に関する。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）は当技
術分野で知られている。一般にＭＯＳＦＥＴと呼ばれる
絶縁ゲートＦＥＴも当技術分野で知られている。ｎチャ
ネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴを製作
する方法も当技術分野で知られている。最も簡単なＭＯ
ＳＦＥＴモデルはスイッチであり、正しい電圧をＭＯＳ
ＦＥＴのゲートにかけて装置をオンにする（スイッチを
閉じる）と、ＭＯＳＦＥＴのソース端子とドレイン端子
が短絡する。そうでない場合はスイッチは開いている。
術分野で知られている。一般にＭＯＳＦＥＴと呼ばれる
絶縁ゲートＦＥＴも当技術分野で知られている。ｎチャ
ネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴを製作
する方法も当技術分野で知られている。最も簡単なＭＯ
ＳＦＥＴモデルはスイッチであり、正しい電圧をＭＯＳ
ＦＥＴのゲートにかけて装置をオンにする（スイッチを
閉じる）と、ＭＯＳＦＥＴのソース端子とドレイン端子
が短絡する。そうでない場合はスイッチは開いている。
【０００３】ＭＯＳＦＥＴの寸法を縮小することは、装
置設計者の主な目標である。装置の形状とサイズを縮小
すると、回路が小さく高密度になり集積回路チップも高
密度になる。装置の形状が小さくなるので、負荷が小さ
くなり、その結果、回路が高速になり集積回路チップも
高速になる。より小形でより高速の集積回路チップによ
って、最終的な目標である、より小さくより高速でより
強力なシステムがもたらされる。
置設計者の主な目標である。装置の形状とサイズを縮小
すると、回路が小さく高密度になり集積回路チップも高
密度になる。装置の形状が小さくなるので、負荷が小さ
くなり、その結果、回路が高速になり集積回路チップも
高速になる。より小形でより高速の集積回路チップによ
って、最終的な目標である、より小さくより高速でより
強力なシステムがもたらされる。
【０００４】装置サイズを縮小するための初期の試み
は、Ｖ字溝技術（ＶＭＯＳ）であった。Ｖ字溝ＭＯＳＦ
ＥＴは、物理的な長さ、すなわちソースとドレインとの
間の距離よりも長い電気的チャネル長を有する。ＶＭＯ
Ｓ装置のドレインとソースは、溝の対向する両側面にあ
り、溝内にチャネルがある。したがって、このＶＭＯＳ
装置は電気的寸法を減少させずに物理的寸法を縮小する
方法を提供する。
は、Ｖ字溝技術（ＶＭＯＳ）であった。Ｖ字溝ＭＯＳＦ
ＥＴは、物理的な長さ、すなわちソースとドレインとの
間の距離よりも長い電気的チャネル長を有する。ＶＭＯ
Ｓ装置のドレインとソースは、溝の対向する両側面にあ
り、溝内にチャネルがある。したがって、このＶＭＯＳ
装置は電気的寸法を減少させずに物理的寸法を縮小する
方法を提供する。
【０００５】
【発明が解決しようとする課題】しかしながら、ＭＯＳ
ＦＥＴの電気的寸法を減少させると、その結果一般に短
チャネル効果として知られる問題が生じた。その問題の
１つである電子なだれは、短チャネル装置のピンチオフ
電圧Ｖpを下げることによって生じる。電子なだれは、
基板内へのチャネル電流の漏れを引き起こす。電子なだ
れを低減するために、短チャネルＭＯＳＦＥＴのドレイ
ン電圧が制限される。短チャネル装置では、電子なだれ
が単に基板漏れを引き起こすよりも厄介な場合もある。
基板漏れ電流がソースと基板の接合を順方向にバイアス
するのに十分な場合もある。この接合は、装置のドレイ
ンがコレクタとして動作する寄生横型トランジスタのベ
ース−エミッタ接合としても動作する。十分な基板漏れ
があるとき、横型トランジスタはオンになり、漏れを増
幅するので、ドレインからソースへの漏れが通常のチャ
ネル漏れの数倍になる。漏れが十分だと、装置は破局的
障害を起こす。
ＦＥＴの電気的寸法を減少させると、その結果一般に短
チャネル効果として知られる問題が生じた。その問題の
１つである電子なだれは、短チャネル装置のピンチオフ
電圧Ｖpを下げることによって生じる。電子なだれは、
基板内へのチャネル電流の漏れを引き起こす。電子なだ
れを低減するために、短チャネルＭＯＳＦＥＴのドレイ
ン電圧が制限される。短チャネル装置では、電子なだれ
が単に基板漏れを引き起こすよりも厄介な場合もある。
基板漏れ電流がソースと基板の接合を順方向にバイアス
するのに十分な場合もある。この接合は、装置のドレイ
ンがコレクタとして動作する寄生横型トランジスタのベ
ース−エミッタ接合としても動作する。十分な基板漏れ
があるとき、横型トランジスタはオンになり、漏れを増
幅するので、ドレインからソースへの漏れが通常のチャ
ネル漏れの数倍になる。漏れが十分だと、装置は破局的
障害を起こす。
【０００６】短チャネル装置の電子なだれを低減する１
つの手法は、基板ドーピング・レベルを（約１０15ｃｍ
-3に）下げることである。ドーピング・レベルを下げる
と、漏れ抵抗が増大する。しかし、基板のドーピング・
レベルを下げると、ドレインの空乏層が広がる。短チャ
ネル装置においては、ドレインの空乏層がソース空乏層
の中に広がり、突抜け現象を引き起こす。さらに、ドレ
イン電圧を高めると、ソース接合障壁が減少し、突抜け
現象を増大させる。このように、従来技術の装置設計者
は、チャネル・ドーパント・レベルを高くして電子なだ
れ降伏の危険を容認するか、それともドーパント・レベ
ルを下げて同様に破滅的な突抜け現象問題を招くことを
覚悟するかのジレンマに直面していた。しかしながら、
どちらを選択しても、動作電圧を低くする必要があっ
た。
つの手法は、基板ドーピング・レベルを（約１０15ｃｍ
-3に）下げることである。ドーピング・レベルを下げる
と、漏れ抵抗が増大する。しかし、基板のドーピング・
レベルを下げると、ドレインの空乏層が広がる。短チャ
ネル装置においては、ドレインの空乏層がソース空乏層
の中に広がり、突抜け現象を引き起こす。さらに、ドレ
イン電圧を高めると、ソース接合障壁が減少し、突抜け
現象を増大させる。このように、従来技術の装置設計者
は、チャネル・ドーパント・レベルを高くして電子なだ
れ降伏の危険を容認するか、それともドーパント・レベ
ルを下げて同様に破滅的な突抜け現象問題を招くことを
覚悟するかのジレンマに直面していた。しかしながら、
どちらを選択しても、動作電圧を低くする必要があっ
た。
【０００７】さらに、ソースの最低の基板漏れは常にあ
るので、ドレインとソースの電圧Ｖdsの絶対値にかかわ
らず、若干の電子が基板内に流れ込む。電子の流れは、
チャネルを通ってソースからドレインへと水平方向にな
るように意図されている。ソース領域とドレイン領域は
イオン注入されるので、チャネルのドーピング・プロフ
ァイルのピークはシリコン表面近くにあり、垂直方向に
基板内に向うに従って指数関数的に減少する。ドーピン
グ・プロファイルによって生じる電界は、電子を所期の
水平方向ではなく下方向に押しやる。この下向きの電界
が、最小基板漏れの原因である。
るので、ドレインとソースの電圧Ｖdsの絶対値にかかわ
らず、若干の電子が基板内に流れ込む。電子の流れは、
チャネルを通ってソースからドレインへと水平方向にな
るように意図されている。ソース領域とドレイン領域は
イオン注入されるので、チャネルのドーピング・プロフ
ァイルのピークはシリコン表面近くにあり、垂直方向に
基板内に向うに従って指数関数的に減少する。ドーピン
グ・プロファイルによって生じる電界は、電子を所期の
水平方向ではなく下方向に押しやる。この下向きの電界
が、最小基板漏れの原因である。
【０００８】本発明の目的は、ＭＯＳＦＥＴの最小チャ
ネル長を短縮することである。
ネル長を短縮することである。
【０００９】本発明の他の目的は、短チャネルＭＯＳＦ
ＥＴの製作を改善することである。
ＥＴの製作を改善することである。
【００１０】本発明の他の目的は、短チャネルＭＯＳＦ
ＥＴ回路の性能を改善することである。
ＥＴ回路の性能を改善することである。
【００１１】本発明の他の目的は、短チャネルＭＯＳＦ
ＥＴの基板漏れを低減することである。
ＥＴの基板漏れを低減することである。
【００１２】本発明の他の目的は、短チャネルＭＯＳＦ
ＥＴの降伏電圧を高めることである。
ＥＴの降伏電圧を高めることである。
【００１３】本発明の他の目的は、短チャネルＭＯＳＦ
ＥＴの基板漏れを低減し、同時に降伏電圧を高めかつ回
路性能を改善することである。
ＥＴの基板漏れを低減し、同時に降伏電圧を高めかつ回
路性能を改善することである。
【００１４】
【課題を解決するための手段】本発明は、新しいＭＯＳ
ＦＥＴ、すなわち金属酸化物半導体ヘテロ接合電界効果
トランジスタ（ＭＯＳＨＦＥＴ）、およびＭＯＳＨＦＥ
Ｔの製造方法に関する。この方法は、半導体材料の複数
の層を成長させる段階と、前記複数の層の少くとも３つ
を貫通する複数の第１の溝をエッチングする段階と、前
記第１の溝を埋める酸化物層を成長させる段階と、前記
酸化物中に複数の第２の溝を選択的にエッチングして、
各前記第２の溝のエッチングにより前記第１の溝のうち
の１つの側壁を露出させる段階と、前記露出させた壁の
一部分を不動態化する段階と、多結晶シリコンで前記第
２の溝を埋める段階と、前記多結晶シリコンをアニール
して、ドーパントを前記多結晶シリコンから前記露出さ
せた壁中に外方拡散させる段階と、前記複数の第１の溝
から酸化物を選択的に取り除いて、複数のゲート溝を開
ける段階と、前記複数のゲートの各々中にゲートを形成
する段階と、ソース接点とドレイン接点を形成する段階
とを含む。
ＦＥＴ、すなわち金属酸化物半導体ヘテロ接合電界効果
トランジスタ（ＭＯＳＨＦＥＴ）、およびＭＯＳＨＦＥ
Ｔの製造方法に関する。この方法は、半導体材料の複数
の層を成長させる段階と、前記複数の層の少くとも３つ
を貫通する複数の第１の溝をエッチングする段階と、前
記第１の溝を埋める酸化物層を成長させる段階と、前記
酸化物中に複数の第２の溝を選択的にエッチングして、
各前記第２の溝のエッチングにより前記第１の溝のうち
の１つの側壁を露出させる段階と、前記露出させた壁の
一部分を不動態化する段階と、多結晶シリコンで前記第
２の溝を埋める段階と、前記多結晶シリコンをアニール
して、ドーパントを前記多結晶シリコンから前記露出さ
せた壁中に外方拡散させる段階と、前記複数の第１の溝
から酸化物を選択的に取り除いて、複数のゲート溝を開
ける段階と、前記複数のゲートの各々中にゲートを形成
する段階と、ソース接点とドレイン接点を形成する段階
とを含む。
【００１５】
【実施例】本発明には、ここに記載する３つの好ましい
代替実施例があるが、これらの実施例は図１ないし５に
示すように製造される共通の基本構造を共有する。本発
明は、新しい縦型ＭＯＳへテロ接合ＦＥＴ（ＭＯＳＨＦ
ＥＴ）に関する。このＭＯＳＨＦＥＴは多層ウェハ内に
形成される。多層ウェハは、少くとも２つの異なる半導
体材料からなる少くとも４つの層を備える。
代替実施例があるが、これらの実施例は図１ないし５に
示すように製造される共通の基本構造を共有する。本発
明は、新しい縦型ＭＯＳへテロ接合ＦＥＴ（ＭＯＳＨＦ
ＥＴ）に関する。このＭＯＳＨＦＥＴは多層ウェハ内に
形成される。多層ウェハは、少くとも２つの異なる半導
体材料からなる少くとも４つの層を備える。
【００１６】図１は、本発明の好ましい実施例における
５層ウェハの断面図である。まず、厚さ１．０〜２．０
μｍのｎ+シリコン基板層１００は、その上に成長させ
た厚さ０．１〜０．３μｍのｎシリコン・ドレイン層１
０２を備える。基板層１００は、５×１０18／ｃｍ3の
ドーパント密度（Ｎds）を有する。ｎシリコン層１０２
は、１０17／ｃｍ3のドーパント密度（Ｎdd）を有す
る。次に、ｐ-ドープされたＳｉ1-xＧｅx（ｘはゲルマ
ニウムのモル分率）からなる２００Åの第１のチャネル
層１０４を、ｎシリコン層１０２の｛１００｝平面上に
成長させる。ｐ型シリコンの第２のチャネル層１０６
を、層１０４の上に成長させる。層１０６は、厚さ０．
１μｍで、ドーパント密度Ｎar＝１０15／ｃｍ3である
ことが好ましい。最後に、ドーパント密度Ｎdt＝１０18
／ｃｍ3のｎ型シリコンからなる０．２μｍのソース層
１０８を、層１０６の上に成長させる。
５層ウェハの断面図である。まず、厚さ１．０〜２．０
μｍのｎ+シリコン基板層１００は、その上に成長させ
た厚さ０．１〜０．３μｍのｎシリコン・ドレイン層１
０２を備える。基板層１００は、５×１０18／ｃｍ3の
ドーパント密度（Ｎds）を有する。ｎシリコン層１０２
は、１０17／ｃｍ3のドーパント密度（Ｎdd）を有す
る。次に、ｐ-ドープされたＳｉ1-xＧｅx（ｘはゲルマ
ニウムのモル分率）からなる２００Åの第１のチャネル
層１０４を、ｎシリコン層１０２の｛１００｝平面上に
成長させる。ｐ型シリコンの第２のチャネル層１０６
を、層１０４の上に成長させる。層１０６は、厚さ０．
１μｍで、ドーパント密度Ｎar＝１０15／ｃｍ3である
ことが好ましい。最後に、ドーパント密度Ｎdt＝１０18
／ｃｍ3のｎ型シリコンからなる０．２μｍのソース層
１０８を、層１０６の上に成長させる。
【００１７】第１のチャネル層１０４は、シリコン基板
上に成長させたＳｉ1-xＧｅxの薄い層でもよい。しか
し、２つの結晶の格子定数が異なるので、ゲルマニウム
とシリコンの合金中に歪みが生じる。その結果、合金の
ゲルマニウム結晶格子が圧縮されて、電子と正孔の移動
度が高まった仮像層になる。したがって、ｘは、この層
の歪みが維持されるような値でなければならない。した
がって、０．０１≦ｘ≦０．２５、好ましくはｘ＝０．
１８であるものとする。さらに、Ｓｉ1-xＧｅx層１０４
の厚さは、仮像単結晶構造を維持するのに十分な値であ
り、好ましくは５０〜３００Åの間である。層１０４の
ドーピング密度Ｎabは、１０15／ｃｍ3である。
上に成長させたＳｉ1-xＧｅxの薄い層でもよい。しか
し、２つの結晶の格子定数が異なるので、ゲルマニウム
とシリコンの合金中に歪みが生じる。その結果、合金の
ゲルマニウム結晶格子が圧縮されて、電子と正孔の移動
度が高まった仮像層になる。したがって、ｘは、この層
の歪みが維持されるような値でなければならない。した
がって、０．０１≦ｘ≦０．２５、好ましくはｘ＝０．
１８であるものとする。さらに、Ｓｉ1-xＧｅx層１０４
の厚さは、仮像単結晶構造を維持するのに十分な値であ
り、好ましくは５０〜３００Åの間である。層１０４の
ドーピング密度Ｎabは、１０15／ｃｍ3である。
【００１８】本発明のＭＯＳＨＦＥＴの好ましい実施例
は、これらの初期層１００〜１０８内で形成される。ま
ず、図２に示すように、溝１１０、１１２、１１４をそ
れぞれ層１０８、１０６、１０４中を貫通してエッチン
グする。中央の溝１１２は層１０２中に部分的に延び
る。本発明の好ましい実施例では、溝１１０、１１２、
１１４はそれぞれ、幅０．５μｍ以下である（これらの
溝は、装置サイズが最小になるように、出来るだけ狭く
することが望ましい）。溝１１０、１１２、１１４の間
のアイランド１１６および１１８は、幅０．１〜０．５
μｍである。これらのアイランドは、Ｓｉ層とＳｉＧｅ
層をＳＦ6プラズマおよびＣＦ3Ｂｒプラズマでメサ・エ
ッチングして溝１１０、１１２、１１４を形成する際
に、電子ビーム・リソグラフィで画定される。アイラン
ド１１６および１１８が、縦型ＭＯＳＨＦＥＴを画定す
る。
は、これらの初期層１００〜１０８内で形成される。ま
ず、図２に示すように、溝１１０、１１２、１１４をそ
れぞれ層１０８、１０６、１０４中を貫通してエッチン
グする。中央の溝１１２は層１０２中に部分的に延び
る。本発明の好ましい実施例では、溝１１０、１１２、
１１４はそれぞれ、幅０．５μｍ以下である（これらの
溝は、装置サイズが最小になるように、出来るだけ狭く
することが望ましい）。溝１１０、１１２、１１４の間
のアイランド１１６および１１８は、幅０．１〜０．５
μｍである。これらのアイランドは、Ｓｉ層とＳｉＧｅ
層をＳＦ6プラズマおよびＣＦ3Ｂｒプラズマでメサ・エ
ッチングして溝１１０、１１２、１１４を形成する際
に、電子ビーム・リソグラフィで画定される。アイラン
ド１１６および１１８が、縦型ＭＯＳＨＦＥＴを画定す
る。
【００１９】溝１１０、１１２、１１４をエッチングし
た後、ｎソース層１０８中にドーパント密度が約１０20
／ｃｍ3になるまでひ素をイオン注入する。このひ素ド
ーパントにより、抵抗性金属接触が確保され、ＭＯＳＨ
ＦＥＴソースがさらに画定される。
た後、ｎソース層１０８中にドーパント密度が約１０20
／ｃｍ3になるまでひ素をイオン注入する。このひ素ド
ーパントにより、抵抗性金属接触が確保され、ＭＯＳＨ
ＦＥＴソースがさらに画定される。
【００２０】ＭＯＳＨＦＥＴソースを画定した後、図３
で、溝１１０、１１２、１１４を、構造体の表面全体に
成長させたＳｉＯ2（酸化物）誘電体層１２０で埋め
る。図４で、ＳｉＯ2層１２０をフォトレジスト・パタ
ーン１３０を介して異方性エッチングして、溝１１０お
よび１１４を部分的に再び開け、アイランド１１６およ
び１１８の各々の一側面上に層１０８および１０６の側
壁を再露出させて、新しい溝１３２および１３４を形成
する。これらの新しい溝１３２および１３４は、チャネ
ル・ドーピング用の開口となる。
で、溝１１０、１１２、１１４を、構造体の表面全体に
成長させたＳｉＯ2（酸化物）誘電体層１２０で埋め
る。図４で、ＳｉＯ2層１２０をフォトレジスト・パタ
ーン１３０を介して異方性エッチングして、溝１１０お
よび１１４を部分的に再び開け、アイランド１１６およ
び１１８の各々の一側面上に層１０８および１０６の側
壁を再露出させて、新しい溝１３２および１３４を形成
する。これらの新しい溝１３２および１３４は、チャネ
ル・ドーピング用の開口となる。
【００２１】溝１３２および１３４を開けた後、図５
で、構造上に窒化シリコン１４０の保護層を選択的に付
着する。溝１３２および１３４内で窒化シリコン１４０
を異方性エッチングし、保護された層１０４および１０
６の側壁を残して、１４４と１４６においてシリコン・
チャネル層１０６の側壁を再露出させる。
で、構造上に窒化シリコン１４０の保護層を選択的に付
着する。溝１３２および１３４内で窒化シリコン１４０
を異方性エッチングし、保護された層１０４および１０
６の側壁を残して、１４４と１４６においてシリコン・
チャネル層１０６の側壁を再露出させる。
【００２２】図６で、ｐドープされた多結晶シリコン・
プラグ１５０および１５２から、外方拡散によってチャ
ネル層１０６をドープする。多結晶シリコン・プラグ１
５０および１５２は、構造体上に十分な多結晶シリコン
を付着または成長させ、溝１３２および１３４を埋めて
作成する。多結晶シリコンをｐドープしてもよく、ある
いは内部ドープされた多結晶シリコンを付着し、その後
にｐ型ドーパントをイオン注入し、その後多結晶シリコ
ン内へ拡散させてもよい。次に、前の溝１３２および１
３４中の多結晶シリコン・プラグ１５０および１５２を
残して、余分な多結晶シリコンをマスク層１３０の構造
表面からエッチングで除去する。
プラグ１５０および１５２から、外方拡散によってチャ
ネル層１０６をドープする。多結晶シリコン・プラグ１
５０および１５２は、構造体上に十分な多結晶シリコン
を付着または成長させ、溝１３２および１３４を埋めて
作成する。多結晶シリコンをｐドープしてもよく、ある
いは内部ドープされた多結晶シリコンを付着し、その後
にｐ型ドーパントをイオン注入し、その後多結晶シリコ
ン内へ拡散させてもよい。次に、前の溝１３２および１
３４中の多結晶シリコン・プラグ１５０および１５２を
残して、余分な多結晶シリコンをマスク層１３０の構造
表面からエッチングで除去する。
【００２３】ドーパントを多結晶シリコン・プラグ１５
０および１５２からチャネル層１０６内に拡散させるた
めに、構造を９００℃より低いアニール温度でアニール
する。アニール中に、ｐ型ドーパントが多結晶シリコン
・プラグ１５０および１５２からチャネル層１０６内へ
外方拡散し、図７の拡散領域１６０および１６２を形成
する。拡散領域１６０および１６２は、少くとも１０19
／ｃｍ3までドーピングすることが好ましい。
０および１５２からチャネル層１０６内に拡散させるた
めに、構造を９００℃より低いアニール温度でアニール
する。アニール中に、ｐ型ドーパントが多結晶シリコン
・プラグ１５０および１５２からチャネル層１０６内へ
外方拡散し、図７の拡散領域１６０および１６２を形成
する。拡散領域１６０および１６２は、少くとも１０19
／ｃｍ3までドーピングすることが好ましい。
【００２４】アニール後、マスク層１３０の残りの部分
を取り除く。二酸化シリコン１２０を中央の溝１１２か
ら取り除き、ｎソース層１０８の最上面１６４から選択
的に取り除く。最上面１６４を通常の化学機械式研磨ス
テップによって平面化すると、図８の構造が得られる。
図９で、平面化したソース表面１６４上に薄い窒化物層
１６８を付着させる。次に、図１０のように、多結晶シ
リコン・プラグ１５０および１５２を覆う窒化物キャッ
プ１７０および１７２と、中央の溝１１２の底部にある
薄い窒化物プラグ１７４とを残して、窒化物層を選択的
にエッチングする。
を取り除く。二酸化シリコン１２０を中央の溝１１２か
ら取り除き、ｎソース層１０８の最上面１６４から選択
的に取り除く。最上面１６４を通常の化学機械式研磨ス
テップによって平面化すると、図８の構造が得られる。
図９で、平面化したソース表面１６４上に薄い窒化物層
１６８を付着させる。次に、図１０のように、多結晶シ
リコン・プラグ１５０および１５２を覆う窒化物キャッ
プ１７０および１７２と、中央の溝１１２の底部にある
薄い窒化物プラグ１７４とを残して、窒化物層を選択的
にエッチングする。
【００２５】第１の好ましいＭＯＳＨＦＥＴは、ゲート
を画定することによって完成する。図１１で、厚さ１０
０Åのゲート酸化物１８０を溝１１２内に成長させてか
ら選択的にエッチングで除去してもよく、あるいはゲー
ト酸化物１８０を溝１１２内に選択的に付着させてもよ
い。ゲート１８２およびドレインとソースへの接点は、
様々な従来の方法によって作成することができる。ゲー
トは多結晶シリコンでも金属でもよい。多結晶シリコン
の場合は、多結晶シリコン層を付着して選択的にエッチ
ングし、多結晶シリコンＭＯＳＨＦＥＴゲート１８２、
ドレイン接点１８４、およびソース接点１８６を残す。
あるいは、金属を構造上に付着させてから選択的にエッ
チングで除去する。
を画定することによって完成する。図１１で、厚さ１０
０Åのゲート酸化物１８０を溝１１２内に成長させてか
ら選択的にエッチングで除去してもよく、あるいはゲー
ト酸化物１８０を溝１１２内に選択的に付着させてもよ
い。ゲート１８２およびドレインとソースへの接点は、
様々な従来の方法によって作成することができる。ゲー
トは多結晶シリコンでも金属でもよい。多結晶シリコン
の場合は、多結晶シリコン層を付着して選択的にエッチ
ングし、多結晶シリコンＭＯＳＨＦＥＴゲート１８２、
ドレイン接点１８４、およびソース接点１８６を残す。
あるいは、金属を構造上に付着させてから選択的にエッ
チングで除去する。
【００２６】本発明のＳｉ／ＳｉＧｅ接合は、高さ０．
０１〜０．０２ｅＶの電子障壁をチャネル内に形成する
伝導帯不連続点（電位スパイク）ΔＥｃと、高さ０．０
１〜０．０２ｅＶのホール障壁をチャネル内に形成する
価電子帯不連続点ΔＥｖを持つ。ΔＥｃは、ソースから
ドレインへの電子の流れを抑制するには十分ではない
が、通常ＭＯＳＦＥＴを悩ませるサブスレショルド電流
を抑制する。ΔＥｖは、寄生ＮＰＮバイポーラ・トラン
ジスタの形成を抑制する。さらに、多結晶シリコンから
拡散されるドーパントはソース／チャネル接合、すなわ
ち層１０６と１０８の界面までは延びないので、ソース
接合の静電容量は小さく、ドレインが軽くドープされた
ＦＥＴと類似している。また、電子を下方に押しやる傾
向のある不均一なドーパント密度が、ドレイン内への通
常の電流の流れを増やすので、ドレイン電流が増大す
る。
０１〜０．０２ｅＶの電子障壁をチャネル内に形成する
伝導帯不連続点（電位スパイク）ΔＥｃと、高さ０．０
１〜０．０２ｅＶのホール障壁をチャネル内に形成する
価電子帯不連続点ΔＥｖを持つ。ΔＥｃは、ソースから
ドレインへの電子の流れを抑制するには十分ではない
が、通常ＭＯＳＦＥＴを悩ませるサブスレショルド電流
を抑制する。ΔＥｖは、寄生ＮＰＮバイポーラ・トラン
ジスタの形成を抑制する。さらに、多結晶シリコンから
拡散されるドーパントはソース／チャネル接合、すなわ
ち層１０６と１０８の界面までは延びないので、ソース
接合の静電容量は小さく、ドレインが軽くドープされた
ＦＥＴと類似している。また、電子を下方に押しやる傾
向のある不均一なドーパント密度が、ドレイン内への通
常の電流の流れを増やすので、ドレイン電流が増大す
る。
【００２７】図１２は、層１０４と層１０６を交換し
た、すなわち層１０６'を層１０４'より前に成長させ
た、第２の好ましい実施例のＭＯＳＨＦＥＴである。こ
の好ましい代替実施例のＭＯＳＨＦＥＴは、第１の好ま
しい実施例のＭＯＳＨＦＥＴよりも衝突イオン化の影響
を受けにくい。この第２の好ましい実施例のＭＯＳＨＦ
ＥＴは、ドレインが軽くドープされたＦＥＴと類似の電
気的特性を持つ。したがって、第２の好ましい実施例の
ＭＯＳＦＥＴは、第１の好ましい実施例のＭＯＳＨＦＥ
Ｔよりも降伏電圧がさらに高い。軽くドープされた層１
０４'が高濃度にドープされた層１０６'と１０８を分離
しているので、この第２の好ましいＭＯＳＨＦＥＴの静
電容量は、第１の好ましい実施例のＭＯＳＨＦＥＴの静
電容量よりもさらに低くなる。
た、すなわち層１０６'を層１０４'より前に成長させ
た、第２の好ましい実施例のＭＯＳＨＦＥＴである。こ
の好ましい代替実施例のＭＯＳＨＦＥＴは、第１の好ま
しい実施例のＭＯＳＨＦＥＴよりも衝突イオン化の影響
を受けにくい。この第２の好ましい実施例のＭＯＳＨＦ
ＥＴは、ドレインが軽くドープされたＦＥＴと類似の電
気的特性を持つ。したがって、第２の好ましい実施例の
ＭＯＳＦＥＴは、第１の好ましい実施例のＭＯＳＨＦＥ
Ｔよりも降伏電圧がさらに高い。軽くドープされた層１
０４'が高濃度にドープされた層１０６'と１０８を分離
しているので、この第２の好ましいＭＯＳＨＦＥＴの静
電容量は、第１の好ましい実施例のＭＯＳＨＦＥＴの静
電容量よりもさらに低くなる。
【００２８】以上のどちらのＭＯＳＨＦＥＴの実施例も
裏側のドレイン接点１８４を有するが、図１３に示す第
３の好ましい実施例はそれを有さない。第３の好ましい
実施例のＭＯＳＨＦＥＴは、絶縁基板２００ならびに上
側のドレイン接点２０２および２０４を備える。第２お
よび第３の実施例のＭＯＳＨＦＥＴはどちらも、特記す
る点以外は、第１の実施例を実施するために従ったステ
ップと実質的に同じステップに従って作成される。３つ
の好ましい実施例のどれでも、層状ウェハの層厚が正確
に制御できるので、著しい短チャネル効果を招くことな
くＭＯＳＨＦＥＴのチャネル長を１００Åまで短くする
ことができる。この１００ÅのＭＯＳＨＦＥＴは、低い
出力コンダクタンス、低いしきい値電圧および静電容
量、高い相互コンダクタンスおよびカットオフ周波数を
有する。
裏側のドレイン接点１８４を有するが、図１３に示す第
３の好ましい実施例はそれを有さない。第３の好ましい
実施例のＭＯＳＨＦＥＴは、絶縁基板２００ならびに上
側のドレイン接点２０２および２０４を備える。第２お
よび第３の実施例のＭＯＳＨＦＥＴはどちらも、特記す
る点以外は、第１の実施例を実施するために従ったステ
ップと実質的に同じステップに従って作成される。３つ
の好ましい実施例のどれでも、層状ウェハの層厚が正確
に制御できるので、著しい短チャネル効果を招くことな
くＭＯＳＨＦＥＴのチャネル長を１００Åまで短くする
ことができる。この１００ÅのＭＯＳＨＦＥＴは、低い
出力コンダクタンス、低いしきい値電圧および静電容
量、高い相互コンダクタンスおよびカットオフ周波数を
有する。
【００２９】本発明の上記の好ましい実施例は、ｐ型材
料とｎ型材料の特定が配列の場合について記載したが、
本発明から逸脱することなくｐ型ドーパントとｎ型ドー
パントを交換できることが当業者には理解されよう。
料とｎ型材料の特定が配列の場合について記載したが、
本発明から逸脱することなくｐ型ドーパントとｎ型ドー
パントを交換できることが当業者には理解されよう。
【００３０】
【発明の効果】以上のように、本発明によれば、短チャ
ネルＭＯＳＦＥＴの基板漏れを低減し、同時に降伏電圧
を高め、かつ回路性能を改善することができる。
ネルＭＯＳＦＥＴの基板漏れを低減し、同時に降伏電圧
を高め、かつ回路性能を改善することができる。
【図１】本発明の好ましい第１の実施例による縦型ＭＯ
ＳＨＦＥＴ製造の最初の段階を示す構造断面図である。
ＳＨＦＥＴ製造の最初の段階を示す構造断面図である。
【図２】本発明の好ましい第１の実施例による縦型ＭＯ
ＳＨＦＥＴ製造の図１に続く段階を示す構造断面図であ
る。
ＳＨＦＥＴ製造の図１に続く段階を示す構造断面図であ
る。
【図３】本発明の好ましい第１の実施例による縦型ＭＯ
ＳＨＦＥＴ製造の図２に続く段階を示す構造断面図であ
る。
ＳＨＦＥＴ製造の図２に続く段階を示す構造断面図であ
る。
【図４】本発明の好ましい第１の実施例による縦型ＭＯ
ＳＨＦＥＴ製造の図３に続く段階を示す構造断面図であ
る。
ＳＨＦＥＴ製造の図３に続く段階を示す構造断面図であ
る。
【図５】本発明の好ましい第１の実施例による縦型ＭＯ
ＳＨＦＥＴ製造の図４に続く段階を示す構造断面図であ
る。
ＳＨＦＥＴ製造の図４に続く段階を示す構造断面図であ
る。
【図６】本発明の好ましい第１の実施例による縦型ＭＯ
ＳＨＦＥＴ製造の図５に続く段階を示す構造断面図であ
る。
ＳＨＦＥＴ製造の図５に続く段階を示す構造断面図であ
る。
【図７】本発明の好ましい第１の実施例による縦型ＭＯ
ＳＨＦＥＴ製造の図６に続く段階を示す構造断面図であ
る。
ＳＨＦＥＴ製造の図６に続く段階を示す構造断面図であ
る。
【図８】本発明の好ましい第１の実施例による縦型ＭＯ
ＳＨＦＥＴ製造の図７に続く段階を示す構造断面図であ
る。
ＳＨＦＥＴ製造の図７に続く段階を示す構造断面図であ
る。
【図９】本発明の好ましい第１の実施例による縦型ＭＯ
ＳＨＦＥＴ製造の図８に続く段階を示す構造断面図であ
る。
ＳＨＦＥＴ製造の図８に続く段階を示す構造断面図であ
る。
【図１０】本発明の好ましい第１の実施例による縦型Ｍ
ＯＳＨＦＥＴ製造の図９に続く段階を示す構造断面図で
ある。
ＯＳＨＦＥＴ製造の図９に続く段階を示す構造断面図で
ある。
【図１１】本発明の好ましい第１の実施例による縦型Ｍ
ＯＳＨＦＥＴ製造の図１０に続く段階を示す構造断面図
である。
ＯＳＨＦＥＴ製造の図１０に続く段階を示す構造断面図
である。
【図１２】本発明の好ましい第２の実施例によるＭＯＳ
ＨＦＥＴの構造断面図である。
ＨＦＥＴの構造断面図である。
【図１３】図１３は、本発明の好ましい第３の実施例に
よるＭＯＳＨＦＥＴの構造断面図である。
よるＭＯＳＨＦＥＴの構造断面図である。
１００ シリコン基板層 １０２ ｎシリコン・ドレイン層 １０４ 第１チャネル層 １０６ 第２チャネル層 １０８ ソース層 １１０ 溝 １１２ 溝 １１４ 溝 １１６ アイランド １１８ アイランド １２０ 酸化物誘電体層 １３０ フォトレジスト・パターン １３２ 溝 １３４ 溝 １４０ シリコン窒化物 １４２ シリコン窒化物 １５０ ｐドープ多結晶シリコン・プラグ １５２ ｐドープ多結晶シリコン・プラグ １６０ 拡散領域 １６２ 拡散領域 １６８ 窒化物層 １７０ 窒化物キャップ １７２ 窒化物キャップ １７４ 窒化物プラグ １８０ ゲート酸化物 １８２ 多結晶ＭＯＳＨＦＥＴゲート １８４ ドレイン接点 １８６ ソース接点
Claims (6)
- 【請求項１】ソースとドレインとゲートとを有する金属
酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の
製造方法であって、 （ａ）少くとも４つの半導体層を有する層状ウェハを成
長させる段階と、 （ｂ）前記半導体層の少くとも上の３つを貫通して複数
の第１の溝をエッチングする段階と、 （ｃ）前記半導体層の最上部に、前記第１の溝を埋める
酸化物層を成長させる段階と、 （ｄ）前記酸化物層を貫通して複数の第２の溝を選択的
にエッチングして、少くとも１つの前記第１の溝の側壁
を露出させる段階と、 （ｅ）前記各露出側壁の一部分を不動態化する段階と、 （ｆ）前記各第２の溝を多結晶シリコン・プラグで埋
め、前記層状ウェハをアニールする段階と、 （ｇ）少くとも１つのゲート溝を選択的にエッチングし
て、その中にゲートを形成する段階と、 （ｈ）前記ゲートと前記多結晶シリコン・プラグを抵抗
的に接触させる段階と、 を含む、金属酸化物半導体電界効果トランジスタの製造
方法。 - 【請求項２】前記層状ウェハを成長させる段階（ａ）
が、 ｉ）第１のドーパント型の不純物を第１のドーパント濃
度で含む第１の半導体層を成長させる段階と、 ｉｉ）前記第１のドーパント型の不純物を第２のドーパ
ント濃度で含む第２の半導体層を成長させる段階と、 ｉｉｉ）第２のドーパント型の不純物を含む第３の半導
体層を成長させる段階と、 ｉｖ）前記第２のドーパント型の不純物を含む第４の半
導体層を成長させる段階と、 ｖ）前記第１のドーパンド型の不純物を含む第５の半導
体層を成長させる段階と を含むことを特徴とする、請求項１に記載の方法。 - 【請求項３】少くとも１つのゲート溝を選択的にエッチ
ングして、その中にゲートを形成する段階（ｇ）が、 ｉ）前記エッチングされたゲート溝の底部をキャップす
る段階と、 ｉｉ）前記キャップ上にゲート酸化物を成長させる段階
と、 ｉｉｉ）前記ゲート酸化物上に導電性ゲートを形成する
段階と、 を含むことを特徴とする、請求項１に記載の方法。 - 【請求項４】傾斜付きドレインと、 前記傾斜付きドレイン上のヘテロ接合チャネルと、 前記ヘテロ接合チャネル上のソースと、 前記ドレインから前記ヘテロ接合チャネルに沿って前記
ソースまで垂直に延びるゲートとからなるＭＯＳＦＥ
Ｔ。 - 【請求項５】前記傾斜付きドレインがドーパント不純物
を含む２つの半導体層を備え、前記半導体層の一方の方
が前記半導体層の他方よりもドーパント不純物濃度が高
いことを特徴とする、請求項４に記載のＭＯＳＦＥＴ。 - 【請求項６】ヘテロ接合チャネルが、 前記傾斜付きドレイン上に第２のドーパント型の不純物
を含む第１の半導体層と、 前記第１の層上に前記第２のドーパント型の不純物を含
む第２の半導体層と、 前記第２の層上に前記第１のドーパント型の不純物を含
む第３の半導体層とを備えることを特徴とする、請求項
５に記載のＭＯＳＦＥＴ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US984607 | 1992-12-02 | ||
| US07/984,607 US5385853A (en) | 1992-12-02 | 1992-12-02 | Method of fabricating a metal oxide semiconductor heterojunction field effect transistor (MOSHFET) |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224435A true JPH06224435A (ja) | 1994-08-12 |
| JP2511641B2 JP2511641B2 (ja) | 1996-07-03 |
Family
ID=25530697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5295876A Expired - Lifetime JP2511641B2 (ja) | 1992-12-02 | 1993-11-26 | Ｍｏｓヘテロ接合電界効果トランジスタ及び製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5385853A (ja) |
| JP (1) | JP2511641B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09181309A (ja) * | 1995-12-26 | 1997-07-11 | Matsushita Electric Ind Co Ltd | 縦型電界効果トランジスタ及びその製造方法 |
| JP2008516454A (ja) * | 2004-10-07 | 2008-05-15 | フェアチャイルド・セミコンダクター・コーポレーション | バンドギャップが改善されたｍｏｓゲートパワートランジスタ |
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|---|---|---|---|---|
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| US5643822A (en) * | 1995-01-10 | 1997-07-01 | International Business Machines Corporation | Method for forming trench-isolated FET devices |
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