KR20010080432A - 계단식 소스/드레인 접합을 갖는 전계 효과 트랜지스터 구조 - Google Patents

계단식 소스/드레인 접합을 갖는 전계 효과 트랜지스터 구조 Download PDF

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차우로버트에스.
모로우패트릭
잔치아-홍
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피터 엔. 데트킨
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Abstract

본 발명을 실시한 마이크로일렉트로닉 구조체는 높은 도전성의 소스/드레인 확장을 갖는 전계 효과 트랜지스터(FET)를 포함한다. 이러한 높은 도전성의 소스/드레인 확장의 구조는, 소스/드레인 접합을 형성하기 위해, 도핑된 물질의 에피텍셜 증착에 의해 다시 채워지는 패시베이트된 리세스를 형성하는 단계를 포함한다. 리세스는 게이트 구조의 일부분의 아래에 놓인 측방향으로 확장된 영역을 포함한다. 이러한 수평 확장은 게이트 전극(106)의 수직 측벽에 인접한 측벽 스페이서(108)의 아래에 놓일 수 있거나, 또는 수평적인 리세스가 게이트 구조의 게이트 전극 부분의 아래에 놓이도록 FET의 채널 부분으로 더 확장될 수 있다. 일실시예에서, 리세스는 반대로 도핑된 물질의 두 층의 인-시츄 에피텍셜 증착에 의해 다시 채워진다. 이 방식으로, 상대적으로 낮은 저항 소스/드레인 확장을 제공하고, 양호한 오프-상태 부임계값 누설 특성을 더 제공하는 매우 가파른 계단식 접합이 달성된다.

Description

계단식 소스/드레인 접합을 갖는 전계 효과 트랜지스터 구조{FIELD EFFECT TRANSISTOR STRUCTURE WITH ABRUPT SOURCE/DRAIN JUNCTIONS}
보다 높은 주파수로 동작하면서, 단일 기판 상에 보다 많은 기능을 집적하는 경향이 수 년동안 반도체 산업에서 존재하고 있다. 반도체 공정 기술 및 디지털 시스템 구조 모두에서의 발전은 보다 고도로 집적되고 보다 빠르게 동작하는 집적 회로를 생산을 촉진하고 있다.
반도체 공정 기술에서의 최근의 많은 발전에서 요구되는 결과는 집적 회로 상에 존재하는 개별적인 회로를 형성하는데 사용되는 트랜지스터의 치수를 감소시키는 것이다. 트랜지스터의 사이즈를 감소시키는 것은 잘 알 수 있는 몇몇의 이익이 존재한다. MOSFET의 경우에, 채널 길이의 감소는 보다 적은 채널 폭을 이용하여 주어진 양의 구동 전류를 전달할 수 있는 능력을 제공한다. FET의 폭 및 길이를 감소함으로써, 폭 및 길이에 의해 정의되는 영역의 기능인 기생 게이트 커패시턴스를 줄일 수 있게 되어, 이에 따라 회로 성능을 향상시킨다. 유사하게, 트랜지스터 사이즈의 감소는 주어진 회로에 대해 보다 적은 영역이 소비되는 이득이 있고, 이것은 주어진 영역 내에 보다 많은 회로, 또는 보다 작고 적은 비용의 칩을 가능하게 한다.
또한, MOSFET은 선형적으로 간단히 축소(scaled down)될 수 없다는 것은 주지되어 있다. 즉, MOSFET의 폭 및 길이 속성이 감소됨에 따라, 게이트 유전체 및 접합과 같은, 트랜지스터의 다른 부분들이 또한, 요구된 전기적 특성을 달성하도록 스케일링되어야 한다. 부적합한 스케일링으로 인한 MOSFET에서의 바람직하지 않은 전기적 특성은 채널 영역으로의 전계의 결합 및 증가된 서브스레스홀드 유도를 포함한다. 이들 효과는 이 분야에서 때때로 쇼트 채널 효과(short channel effect)로 언급된다.
적절한 스케일링을 달성하기 위하여, MOSFET에 대한 보다 얕은 소스/드레인 접합을 형성하기 위한 많은 방법들이 개발되고 있다. 불행하게도, 매우 얕은 접합은 보다 깊은 소스/드레인 접합에 비해 증가된 저항률(resistivity)을 갖는 소스/드레인 확장(extension)을 생성한다. 보다 깊은 소스/드레인 접합을 갖는 보다 긴 채널 길이의 MOSFET에서, 소스/드레인 확장 저항률은 MOSFET 자체의 온-저항(on-resistance)에 비해 무시할 수 있었다. 그러나, MOSFET 채널 길이가 깊은 서브-마이크론(sub-micron) 영역으로 감소됨에 따라, 증가된 소스/드레인 확장 저항률은 현저한 성능 제한 조건이 된다.
따라서, 상당한 레벨의 오프-상태(off-state) 전류를 생성하는 쇼트 채널 효과를 겪지 않고, 높은 구동 전류를 생성하는데 적합하면서도, 매우 짧은 채널 길이 및 낮은 소스/드레인 확장 저항률을 갖는 전계 효과 트랜지스터가 요구된다. 또한, 이러한 구조를 제조하는 방법이 요구된다.
본 발명은 MOSFET(metal-oxide-semiconductor field effect transistor)에 관한 것으로, 특히 계단식 접합(abrupt junction)을 갖는 트랜지스터 구조 및 이를 만드는 방법에 관한 것이다.
도1은 게이트 유전체를 갖는 기판, 및 게이트 유전체 위에 패터닝된 게이트 전극 및 웨이퍼의 표면 위에 형성된 스페이서 층을 보여주는 웨이퍼의 단면도.
도2는 스페이서 층의 비등방성 에칭이 얇은 측벽 스페이서를 형성하고, 게이트 전극 또는 측벽 스페이서에 의해 덮이지 않은 게이트 유전체가 제거된 후의, 도1의 구조를 보여주는 단면도.
도3은 등방성 에칭이 리세스를 형성하기 위해 기판의 일부를 제거한 후의,에칭된 게이트 전극의 부분을 보여주는 도2의 구조의 단면도.
도4는 리세스가 다시 채워지고 게이트 전극 두께가 완성된 후의 도3의 구조를 보여주는 단면도.
도5는 샐리사이드화 동작 후의 도2의 구조를 보여주는 단면도.
도6은 리세스의 백-필링이 제1 도전형 층을 형성하는 단계를 포함하고 제2 도전형 층의 형성이 뒤따르는 대안적인 공정 플로우 후의 도3의 구조를 보여주는 단면도.
도7은 본 발명에 따른 제조 공정에서의 다양한 공정을 도시한 순서도.
발명의 요약
간략하게, MOSFET 구조는 제1 도전형의 높은 도전성의 소스/드레인 확장, 및 제2 도전형의 반도체 기판을 갖는 매우 가파른 계단식 접합을 포함한다.
본 발명의 다른 양태에서, MOSFET을 형성하기 위한 공정은 FET 게이트 구조에 인접하고 부분적으로 밑에 있는 리세스(recess)를 형성하는 기판의 일부를 제거하는 단계와, 에피텍셜 공정으로 이 리세스를 다시 채우는 단계를 포함한다.
개관
종래의 소스/드레인 접합 형성은 게이트 전극에 대해 셀프-얼라인(self-aligned)되거나, 대안적으로 게이트 전극에 인접한 측벽 스페이서(sidewall spacer)에 대해 얼라인되는 이온 주입 공정에 의해 달성된다. 합리적인 트랜지스터 성능은 반도체 공정 기술의 많은 세대 동안에 이 방식으로 달성되어 왔다. 그러나, 트랜지스터 스케일링이 FET 채널 길이를 깊은 서브-마이크론 영역으로 내림에 따라, FET의 바람직한 전기적인 성능을 달성하는데 요구되는 도핑 농도 및 소스/드레인 접합 깊이에 대한 변화는, 기생 저항이 FET의 온-저항에 비해 현저한 지점에 대해 FET 소스/드레인 단자에 연관된 기생 저항을 증가시킨다. 이 분야에서, 기생 저항은 때로 외부 저항으로 언급된다. 특히, 깊은 서브마이크론 FET에서 바람직한 전기적 성능을 위해 모두 요구되는, 매우 얕은 접합 깊이, 높은 소스-드레인 확장 도핑 농도 및 기판과 소스/드레인 접합 간의 도핑 프로파일에서의 변화를 동시에 획득하는 것은 종래 기술을 이용해서 달성하기는 매우 어려워지고 있다.
본 발명의 예시적인 실시예는 높은 도전성의 소스/드레인 확장 및 계단식 접합을 갖는 FET를 제공한다. 본 발명의 FET 구조를 형성하는 방법은 FET의 게이트 유전층에 인접하고 부분적으로는 밑에 있는 기판을 등방성 에칭하는 단계, 및 제1 도전형의 인-시츄(in-situ) 도핑 물질, 및 제2 도전형의 두 층을 선택적으로 증착하는 단계를 포함한다.
본 발명을 적용한 FET는 다시 채워진(back-filled) 소스 및 드레인 단자를 포함한다. 이 방식에서, 소스/드레인 단자의 도핑 농도는 반응 챔버내의 가스 혼합, 온도 및 압력을 제어함으로써 제어될 수 있다. 증착될 물질의 도핑 농도의 정확한 제어에 따라, 본 발명의 실시예는 매우 가파른 계단식 접합을 갖는 마이크로일렉트로닉 디바이스를 포함한다. 또한, 본 발명의 특정 실시예는 소스/드레인 접합의 고-에너지 이온 주입을 없앨 수 있다. 이 방식에서, 도펀트를 활성화하거나, 또는 그 도펀트를 소스/드레인 단자의 팁 부분에서 열 내부확산(thermally in-diffuse)하는데 높은 온드의 공정이 요구되지 않기 때문에, 소스/드레인 접합의 구조는 또한 공정 온도 예산에 대해 증가된 마진을 제공한다.
용어
칩, 집적 회로, 모놀리식 디바이스, 반도체 디바이스 및 마이크로일렉트로닉디바이스라는 용어는 이 분야에서 종종 서로 바뀌어 사용될 수 있다. 이들이 이 분야에서 일반적으로 이해됨에 따라, 본 발명은 위의 모든 것에 적용될 수 있다.
금속선(metal line), 트레이스(trace), 와이어(wire), 도체(conductor), 신호 경로 및 시그널링 매체라는 용어는 모두 관련된다. 위에 리스트된 관련 용어들은 일반적으로 서로 바꾸어 사용할 수 있고, 특정한 것으로부터 일반적인 것의 순서로 나타난다. 일반적으로 알루미늄(Al), 구리(Cu) 또는 Al과 Cu의 합금인 금속선은 전기적인 회로를 결합 또는 상호 연결하기 위한 신호 경로를 제공하는 도체(conductor)이다. 금속 이외의 도체가 마이크로일렉트로닉 디바이스에서 사용될 수 있다. 도핑된 폴리실리콘, 도핑된 단결정 실리콘(종종, 이러한 도핑이 열확산 또는 이온 주입에 의해 달성되는지에 상관없이 확산으로 간단히 언급되는), 티타늄(Ti), 몰리브덴(Mo), 코발트(Co), 니켈(Ni), 텅스텐(W) 및 내화 금속 실리사이드와 같은 물질들이 다른 도체의 예이다.
콘택트(contact) 및 비아(via)라는 용어는 모두 상이한 상호연결 레벨로부터의 도체의 전기적 연결을 위한 구조를 말한다. 이들 용어는 때로 이 분야에서, 구조가 완성되거나, 완성된 구조 자체에서의 절연막(insulator) 내의 개구부(opening)를 기술하는데 사용된다. 이 기술의 의도로 콘택트 및 비아는 완성된 구조를 말한다.
에피텍셜 층은 단결정 반도체 물질의 층을 말한다.
"게이트"라는 용어는 문맥에 따라 달라지는데, 집적 회로를 기술할 때에는 2가지 방식으로 사용될 수 있다. 여기서 사용된 것과 같이, 게이트는 트랜지스터 회로 구성과 관련하여 사용될 때에는 3단자 FET의 절연 게이트 단자를 말하고, 로직 게이트의 환경에서 사용될 때에는 임의의 로직 기능을 실현하기 위한 회로를 말한다. FET는 반도체 바디로 간주될 때에는 4단자 디바이스로 간주될 수 있다.
다결정(polycrystalline) 실리콘은 임의로 지향된 정자(crystallite) 또는 도메인으로 구성된 비다공성(nonporous) 형태의 실리콘이다. 다결정 실리콘은 종종 실리콘 소스 가스로부터 화학적인 증기 증착 또는 다른 방법에 의해 형성되고, 라지-앵글 그레인 바운더리(large-angle grain boundary), 트윈 바운더리(twin boundary) 또는 양쪽 모두를 포함하는 구조를 가진다. 다결정 실리콘은 종종 이 분야에서 폴리실리콘, 또는 보다 간단히 폴리라고 부른다.
소스/드레인 단자는 FET의 단자를 말하는데, 이 사이에서 전극의 영향 하에 도전이 발생하고, 이어 게이트 단자로 인가된 전압으로부터 초래된 전극의 영향 하에 반도체 표면의 반전이 발생한다. 소스/드레인 단자는 통상적으로 반도체 기판에 형성되고, 기판의 도전 타입과 반대인 도전형(즉, p형 또는 n형)을 가진다. 가끔, 소스/드레인 단자는 접합이라고 언급된다. 일반적으로, 소스 및 드레인 단자는 그들이 기하학적으로 대칭되도록 제조된다. 소스/드레인 단자는, 때로 팁(tip)이라 부르는, 소스/드레인 단자의 다른 부분보다 얕은 확장(extension)을 포함한다. 팁은 통상적으로 소스/드레인 단자의 메인 부분으로부터 FET의 채널 영역 쪽으로 확장된다. 소스와 드레인 단자가 기하학적으로 대칭됨에 따라, 일반적으로 이들 단자를 간단히 소스/드레인 단자라고 부르고, 이 용어가 여기서 사용된다. 설계자는 종종 특정 소스/드레인 단자를, FET가 회로에서 동작될 때에 그 단자에 인가되는 전압을 토대로 하여, "소스" 또는 "드레인"이라고 나타낸다.
여기서 사용된 기판(substrate)은, 많은 공정 동작에 의해 요구된 마이크로일렉트로닉 구성으로 변환되는 기본적인 작업부분인 물리적 객체를 말한다. 기판은 또한 웨이퍼로 언급될 수 있다. 웨이퍼는 반도체, 비-반도체, 또는 반도체와 비-반도체의 조합 물질로 구성될 수 있다.
여기서 사용된 수직(vertical)이라는 용어는 기판의 표면에 대해 실질적으로 직각인 것을 의미한다.
도1-6을 참조하여, 본 발명의 예시적인 실시예가 기술되어 있다. 도1에 도시된 바와 같이, 웨이퍼는, 패터닝된 게이트 전극, 및 웨이퍼의 상부 표면에 배치된 게이트 유전층 위에 얇은 필름층을 형성하기 위한 주지된 방식으로 처리된다. 특히, 도1에 도시된 바와 같이, 기판(102)은 그 표면 위에 배치된 게이트 유전층(104)을 가지며, 패터닝된 게이트 전극(106)이 게이트 유전층(104) 위에 형성된다. 도시된 실시예에서, 기판(102)은 실리콘 웨이퍼이고, 게이트 유전층(104)은 실리콘 다이옥사이드 층이고, 게이트 전극(106)은 폴리실리콘으로 형성된다. 게이트 유전층(104)은 통상적으로 산화된 실리콘의 얇은 층이지만, 게이트 절연층을 만드는 두께 및 화학 제품은 본 발명의 범위 내에서 변경될 수 있다.
이 기술 분야에서 통상의 지식을 가진 자는, 비록 필드 옥사이드 영역이 도면에 도시되지 않았지만, 여기서 도시되고 기술되는 공정 및 구조는 많은 필드 옥사이드 아이솔레이션 구조와 호환될 수 있다는 것을 이해할 것이다. 필드 옥사이드아이솔레이션 구조의 예는 기판의 표면의 얕은 트렌치 아이솔레이션 영역, 및 비-평면화된(non-planarized) 옥사이드 아이솔레이션 영역이 형성된 실리콘의 이전의 국부적 산화를 포함한다.
얇은 필름층(108)이 게이트 전극(106)의 표면, 및 게이트 전극(106)에 의해 아직 덮여지지 않은 게이트 유전층(104) 위에 증착된다. 게이트 전극(106)의 측벽에 인접한 스페이서(spacer)가 후속의 처리 공정에서 층(108)으로 형성되기 때문에, 얇은 필름층(108)은 또한 스페이서 층으로 언급될 수 있다. 스페이서 층(108)은 기판(102) 및 게이트 전극(106)의 에칭 특성과 상이한 에칭 특성을 갖도록 하는 것이 바람직하다. 스페이서 층(108)을 위한 물질은, 이에 제한되지는 않지만, 나이트라이드, 옥시나이트라이드 및 옥사이드를 포함한, 모든 유전성 물질이 될 수 있다. 예시적인 실시예에서, 게이트 전극(106)을 형성하는 폴리실리콘 에칭에 이어, 얇은 층의 실리콘 나이트라이드가 스페이서 층(108)을 형성하기 위해 기판의 표면 위에 증착된다. 일실시예에서, 실리콘 나이트라이드 층은 약 20nm 두께이고, 수직 확산로에서 형성된다. 그러나, 나이트라이드 층의 두께는 본 발명의 제한조건이 아니며, 예를 들어, 2nm 내지 50nm 두께의 범위에서, 어떠한 실시 두께가 될 수 있다. 이 나이트라이드 층은, 후속의 에피텍셜 백필링(backfill) 공정 동안에 필요한 선택성(selectivity)을 제공하도록 사용될 수 있다. 유사하게, 스페이서 층은, 예를 들어, 실리콘 다이옥사이드과 같은 다른 물질로 형성될 수 있다. 실리콘 다이옥사이드는 실리콘 나이트라이드의 유전 계수보다 낮은 유전 계수를 가지며, 이것은 게이트 전극과 다른 이웃 회로 노드 사이의 기생 커패시턴스를 낮추는 점에서 유리하다.
도2를 참조하면, 스페이서 층(108)은, 예를 들어, 실리콘 나이트라이드에 대한 종래의 건식 에칭을 이용하여 비등방성 에칭된다. 이 에칭 공정 이후에, 상당한 양의 잔여 실리콘 나이트라이드가 소스/드레인 영역에 남지 않는다. 예시적인 실시예에서, 이 비등방성 에칭 공정은 폴리실리콘 게이트 전극(106)의 측벽을 따라 약 150nm 두께(수직축을 따라 측정된 경우)로 나이트라이드 층을 남긴다. 통상적으로, 이 층의 수직 높이(즉, 두께)는 게이트 전극(106)의 두께와 거의 같다. 이들 사후-에칭 나이트라이드 구조를 스페이서라고 부른다. 도1-2에서 볼 수 있는 바와 같이, 게이트 전극(106)의 상부 표면의 위에 있는 실리콘 나이트라이드 스페이서의 부분은 스페이서 층 에칭 공정에 의해 제거된다.
도3을 참조하면, 평행 플레이트 RF 플라스마 에칭 시스템에서 등방성 건식 에칭 공정을 이용하여 기판(102) 내에 다수의 리세스가 생성된다. 설퍼 헥사플루오라이드(SF6)와 헬륨(He)의 혼합물이 등방성이 유리한 공정 조건에서 사용된다. 이러한 조건은 높은 압력 및 낮은 RF 전력 밀도를 포함한다. 본 발명의 일실시예에서, 약 900 mT의 공정 압력, 1.1cm의 갭, 100W의 RF 전력, 150 sccm의 헬륨 플로우 및 100 sccm의 SF6플로우가 사용된다. RF 전력은, 예를 들어, 50W 내지 200W의 범위에서 변경될 수 있고, 공정 압력은 변경될 수 있지만, 약 500mT 보다는 커야 한다. 이 에칭 공정은 보다 선택적이고, 게이트 유전층(104)을 형성하는 실리콘 다이옥사이드의 에칭율보다 훨씬 큰 실리콘 에칭율로 특징된다. 유사하게, 실리콘기판(102)의 에칭율은 측벽 스페이서(108)를 형성하는 실리콘 나이트라이드의 에칭율보다 훨씬 크다. 게이트 유전층(104)의 전기적 특성은 기판(102)에 리세스를 형성하는 에칭 공정에 의해 불리하게 영향받지는 않는다.
도3에서 볼 수 있는 바와 같이, 리세스는 게이트 유전층(104) 아래에 있는 부분을 포함한다. 도시된 실시예에서, 기판(102)은, 측방향 에칭이 스페이서의 아래 뿐만 아니라 게이트 전극(106)의 위에 의해 정의된 영역의 아래에 닿는 리세스 영역을 형성하도록 등방성 에칭된다.
실리콘 나이트라이드 스페이서 층(108)이 폴리실리콘 게이트 전극(106)의 상부 표면으로부터 제거되었기 때문에, 리세스를 형성하는 에칭은 또한 폴리실리콘 게이트 전극(106)의 상부 표면을 에칭하여, 도3에 도시된 바와 같이 그 높이가 줄어든다는 것을 알 수 있다.
이 기술 분야의 통상의 지식을 가진 자는, 전술된 공정 및 구조가 n-채널 FET(NFET) 및 p-채널 FET(PFET)의 형태에 모두 적용될 수 있다는 것을 이해할 것이다. PFET 및 NFET는 구조적으로 유사하지만, p형과 n형 도펀트의 상호 배치가 다르다. 즉, PNET는 n형 기판에 p형 소스/드레인 단자를 포함하고, NFET는 p형 기판에 n형 소스/드레인 단자를 포함한다.
도시된 실시예는 PFET의 형태에 대하여 기술된다. 그러나, 본 발명은 NFET의 구조 및 제조에 대해서도 적용될 수 있다는 것을 알 수 있다. 이제, 도4를 참조하면, 붕소 도핑된 Si의 에피텍셜 필름(110)이 SiH2Cl2기반의 화학 성질을 이용하여형성되는데, 이것은 이 증착이 나이트라이드 스페이서(108)에 대해 높게 선택되도록 한다. 즉, 붕소 도핑된 Si 필름(110)이 실리콘 나이트라이드 스페이서(108)에 형성되거나 부착되지 않도록 한다. 그러나, 리세스는 이 증착 공정에 의해 실질적으로 채워진다. 리세스는 이 공정에 의해 완전히 채워질 수 있다. 엑스-시츄(ex-situ) 세정 공정은 수행되지 않는다. 이것은 외부적인 습식 세정은 얇은 게이트 유전층(104)을 손상시키는 경향이 있기 때문이다. 대안적 실시예에서, 붕소 도핑된 SiGe가 리세스를 채우는 필름을 형성하기 위해 붕소 도핑된 Si 대신에 사용될 수 있다. 통상적으로, 에피텍셜 필름(110)은 그 상부 표면이 기판(102)의 원래의 표면의 수평면 위에 놓이도록 증착된다. 이것은, 기판(102)의 원래의 표면 상에 형성된 게이트 유전층(104)의 상대적인 위치를 Si층(110)의 상부 표면과 비교함으로써, 도4에서 볼수 있다. 도4에 도시된 바와 같이, 붕소 도핑된 Si 에피텍셜 필름(110)은 게이트 전극(106)의 상부에도 형성된다. 이 방식으로 폴리실리콘 게이트 전극(106)의 두께가 그의 사후-에칭 크기로부터 증가된다.
또한, 도4를 참조를 참조하면, 붕소 도핑된 Si 필름(110)이 선택적인 증착에 의해 형성된다. 실리콘, 또는 실리콘 게르마늄과 같은 실리콘 합금의 선택적인 증착은 노출된 실리콘 표면 상에 실리콘 또는 실리콘 합금을 형성한다. 예를 들어, 붕소 도핑된 실리콘의 선택적 증착은 실리콘 기판(102)의 노출된 표면 상에 Si 필름(110)을 형성한다. 실리콘 필름은 웨이퍼를 약 600℃ 내지 900℃ 온도로 가열함으로써 선택적으로 증착될 수 있고, SiH2Cl2및 H2를 포함하는 증착 가스를 제공한다. 특히, n형 실리콘은, 약 10 slm H2, 약 30 sccm HCl, 약 100 sccm SiH2Cl2및 약 180 sccm PH3를 이용하여 거의 대기 압력에서 약 750℃ 온도로 선택적으로 증착될 수 있다. 이러한 공정 조건은 약 50 nm 두께의 층을 약 6분 동안에 증착할 수 있다. p형 실리콘은, 약 20 slm H2, 약 70 sccm HCl, 약 120 sccm SiH2Cl2및 약 75 sccm B2H6를 이용하여 약 800℃ 온도로 선택적으로 증착될 수 있다. 이러한 공정 조건은 약 50 nm 두께의 층을 약 155초 동안에 증착할 수 있다.
실리콘 게르마늄 합금은 약 700℃ 내지 750℃ 사이의 온도로 웨이퍼를 가열함으로써 선택적으로 증착될 수 있고, 약 10 내지 100 sccm 비율의 SiH2Cl2, 약 10 내지 200 sccm 비율의 1% GeH4, 및 약 20 slm 비율의 H2를 포함하는 증착 가스 혼합을 약 50 내지 760 torr의 압력을 유지하는 CVD 챔버로 제공한다. 도핑된 실리콘 또는 실리콘 합금 필름이 요구되는 경우, 디보란(diborane), 포스핀(phosphine) 또는 아르신(arsine)과 같은 도펀트 가스가 이 공정 가스 혼합에 포함될 수 있다.
고도로 도핑된(>5x1020atmos/cm3) n형 실리콘 게르마늄 에피텍셜 필름은, 약 10 내지 200 sccm GeH4, 약 10 내지 100 sccm SiH2Cl2, 10 내지 40 slm H2, 1 내지 200 sccm PH3및 15 sccm HCl을 포함하는 증착 가스 혼합을 이용하여, 필름 증착 동안에 기판은 700℃ 내지 750℃ 온도로 유지하고, 약 165 torr의 증착 압력을 유지하면서, 열 화학적 증기 증착에 의해 실리콘 표면 상에 선택적으로 증착될 수 있다. 이러한 공정은 실질적으로 균일하게 도핑된 n형 실리콘 게르마늄 에피텍셜 필름을 형성할 수 있다. 유사하게, p형 실리콘 게르마늄 합금은, 약 740℃ 온도로, 약 20 sccm SiH2Cl2, 약 80 sccm germane, 약 20 slm H2, 및 약 1 내지 200 sccm B2H6와 같은, p형 도펀트 소스의 증착에 의해 형성될 수 있다. 증착 공정의 선택성을 증가시키기 위해, 약 10 sccm의 HCl이 가스 혼합에 추가될 수 있다. 이러한 공정 조건은 약 50 nm 두께의 층을 약 75초 동안에 증착할 수 있다.
이 기술 분야의 통상의 지식을 가진 자는, 이 증착 공정이 필드 옥사이드 영역 또는 얕은 트렌치 아이솔레이션 영역에서의 옥사이드에 대한 선택도 역시 달성되도록 한다는 것을 이해할 것이다.
도5는 다른 처리 공정이 수행된 후의 도4의 FET를 도시하고 있다. 종래의 프로세싱이 반대측 측벽 스페이서(108)를 따라 증착된 추가의 측벽 스페이서(112)를 형성하는데 사용될 수 있다. 또한, 종래의 프로세싱은 도핑된 Si 영역(110)의 상부 표면, 즉 소스/드레인 확장 영역 및 폴리실리콘 게이트 전극(106) 위에 샐리사이드된 영역(114)을 형성하는데 사용될 수 있다. 본 발명의 구조는 샐리사이드된 소스/드레인 확장의 형태에서 유리하다. 예를 들어, 실리콘에서 비교적 쉽게 확산되는 니켈과 같은 금속이 니켈 샐리사이드 층을 형성하는데 사용되는 경우, 니켈 원자의 수평적 확산은 나이트라이드 측벽 스페이서(108)에 의해 정지되고, 이에 따라 니켈 원자는 채널 영역으로 통과하지 못하게 되고, 그렇지 않으면 MOSFET의 전기적 특성에 불리하게 영향을 끼칠 것이다. 도4에서, Si(110)의 두께 및 샐리사이드 층(114)의 깊이는 본 발명의 범위에서 변경될 수 있고, 구조의 금속 원자 확산 방해 특성으로부터 이익이 될 수 있다는 것을 알 수 있을 것이다.
도6을 참조하면, 본 발명의 다른 대안의 실시예에서, 붕산 도핑된 Si(110)의 인-시츄 에피텍셜 형성 이전에, 인(phosphorous) 도핑된 Si(111)가 에픽텍셜 방식으로 형성된다. 이 기술 분야의 통상의 지식을 가진 자는 다른 n형 도펀트가 인 대신에 사용될 수 있다는 것을 이해할 것이다. 비소는 대안적인 n형 도펀트의 예이다.
단결정 에피텍셜층의 도핑 농도가 가스 혼합, 온도 및 압력의 함수이기 때문에, 에피텍셜 반응 챔버에서, 제1 도전형(예, 인으로 도핑된 n형)의 고도로 도핑된 Si층(또는 Si1-xGex, x=0 내지 0.3)(111)을 먼저 형성하는 것이 가능하다. 그리고 나서, 웨이퍼를 대기에 노출시키지 않고, 가스 혼합, 온도 및 압력을 변화시켜, 제2 도전형(예, 붕소로 도핑된 p형)의 고도로 도핑된 Si층(110)이 Si층(111) 바로 위에 형성된다. 이 방식으로, 기판(102)의 리세스가 매우 가파른 계단식 접합을 갖는 단결정 실리콘(또는 Si1-xGex, x=0 내지 0.3)의 두 층으로 채워진다.
비교적 약하게 도핑된 제1 도전형의 기판(102), 고도로 도핑된 제2 도전형의 소스/드레인 단자(110), 및 소스/드레인 단자(110)와 가볍게 도핑된 기판(102) 사이에 증착된 고도로 도핑된 제1 도전형의 영역(111)을 구비함으로써, 바람직한 전기적 특성이 얻어질 수 있다. 선택적인 증착 공정(전술된)의 속성으로 인해, 고도로 도핑된 영역(110, 111)은 소스/드레인 확장 영역 뿐만 아니라 팁-투-게이트 오버랩 영역에서도 고도로 도핑된다. 팁이라는 용어는 일반적으로, 게이트 아래 및 FET 채널 영역의 옆에 있는 소스/드레인 접합의 부분을 말한다.
도7과 관련하여, 본 발명의 예시적 실시예에 따른, 웨이퍼 상에서의 FET 제조 공정이 기술된다. 스페이서 층이 패터닝된 게이트 전극 위에 형성되는 공정(블록 202)이 수행된다. 본 발명의 도시된 실시예에서, 게이트 전극은 게이트 유전층 위에 앞서 증착되었던 폴리실리콘으로 구성된다. 게이트 유전체는 통상적으로 산화된 실리콘이다. 옥사이드 게이트 유전체 및 폴리실리콘 게이트 전극을 구비한 예시적 실시예에서, 스페이서 층은 통상적으로 실리콘 나이트라이드이다. 이 기술 분야의 통상의 지식을 가진 자는, 본 발명이 옥사이드 유전체와 폴리실리콘 게이트 전극의 조합으로 제한되지 않는다는 것을 이해할 것이다. 제한이 아닌 예시로써, 게이트 유전층은 옥사이드 층과 나이트라이드 층의 조합으로 구성될 수 있다. 유사하게, 제한이 아닌 예시로써, 게이트 전극은 폴리실리콘 대신에 금속으로 형성될 수 있다.
스페이서 층이 형성된 후에, 비등방성 에칭(블록 204)이 수행되는데, 여기서, 측벽 스페이서가 형성된다. 비등방성 에칭 동안에, 게이트 전극의 상부 표면 및 웨이퍼의 상부 표면 위에 있는 스페이서 층의 부분이 제거된다. 스페이서 층의 나머지 부분은 게이트 전극의 반대측 수직 측벽을 따라 배치된다.
리세스가 웨이퍼에 형성되는데(블록 206), 이 위치에 FET의 소스/드레인 단자가 위치하게 된다. 리세스는 웨이퍼의 등방성 에칭에 의해 형성된다. 이 분야에서 이해되는 바와 같이, 등방성 에칭 공정은 웨이퍼 표면으로부터 수직 및 측방향으로 물질을 제거하게 된다. 에칭 화학 성분 및 조건은, 에칭이 측벽 스페이서 또는 게이트 유전층 보다는 웨이퍼를 우선적으로 선택하여 에칭하도록 선택되는 것이 바람직하다. 예시된 실시예에서, 웨이퍼는 실리콘이고, 게이트 유전체는 실리콘의 옥사이드이고, 게이트 전극은 폴리실리콘이며, 측벽 스페이스는 실리콘 나이트라이드인 경우에, SF6및 He을 이용한 플라스마 에칭이 사용된다.
리세스가 형성된 후에, 통상적으로 웨이퍼가 에피텍셜 반응기에 배치되고, 도핑된 결정성 물질의 제1층이 형성된다(블록 208). 결정성 물질은, 예를 들어, p형 실리콘, p형 실리콘 게르마늄, n형 실리콘 또는 n형 실리콘 게르마늄일 수 있다. 통상적으로, 제1 층의 도전형은 FET가 제조될 웨이퍼 부분의 도전형과 매치된다. 이 기술 분야의 통상의 지식을 가진 자는, 그 안에 FET가 형성될 수 있는 웰(well)을 형성하기 위해, 웨이퍼의 많은 부분이 도핑 및/또는 역도핑될 수 있다는 것을 이해할 것이다. 예를 들어, n-채널 FET(NFET)는 웨이퍼의 p형 영역 안에 형성되고, 반면에 p-채널 FET(PFET)은 웨이퍼의 n형 영역 안에 형성된다.
제1층이 형성된 후에, 도핑된 결정성 물질의 제2층이 형성된다(블록 210). 제2층은 통상적으로 제1층을 대기에 노출하지 않고 형성된다. 즉, 제2층 및 제1층은 에피텍셜 반응기 내의 가스 혼합, 온도 및 압력을 변경함으로써, 동일한 반응 챔버 내에서 지속적인 인-시츄 공정으로 간단히 형성된다. 결정성 물질은, 예를 들어, p형 실리콘, p형 실리콘 게르마늄, n형 실리콘 또는 n형 실리콘 게르마늄일 수 있다. 통상적으로, 제2층의 도전형은 제1층의 도전형과 반대로 선택된다. 이 방식으로, 극도로 가파른 계단식 접합이 얻어질 수 있다.
예를 들어, PFET의 게이트 구조는 실리콘 웨이퍼의 n형 부분의 영역에 형성되고, 그리고, 소스/드레인 리세스가 형성된 후에, n-도핑된(예, 인) 실리콘 게르마늄의 제1층이 리세스에 형성되고, 그리고 나서, p-도핑된(예, 붕소) 실리콘 게르마늄의 제2층이 제1층 위에 형성된다. 제1 및 제2층은 모두, PFET의 기판 단자를 형성하는, 실리콘 웨이퍼의 n형 부분의 도핑 농도보다 실질적으로 높은 도핑 영역을 가진다. 특히, 제1 및 제2층은 실질적으로 카운터도펀트(counterdopant)이 없고, 반면에, 웨이퍼의 n형 영역은 통상적으로 n형 및 p형 모두를 포함한다. 게이트 구조는 게이트 전극, 또는 게이트 전극 및 인접한 측벽 스페이서일 수 있다.
소스/드레인 단자 및 게이트 전극의 시트 저항률을 더욱 줄이기 위해, 샐리사이드 공정이 통상적으로 수행된다.
결론
본 발명의 실시예들은, 상당한 레벨의 오프-상태 전류를 생성하는 쇼트 채널 효과를 겪지 않고, 높은 구동 전류를 생성하도록 동작하면서, 매우 짧은 채널 길이와 낮은 소스/드레인 확장 저항률을 갖는 전계 효과 트랜지스터를 제공한다. 본 발명의 다른 실시예들은 이러한 구조를 제조하는 방법을 제공한다.
본 발명의 특정 실시예의 장점은 소스/드레인 단자가 어닐링(annealing)없이 형성될 수 있다는 것이다. 도펀트를 활성화시키기 위해 종래에 요구된 높은 온도 공정을 제거함으로써, 열 확산을 피하게 되고, 매우 가파른 계단식 접합이 유지된다.
본 발명의 특정 실시예의 장점은, 게이트 전극의 반대측 수직 벽을 따라 배치된 측벽 스페이서와 함께, 다시 채움(back filling)으로써 형성된 높아진 접합이 샐리사이드 공정 동안에 트랜지스터 채널 영역에서 금속 원자의 수평 확산을 실질적으로 막는다는 것이다.
본 발명의 특정 실시예의 장점은 소스/드레인 단자의 팁 부분에 액티브 도펀트를 직접 배치하는 것이다.
본 발명의 특정 실시예의 장점은 매우 정확한 도핑 프로파일이 달성된다는 것이다.
본 발명의 특정 실시예의 장점은 매우 얕고 고도로 도핑된 소스/드레인 단자가 팁 부분의 이온 주입없이 형성될 수 있다는 것이다. 일부의 경우에, 채널 영역으로부터 더 놓여진 소스/드레인 단자 부분을 형성하는데 통상적으로 사용되는 깊은 소스/드레인 주입이 제거될 수 있다.
이 기술 분야의 통상의 지식을 가진 자는, 본 발명의 범위 내에서 많은 디자인 선택이 가능하다는 것을 이해할 것이다. 예를 들어, 이에 제한되지는 않지만, 게이트 절연막 두께, 게이트 절연막 물질, 게이트 전극 두께, 측벽 스페이서 물질, 중간-층(inter-layer) 유전성 물질, 아이솔레이션 트렌치 깊이 및 S/D를 포함하는 구조적인 파라미터 및 웰 도핑 농도는 도시된 실시예와 관련해서 설명된 것으로부터 모두 변경될 수 있다. 유사하게, 리세스를 형성하고, 도핑된 결정성 물질로 다시 채우는 공정은 소스/드레인 단자의 도핑 프로파일 및 형태를 맞추기 위해 반복될 수 있다.
여기서, 본 발명은 특정한 예시적인 실시예를 참조하여 설명되었다. 그러나, 첨부된 청구항에서 기술되는 바와 같이, 본 발명의 보다 넓은 사상 및 범위에서 벗어나지 않는 한, 다양한 수정 및 변경이 가능하다는 것은 명백한 사실이다. 따라서, 본 명세서 및 도면은 제한적 관점이라기 보다는 하나의 예시로서 간주되어야 한다. 이에 따라, 본 발명의 범위는 첨부한 청구항에 의해서만 제한되어야 한다.

Claims (30)

  1. 제1 평면을 정의하는 상부 표면을 가진 기판;
    상기 기판의 상부 표면 위에 배치된 유전체;
    상기 유전체 위에 배치된 게이트 전극 - 상기 게이트 전극은 반대측 수직 벽을 따라 배치된 제1 측벽 스페이서를 가짐 - ; 및
    상기 제1 측벽 스페이서 중의 하나에 각각 실질적으로 인접하게, 부분적으로는 상기 기판 내에, 그리고 부분적으로는 상기 기판 위에 각각 배치된 소스 단자 및 드레인 단자 - 상기 소스 및 드레인 단자는 상기 측벽 스페이서의 적어도 일부분의 아래에 있도록 측방향으로 확장됨 -
    를 포함하고,
    여기서, 상기 소스 및 드레인 단자는 제2 평면 - 상기 제2 평면은 상기 제1 평면 위에 있음 - 을 정의하는 상부 표면을 갖고, 도핑된 결정성 반도체를 포함하는
    마이크로일렉트로닉 구조체.
  2. 제1항에 있어서,
    상기 기판 내에 배치되고, 제1 부분 및 제2 부분을 가진 바디
    를 더 포함하고,
    여기서, 상기 제1 부분은 제1 도전형 및 제1 도핑 프로파일로 이루어지고, 상기 제2 부분은 상기 제1 도전형 및 제2 도핑 프로파일로 이루어지고, 상기 제1 도핑 프로파일과 제2 도핑 프로파일 사이의 천이가 계단적인
    마이크로일렉트로닉 구조체.
  3. 제2항에 있어서,
    상기 제1 부분은 카운터도펀트(counterdopant)를 포함하고, 상기 제2 부분은 실질적으로 카운터도펀트가 없는
    마이크로일렉트로닉 구조체.
  4. 제1항에 있어서,
    상기 게이트 전극은 상기 게이트 유전체 위에 배치된 폴리실리콘, 및 상기 폴리실리콘 위에 배치된 제1 도전형의 결정성 실리콘을 포함하는
    마이크로일렉트로닉 구조체.
  5. 제4항에 있어서,
    상기 게이트 전극은 제2 도전형의 결정성 실리콘을 더 포함하는
    마이크로일렉트로닉 구조체.
  6. 제1항에 있어서,
    상기 제1 측벽 스페이서에 인접한 제2 측벽 스페이서; 및
    상기 게이트 전극의 상부 및 상기 소스/드레인 단자의 상부에 배치된 금속 샐리사이드
    를 더 포함하는 마이크로일렉트로닉 구조체.
  7. 제6항에 있어서,
    상기 소스/드레인 단자는 p형 실리콘을 포함하는
    마이크로일렉트로닉 구조체.
  8. 제6항에 있어서,
    상기 소스/드레인 단자는 n형 실리콘을 포함하는
    마이크로일렉트로닉 구조체.
  9. 제6항에 있어서,
    상기 소스/드레인 단자는 p형 실리콘 게르마늄을 포함하는
    마이크로일렉트로닉 구조체.
  10. 제6항에 있어서,
    상기 소스/드레인 단자는 n형 실리콘 게르마늄을 포함하는
    마이크로일렉트로닉 구조체.
  11. 접합을 제조하는 방법에 있어서,
    a) 기판의 표면에 패터닝된 구조를 형성하는 단계 - 여기서, 상기 기판은 제1 도전형임 -
    b) 상기 기판에 리세스가 형성되도록 상기 기판을 등방성 에칭하는 단계 - 여기서, 상기 리세스는 상기 패터닝된 구조의 아래에 놓인 부분을 포함하고, 하나의 표면을 가짐 - ; 및
    c) 상기 리세스에 제2 도전형을 갖는 제1 물질층을 선택적으로 형성하는 단계
    를 포함하는 방법.
  12. 제11항에 있어서,
    상기 제1 물질층을 선택적으로 형성하는 단계 이전에, 상기 리세스의 표면 위에 상기 제1 도전형을 갖는 제2 물질층을 선택적으로 형성하는 단계
    를 더 포함하는 방법.
  13. 제12항에 있어서,
    상기 기판은 상기 제1 도전형을 갖도록 도핑된 실리콘을 포함하고, 상기 제1 물질은 도핑된 실리콘을 포함하고, 상기 제2 물질은 도핑된 실리콘을 포함하는
    방법.
  14. 제12항에 있어서,
    상기 기판은 상기 제1 도전형을 갖도록 도핑된 실리콘을 포함하고, 상기 제1 물질은 도핑된 실리콘 게르마늄을 포함하고, 상기 제2 물질은 도핑된 실리콘 게르마늄을 포함하는
    방법.
  15. 제14항에 있어서,
    상기 제2 물질은 상기 제1 물질의 두께보다 작은 두께를 갖는
    방법.
  16. 제15항에 있어서,
    상기 제1 물질은 상기 기판의 표면에 의해 정의된 평면 위에 있는 상부 표면을 갖는
    방법.
  17. 제11항에 있어서,
    상기 패터닝된 구조는 유전층 및 상기 유전층 위에 배치된 도전성 물질을 포함하는
    방법.
  18. 제11항에 있어서,
    상기 에칭 단계는 상기 리세스의 표면을 패시베이트(passivate)하는
    방법.
  19. 제11항에 있어서,
    상기 에칭 단계는 상기 기판을 RF 플라스마 에칭 시스템에서 SF6및 He에 노출시키는 단계를 포함하는
    방법.
  20. 제11항에 있어서,
    상기 제1 물질을 형성하는 단계는 결정성 물질층을 에피텍셜 증착하는 단계를 포함하는
    방법.
  21. 제11항에 있어서,
    상기 제1 물질을 형성하는 단계는 결정성 물질층을 에피텍셜 증착하는 단계를 포함하고, 상기 제2 물질을 형성하는 단계는 결정성 물질층을 에피텍셜 증착하는 단계를 포함하고,
    여기서, 상기 기판은 상기 제1 물질을 형성하는 단계 이후와 상기 제2 물질을 형성하는 단계 이전에 대기에 노출되지 않는
    방법.
  22. 트랜지스터를 제조하는 방법에 있어서,
    웨이퍼의 제1 표면에 유전체를 형성하는 단계;
    상기 유전체 위해 도전층을 형성하는 단계;
    게이트 구조를 형성하기 위해 상기 도전층 및 유전체를 패터닝하는 단계;
    상기 게이트 구조에 인접하고 부분적으로 밑에 있는 리세스를 형성하는 단계; 및
    연속적인 공정으로, 상기 리세스를 도핑된 결정성 물질로 다시 채우는 단계(back filling)
    를 포함하고,
    여기서, 상기 다시 채우는 단계는 적어도 제1 도전형의 결정성 물질을 형성하는 단계를 포함하는
    방법.
  23. 제22항에 있어서,
    상기 제1 도전형의 결정성 물질은 p형 실리콘, p형 실리콘 게르마늄, n형 실리콘, n형 실리콘 게르마늄으로 구성된 그룹으로부터 선택되는
    방법.
  24. 제22항에 있어서,
    상기 다시 채우는 단계는 제2 도전형의 결정성 물질을 형성하는 단계를 포함하는
    방법.
  25. 제22항에 있어서,
    상기 제2 도전형의 결정성 물질은 p형 실리콘, p형 실리콘 게르마늄, n형 실리콘, n형 실리콘 게르마늄으로 구성된 그룹으로부터 선택되는
    방법.
  26. 제25항에 있어서,
    상기 다시 채우는 단계는 선택적인 증착을 포함하는
    방법.
  27. FET를 제조하는 방법에 있어서,
    제1 도전형을 갖는 반도체 기판의 표면 상의 게이트 절연막(insulator) 위에 측벽을 갖는 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 측벽을 따라 제1 스페이서를 형성하는 단계;
    상기 게이트 전극의 일부분의 아래에 놓이도록, 상기 기판 내로 수직으로 아래로 확장되고, 상기 기판을 통해 측방향으로 확장되는 리세스를 형성하는 단계 - 여기서, 상기 리세스는 기판 표면을 가짐 - ; 및
    상기 리세스를 도핑된 결정성 물질의 제1 층으로 실질적으로 채우는 단계 - 여기서, 상기 제1층은 제2 도전형을 가짐 -
    를 포함하는 방법.
  28. 제27항에 있어서,
    상기 제1층의 상부 표면과 상기 기판의 표면 사이의 수직 거리가 상기 게이트 절연막의 상부 표면과 상기 기판의 표면 사이의 수직 거리보다 커질 때까지, 상기 도핑된 결정성 물질의 제1층을 증착하는 단계
    를 더 포함하는 방법.
  29. 제27항에 있어서,
    상기 리세스의 기판 표면 위에 도핑된 결정성 물질의 제2층을 형성하는 단계 - 여기서, 상기 제2층은 상기 반도체 기판과 동일한 도전형을 갖고, 상기 리세스의 기판 표면 근처의 반도체 기판의 도핑 농도보다 큰 도핑 농도를 가짐 -
    를 더 포함하는 방법.
  30. 제29항에 있어서,
    리세스를 형성하는 단계는 약 1.1 cm의 갭, 약 50W 내지 200W 범위의 RF 전력 및 약 500 mT 보다 큰 압력을 갖는 평행 플레이트 반응 챔버에 상기 기판을 배치하고, SF6및 He을 이용하여 플라스마 에칭하는 단계를 포함하는
    방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100721245B1 (ko) * 2005-12-29 2007-05-22 동부일렉트로닉스 주식회사 트랜지스터 소자 및 형성 방법
US7601983B2 (en) 2004-08-20 2009-10-13 Samsung Electronics Co., Ltd. Transistor and method of manufacturing the same

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6887762B1 (en) * 1998-11-12 2005-05-03 Intel Corporation Method of fabricating a field effect transistor structure with abrupt source/drain junctions
KR100406537B1 (ko) * 2001-12-03 2003-11-20 주식회사 하이닉스반도체 반도체장치의 제조 방법
JP3651802B2 (ja) 2002-09-12 2005-05-25 株式会社東芝 半導体装置の製造方法
US6787864B2 (en) * 2002-09-30 2004-09-07 Advanced Micro Devices, Inc. Mosfets incorporating nickel germanosilicided gate and methods for their formation
US6921913B2 (en) * 2003-03-04 2005-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel transistor structure with lattice-mismatched zone
FR2854276A1 (fr) * 2003-04-24 2004-10-29 Koninkl Philips Electronics Nv Dispositif semiconducteur comprenant des extensions realisees en un materiau a faible temperature de fusion.
US7012024B2 (en) * 2003-08-15 2006-03-14 Micron Technology, Inc. Methods of forming a transistor with an integrated metal silicide gate electrode
US7132338B2 (en) * 2003-10-10 2006-11-07 Applied Materials, Inc. Methods to fabricate MOSFET devices using selective deposition process
US7060576B2 (en) * 2003-10-24 2006-06-13 Intel Corporation Epitaxially deposited source/drain
US7244654B2 (en) * 2003-12-31 2007-07-17 Texas Instruments Incorporated Drive current improvement from recessed SiGe incorporation close to gate
FR2868209B1 (fr) 2004-03-25 2006-06-16 Commissariat Energie Atomique Transistor a effet de champ a canal en carbone diamant
US7118952B2 (en) 2004-07-14 2006-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making transistor with strained source/drain
US7195985B2 (en) 2005-01-04 2007-03-27 Intel Corporation CMOS transistor junction regions formed by a CVD etching and deposition sequence
JP4515305B2 (ja) 2005-03-29 2010-07-28 富士通セミコンダクター株式会社 ｐチャネルＭＯＳトランジスタおよびその製造方法、半導体集積回路装置の製造方法
US7579617B2 (en) 2005-06-22 2009-08-25 Fujitsu Microelectronics Limited Semiconductor device and production method thereof
JP4984665B2 (ja) 2005-06-22 2012-07-25 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7618866B2 (en) * 2006-06-09 2009-11-17 International Business Machines Corporation Structure and method to form multilayer embedded stressors
JP5181466B2 (ja) 2006-11-16 2013-04-10 ソニー株式会社 半導体装置の製造方法および半導体装置
JP2010010587A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 半導体素子及び半導体素子の製造方法
JP6797771B2 (ja) 2017-09-15 2020-12-09 株式会社東芝 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4714685A (en) * 1986-12-08 1987-12-22 General Motors Corporation Method of fabricating self-aligned silicon-on-insulator like devices
US4870029A (en) * 1987-10-09 1989-09-26 American Telephone And Telegraph Company, At&T-Technologies, Inc. Method of forming complementary device structures in partially processed dielectrically isolated wafers
US5300447A (en) * 1992-09-29 1994-04-05 Texas Instruments Incorporated Method of manufacturing a minimum scaled transistor
JP2606141B2 (ja) * 1994-06-16 1997-04-30 日本電気株式会社 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7601983B2 (en) 2004-08-20 2009-10-13 Samsung Electronics Co., Ltd. Transistor and method of manufacturing the same
KR100721245B1 (ko) * 2005-12-29 2007-05-22 동부일렉트로닉스 주식회사 트랜지스터 소자 및 형성 방법
US7427546B2 (en) 2005-12-29 2008-09-23 Dongbu Hitek Co., Ltd. Transistor device and method for manufacturing the same

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Publication number Publication date
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WO2000030169A1 (en) 2000-05-25
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