JP5181466B2 - 半導体装置の製造方法および半導体装置 - Google Patents

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Description

本発明は、半導体装置の製造方法および半導体装置に関するものであって、特に、ＭＯＳ（Metal Oxide Semiconductor)型電界効果トランジスタに関するものである。
近年、トランジスタ性能向上の為、チャネル領域へストレスを印加し、ドレイン電流を増大させる検討が行われている。ストレス印加の手法としては、ゲート電極形成後に高い応力を持った膜を形成し、チャネル領域にストレスを印加する方法が報告されている。また、ＰチャネルＭＯＳ型電界効果トランジスタ（ＰＭＯＳＦＥＴ）のソース・ドレイン領域をエッチングし、その部分にシリコンゲルマニウム（ＳｉＧｅ）層をエピタキシャル成長させ、チャネル領域にストレスを印加する方法も報告されている（例えば、特許文献１参照）。このＳｉＧｅ層を用いたチャネル領域へのストレス印加は、ＳｉＧｅ層がチャネル領域に近く、ＳｉＧｅ層の体積が多いほど効果的である。
ここで、上述したＰＭＯＳＦＥＴの製造方法について、図６〜図７を用いて説明する。まず、図６（ａ）に示すように、シリコン基板１１の表面側に素子分離領域（図示省略）を形成する。次に、シリコン基板１１上に、酸化シリコンからなるゲート絶縁膜１２を介して、ポリシリコンからなるゲート電極１３をパターン形成する。この際、シリコン基板１１上に、ゲート絶縁膜１２とゲート電極１３を構成する各材料膜、および窒化シリコン膜からなるハードマスク１４を積層成膜し、これらの積層膜をパターンエッチングする。
次いで、図６（ｂ）に示すように、ゲート絶縁膜１２、ゲート電極１３およびハードマスク１４を覆う状態で、シリコン基板１１上に、シリコン窒化膜１５’を形成する。その後、図６（ｃ）に示すように、ドライエッチング法により、このシリコン窒化膜１５’（前記図６（ｂ）参照）をエッチバックすることで、ゲート絶縁膜１２、ゲート電極１３およびハードマスク１４の両脇にサイドウォール１５を形成する。
続いて、図６（ｄ）に示すように、上記ハードマスク１４とサイドウォール１５をマスクにして、シリコン基板１１をエッチングによって掘り下げる、いわゆるリセスエッチングを行うことで、リセス領域１６を形成する。その後、希フッ酸を用いた洗浄処理により、シリコン基板１１表面の自然酸化膜を除去する。
次いで、図７（ｅ）に示すように、リセス領域１６、すなわち、掘り下げられたシリコン基板１１の表面に、シリコンゲルマニウム（ＳｉＧｅ）層１７をエピタキシャル成長させる。これにより、一定濃度のＧｅを含有させたＳｉＧｅ層１７が形成される。その後、イオン注入法により、ＳｉＧｅ層１７にｐ型不純物を導入し、活性化アニールを行う。これにより、このＳｉＧｅ層１７がソース・ドレイン領域となり、シリコン基板１１におけるソース・ドレイン領域に挟まれたゲート電極１３直下の領域がチャネル領域Ｃｈとなる。
次に、図７（ｆ）に示すように、ホット燐酸を用いたウェットエッチングにより、ハードマスク１４（前記図７（ｅ）参照）を除去し、ゲート電極１３の表面を露出させるとともに、ＳｉＧｅ層１７の表面の自然酸化膜を除去する。この除去工程により、サイドウォール１５の上部も除去される。
続いて、図７（ｇ）に示すように、ゲート電極１３を覆う状態で、ＳｉＧｅ層１７上を含めたシリコン基板１１上に、ニッケル膜等の高融点金属膜を成膜する。その後、熱処理を行うことで、ゲート電極１３の表面側およびＳｉＧｅ層１７の表面側をシリサイド化して、ニッケルシリサイドからなるシリサイド層Ｓを形成する。これにより、ソース・ドレイン領域の表面側を低抵抗化し、コンタクト抵抗を低減する。
以上のようにして、ＳｉＧｅ層１７によるチャネル領域Ｃｈへのストレス印加により、チャネル領域Ｃｈを歪ませることで、十分なキャリア移動度を有するＰＭＯＳＦＥＴを得ることができる。
特表２００２−５３０８６４号公報（特に、図４および段落番号００３０参照）
しかし、上述したような半導体装置の製造方法では、ＳｉＧｅ層１７によるチャネル領域Ｃｈへのストレス印加により、キャリア移動度の向上は図れるものの、ＳｉＧｅ層１７の表面側をシリサイド化する際に、高融点金属とシリコン（Ｓｉ）との反応速度がゲルマニウム（Ｇｅ）との反応速度と比較して速いため、シリサイド化が局所的に進行してしまう。これにより、反応が不安定になり易く、シリサイド層Ｓを均一な膜状に形成することは難しい。このため、ソース・ドレイン領域の低抵抗化が図れないという問題がある。また、高融点金属のシリコンへの拡散係数は高いため、局所的に反応が開始された場合には、シリサイド層Ｓがシリコン基板１１まで異常成長してしまう。このため、リーク電流が増大してしまう、という問題もある。
したがって、本発明は、チャネル領域に応力を印加しつつ、シリサイド層を膜状に形成するとともに、シリサイド層の異常成長が抑制された半導体装置の製造方法および半導体装置を提供することを目的とする。
上述したような目的を達成するために、本発明における半導体装置の製造方法は、次のような工程を順次行うことを特徴としている。まず、第１工程では、シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程を行う。次に、第２工程では、ゲート絶縁膜及びゲート電極の側壁に、第１サイドウォールを形成する工程を行う。次いで、第３工程では、第１サイドウォールをマスクにしたエッチングにより、シリコン基板の表面層を掘り下げる工程を行う。次いで、第４工程では、掘り下げられたシリコン基板の表面に、シリコンゲルマニウム（ＳｉＧｅ）層からなる第１の層をエピタキシャル成長させる工程を行う。続いて、第５工程では、第１の層上に、第１の層よりもゲルマニウム濃度が低いＳｉＧｅ層またはシリコン（Ｓｉ）層からなる第２の層を形成する工程を行う。続いて、第６工程では、第１サイドウォールを除去することで、ゲート電極を露出させる工程を行う。続いて、第７工程では、ゲート電極の両側のシリコン基板上に、エクステンション領域を形成する工程を行う。続いて、第８工程では、エクステンション領域上、且つ、ゲート絶縁膜及びゲート電極の両側に、第１サイドウォールより膜厚が厚い第２サイドウォールを形成する工程を行う。その後の第９工程では、前記第２の層の少なくとも表面側をシリサイド化して、シリサイド層を形成する。
このような半導体装置の製造方法によれば、掘り下げられたシリコン基板の領域にＳｉＧｅ層からなる第１の層をエピタキシャル成長させることで、チャネル領域に応力が印加されるため、キャリア移動度の向上が可能となる。また、第１の層上に、第１の層よりもゲルマニウム（Ｇｅ）濃度が低いＳｉＧｅ層またはＳｉ層からなる第２の層が形成されるため、シリサイド化の局所的な進行が抑制される。これにより、シリサイド化反応を安定させて、均一な膜状のシリサイド層を形成することが可能となるため、コンタクト抵抗の低抵抗化が図れる。さらに、第１の層は第２の層よりもゲルマニウム濃度が高いため、シリサイド化反応を抑制するストッパーとして機能する。これにより、シリサイド層がシリコン基板まで異常成長することが防止され、リーク電流が抑制される。
また、本発明の半導体装置は、シリコン基板上にゲート絶縁膜を介してゲート電極が設けられた半導体装置において、前記ゲート電極の側壁に形成された第１サイドウォールをマスクにしたエッチングにより前記ゲート電極の両側の前記シリコン基板が掘り下げられた領域に、ＳｉＧｅ層からなる第１の層と、当該第１の層よりもＧｅ濃度の低いＳｉＧｅ層またはＳｉ層からなる第２の層とがこの順に積層されており、前記第１サイドウォールが除去された後の前記ゲート電極の両側の前記シリコン基板上に、エクステンション領域が形成され、前記エクステンション領域上、且つ、前記ゲート絶縁膜及び前記ゲート電極の両側に、前記第１サイドウォールより膜厚が厚い第２サイドウォールが形成され、第２の層の少なくとも表面側にシリサイド層が設けられていることを特徴としている。
このような半導体装置は、上述した製造方法により製造されるものであり、ＳｉＧｅ層からなる第１の層によりチャネル領域に応力が印加されることで、キャリア移動度が向上する。また、第１の層上に配置された第１の層よりもＧｅ濃度の低いＳｉＧｅ層またはＳｉ層からなる第２の層にシリサイド層が設けられていることから、コンタクト抵抗の低抵抗化を図ることができる。
以上、説明したように、本発明における半導体装置の製造方法および半導体装置によれば、キャリア移動度を向上させつつ、コンタクト抵抗の低抵抗化を図ることができ、リーク電流を抑制することができる。したがって、トランジスタの特性を向上させることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。各実施形態においては、半導体装置の構成を製造工程順に説明する。
（第１実施形態）
本発明の半導体装置の製造方法に係る実施の形態の一例として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor)ＦＥＴにおけるＰＭＯＳＦＥＴの製造方法について、図１〜図３の製造工程断面図を用いて説明する。なお、背景技術で説明したものと同様の構成には、同一の番号を付して説明する。
まず、図１（ａ）に示すように、単結晶シリコンからなるＰ型のシリコン基板１１を用意し、その表面側に素子分離領域（図示省略）を形成する。この際、例えば、シリコン基板１１の表面側に溝を形成し、この溝内に例えば酸化シリコン膜からなる絶縁膜を埋め込んだＳＴＩ（shallow trench isolation）構造の素子分離領域を形成する。
次に、素子分離領域で分離されたシリコン基板１１上に、例えばシリコン酸窒化膜からなるゲート絶縁膜１２を介して、例えばポリシリコンからなるゲート電極１３をパターン形成する。この際、シリコン基板１１上に、ゲート絶縁膜１２とゲート電極１３を構成する各材料膜、および例えば窒化シリコン膜からなるハードマスク１４を積層成膜し、これらの積層膜をパターンエッチングする。
ここで、上記ゲート絶縁膜１２の構成材料としては、シリコン酸窒化膜に限定されず、シリコン酸化膜でもよく、ハフニウムやアルミニウムを含む金属酸化膜であってもよい。また、ゲート電極１３としては、ポリシリコンに限定されるものではなく、金属材料を含有してもよい。
次いで、図１（ｂ）に示すように、ゲート絶縁膜１２、ゲート電極１３、およびハードマスク１４を覆う状態で、シリコン基板１１上に、例えばシリコン窒化膜１５’を成膜する。続いて、図１（ｃ）に示すように、例えばドライエッチング法により、シリコン窒化膜１５’（前記図１（ｂ）参照）をエッチバックすることにより、ゲート絶縁膜１２、ゲート電極１３、およびハードマスク１４の側壁に、絶縁性のサイドウォール１５を形成する。ここでは、このサイドウォール１５が、例えばシリコン窒化膜で構成されることとするが、シリコン窒化膜以外でもよく、シリコン酸化膜、シリコン酸窒化膜またはこれらの積層構造で構成されていてもよい。
次に、図１（ｄ）に示すように、シリコン基板１１の表面を掘り下げるリセスエッチングを行う。この場合には、ゲート電極１３上のハードマスク１４およびサイドウォール１５をマスクにしたエッチングにより、シリコン基板１１の表面層を掘り下げるリセスエッチングを行うことで、５０〜６０ｎｍ程度の深さのリセス領域１６を形成する。このリセスエッチングにおいては、等方性のエッチングを行うことにより、サイドウォール１５の下方にまでリセス領域１６が広げられるようにする。例えば、サイドウォール１５下のシリコン基板１１は２５ｎｍ程度エッチングされている。ただし、本発明においては、サイドウォール１５下に、後述するようにＳｉＧｅ層を形成するスペースが存在していればよく、サイドウォール１５の幅およびシリコンエッチング量については規定されるものではない。その後、希フッ酸を用いた洗浄処理により、シリコン基板１１表面の自然酸化膜を除去する。
このエッチング条件の一例としては、エッチングガスにテトラフロロカーボン（ＣＦ4）と酸素（Ｏ2）を用い、ガス流量をＣＦ4／Ｏ2＝４０／１０（ｍｌ／ｍｉｎ）、処理圧力を２．７Ｐａ、ソースパワーを５００Ｗ、バイアスパワーを５０Ｗに設定して行う。ただし、上記ガス流量は、標準状態における体積流量を示すものとし、これ以降に示すガス流量についても同様であることとする。
なお、ここでは、サイドウォール１５が設けられた状態で、リセスエッチングを行う例について説明するが、サイドウォール１５を設けずに、リセスエッチングを行う場合であっても、本発明は適用可能である。
また、本実施形態においては、ＰＭＯＳＦＥＴの製造方法を中心に説明するため、詳細な記載は省略するが、ＮＭＯＳＦＥＴを形成する場合には、上記エッチング工程の前に、ハードマスク１４およびサイドウォール１５を覆う状態で、シリコン基板１１上に、ＮＭＯＳＦＥＴ領域を保護するためのシリコン酸化膜を形成し、ＰＭＯＳＦＥＴ領域のシリコン酸化膜のみを除去した後に、上記エッチング工程を行えばよい。
次いで、図２（ｅ）に示すように、リセス領域１６の表面、すなわち掘り下げられたシリコン基板１１の表面に、ＳｉＧｅ層からなる第１の層２１をエピタキシャル成長させる。これにより、ゲート電極１３下のシリコン基板１１に設けられるチャネル領域に圧縮応力が印加される。ここで、第１の層２１のＧｅ濃度の範囲を、１０atm％以上２０atm％以下とすることで、チャネル領域に効率よく応力を印加することができ、キャリア移動度が向上する。また、第１の層２１の膜厚は特に限定されるものではないが、ゲート電極１３直下のシリコン基板１１に設けられるチャネル領域にさらに効率よく応力を印加するために、シリコン基板１１の表面と同程度の高さで設けられることが好ましい。ここでは、第１の層２１がシリコン基板１１の表面と同程度の高さで設けられることとする。また、第１の層２１は、後述するように第１の層２１上に形成される第２の層よりも、Ｇｅ濃度が高いことから、このＧｅ濃度の差により、第２の層にシリサイド層を形成する際の、シリサイド化反応のストッパー層として機能する。
上記第１の層２１の成膜条件としては、成膜ガスとして、ジクロロシラン（Dichlorosilane（ＤＣＳ））、水素（Ｈ2）により１．５vol%に希釈された水素化ゲルマニウム（ＧｅＨ4）、塩化水素（ＨＣｌ）を用い、ガス流量をＤＣＳ／ＧｅＨ4／ＨＣｌ＝５０／７０／２５（ｍｌ／ｍｉｎ）とる。また、処理温度を５５０℃〜８５０℃、処理圧力を１．３ｋＰａ〜５．３ｋＰａに設定する。
次に、図２（ｆ）に示すように、第１の層２１上に、第１の層２１よりもＧｅ濃度の低いＳｉＧｅ層またはＳｉ層からなる第２の層２２を形成する。この第２の層２２には、後述するようにシリサイド層を形成するため、Ｇｅ濃度は低い方が好ましい。具体的には、第１の層２１よりも少なくとも１atm％以上はＧｅ濃度が低いことが好ましく、Ｓｉ層であることがさらに好ましい。ここでは、第２の層２２として、例えばＳｉ層をエピタキシャル成長させる。ここで、上記第１の層２１は、シリコン基板１１の表面に到達する状態で設けられていることから、第２の層２２はシリコン基板１１の表面から盛り上がった状態で、例えば２０ｎｍの膜厚で形成される。
この第２の層２２の成膜条件としては、成膜ガスとしてＤＣＳを用い、ガス流量を１００〜２００（ｍｌ／ｍｉｎ）、処理温度を５５０℃、処理圧力を１．３ｋＰａに設定して行う。
なお、ここでは、上記Ｓｉ層をエピタキシャル成長させることとしたが、この層には上述したようにシリサイド層が形成されるため、エピタキシャル成長以外で成膜し、ポリシリコンを形成してもよい。
その後、ハードマスク１４、サイドウォール１５をマスクとし、ＰＭＯＳＦＥＴ領域では、例えば２ｋｅＶのエネルギー、３×１０15／ｃｍ2のドーズ量でイオン注入を行うことにより、上記第１の層２１および第２の層２２に例えばボロン（Ｂ）からなるｐ型不純物を導入する。一方、ＮＭＯＳＦＥＴ領域では、例えば８ｋｅＶのエネルギー、１×１０15／ｃｍ2のドーズ量でイオン注入を行うことにより、シリコン基板１１に例えばリン（Ｐ）からなるｎ型不純物を導入する。
次に、図２（ｇ）に示すように、例えばホット燐酸等の薬液を用いた洗浄処理により、ハードマスク１４（前記図２（ｆ）参照）およびサイドウォール１５（前記図２（ｆ）参照）を除去することで、ゲート電極１３を露出する。その後、例えば１０５０℃程度で活性化アニールを行う。
次いで、図２（ｈ）に示すように、ゲート電極１３をマスクとし、ＰＭＯＳＦＥＴ領域では、例えば１．５ｋｅＶのエネルギー、１．５×１０15／ｃｍ2のドーズ量でイオン注入を行うことにより、シリコン基板１１、第１の層２１および第２の層２２に例えばＢＦ2からなるｐ型不純物を導入する。これにより、ゲート電極１３の両側のシリコン基板１１にエクステンション領域Ｅを形成する。一方、ＮＭＯＳＦＥＴ領域では、例えば１．５ｋｅＶのエネルギー、１×１０15／ｃｍ2のドーズ量でイオン注入を行うことにより、シリコン基板１１に例えばＡｓからなるｎ型不純物を導入する。
続いて、図３（ｉ）に示すように、ゲート電極１３を覆う状態で、第２の層２２上に、例えばシリコン窒化膜を成膜した後、エッチバックにより、ゲート電極１３、ゲート絶縁膜１２の両側にサイドウォール１８を形成する。このサイドウォール１８は、後工程で行うシリサイド化の際に成膜する高融点金属のチャネル領域への拡散を防止するため、図１（ｃ）を用いて説明したサイドウォール１５よりも膜厚を厚く形成する。なお、ここでは、サイドウォール１８をシリコン窒化膜で形成することとしたが、シリコン窒化膜以外にも、シリコン酸窒化膜、シリコン酸化膜またはこれらの積層膜を用いてもよい。
次いで、図３（ｊ）に示すように、ゲート電極１３および第２の層２２（前記図３（ｉ）参照）の表面の自然酸化膜を除去した後、例えばスパッタリング法により、サイドウォール１８が設けられたゲート電極１３を覆う状態で、第２の層２２上を含むシリコン基板１１上に、例えばニッケルからなる高融点金属膜（図示省略）を形成する。その後、ニッケルシリサイド層が形成される２５０℃〜４００℃までシリコン基板１１を加熱する。これにより、ゲート電極１３および第２の層２２の表面側がシリサイド化され、第２の層２２およびゲート電極１３の表面側に、ニッケルシリサイドからなるシリサイド層Ｓが形成される。ここでは、第２の層２２全体がシリサイド化されることとする。この際、第２の層２２は、第１の層２１と比較してＧｅ濃度が低いため、第２の層２２に均一な膜状のシリサイド層Ｓが形成される。また、この際、第１の層２１は、第２の層２２よりもＧｅ濃度が高いため、このＧｅ濃度の差により、シリサイド化反応のストッパーとして機能する。これにより、シリサイド層Ｓの異常成長が抑制される。
その後、混酸（硫酸、過酸化水素混合液）により、素子分離領域（図示省略）上およびサイドウォール１８上に残存する未反応のニッケル膜を選択的に除去した後、シリサイド層Ｓの膜質改善のため、再び４５０℃〜６５０℃で加熱する。なお、ここでは、シリサイド層Ｓとして、ニッケルシリサイドを形成することとしたが、本発明はこれに限定されず、ニッケルプラチナシリサイド、コバルトシリサイド、チタンシリサイドからなるシリサイド層Ｓを形成してもよい。
以上のようにして、ゲート電極１３直下のシリコン基板１１をチャネル領域ＣｈとするＰＭＯＳＦＥＴが製造される。
このような半導体装置の製造方法およびこれにより得られる半導体装置によれば、掘り下げられたシリコン基板１１のリセス領域１６にＳｉＧｅ層からなる第１の層２１をエピタキシャル成長させることで、チャネル領域Ｃｈに圧縮応力が印加されるため、キャリア移動度の向上が可能となる。また、第１の層２１上に、第１の層２１よりもＧｅ濃度が低いＳｉＧｅ層またはＳｉ層からなる第２の層２２が形成されるため、シリサイド化の局所的な進行が抑制される。これにより、シリサイド化反応を安定させて、膜状のシリサイド層Ｓを形成することが可能となるため、コンタクト抵抗の低抵抗化が図れる。さらに、第１の層２１は第２の層２２よりもＧｅ濃度が高いため、シリサイド化反応を抑制するストッパーとして機能する。これにより、シリサイド層Ｓがシリコン基板１１まで異常成長することが防止され、リーク電流が抑制される。以上のことから、トランジスタの特性を向上させることができる。
（第２実施形態）
次に、本発明の第２実施形態にかかる半導体装置の製造方法について、図４〜図５を用いて説明する。なお、シリコン基板１１の表面を掘り下げて、リセス領域１６を形成するまでの工程は、図１（ａ）〜（ｄ）を用いて説明した工程と同様に行うこととする。
まず、図４（ａ）に示すように、第１実施形態と同様に、リセス領域１６の表面、すなわち掘り下げられたシリコン基板１１の表面に、ＳｉＧｅ層からなる第１の層２１をエピタキシャル成長させる。ここでは、１０atm％以上２０atm％以下の濃度範囲のＧｅが含有されるように、第１の層２１を形成する。これにより、ゲート電極１３下のシリコン基板１１に設けられるチャネル領域に圧縮応力が印加される。ここでは、第１実施形態と同様に、第１の層２１がシリコン基板１１の表面と同程度の高さで設けられることとする。なお、成膜条件は、第１実施形態と同一条件で行うこととする。
次に、図４（ｂ）に示すように、第１の層２１上に、第１の層２１よりもＧｅ濃度の高いＳｉＧｅ層またはＧｅ層からなる中間層２３を形成する。この中間層２３は、後工程で、中間層２３の上層に形成する第２の層にシリサイド層を形成する際に、シリサイド化反応のストッパーとして機能するものである。このため、Ｇｅ濃度は高い方が好ましく、Ｇｅ層であればさらに好ましい。ここでは、中間層２３として、Ｇｅ層を例えば１ｎｍ程度の膜厚で形成することとする。
この場合の成膜条件の一例としては、成膜ガスとして、Ｈ2により１．５vol％に希釈されたＧｅＨ4を用い、ガス流量を１００ｍｌ／ｍｉｎ、処理温度を７００℃、処理圧力を１．３ｋＰａに設定する。ただし、この場合のＧｅ層は、第１の層２１上にエピタキシャル成長されずに、第１の層２１の表面に吸着した状態で形成される。
なお、ここでは、中間層２３として、Ｇｅ層を形成することとするが、第１の層２１よりもＧｅ濃度が高いＳｉＧｅ層であってもよい。この場合には、Ｇｅ濃度が２０atm％よりも高くなるように、ＳｉＧｅ層からなる中間層２３を形成する。
次に、中間層２３上に、上記第１の層２１よりもＧｅ濃度の低いＳｉＧｅ層またはＳｉ層からなる第２の層２２を形成する。ここでは、第２の層２２として、第１実施形態と同様に、同一の成膜条件で、Ｓｉ層を形成することとする。この場合には、Ｓｉ層が上記Ｇｅ層上に形成されるため、エピタキシャル成長ではなく、上記Ｇｅ層上に吸着した状態で形成される。
この後の工程は、第１実施形態で図２（ｇ）〜図３（ｊ）を用いて説明した工程と同様に行う。すなわち、ハードマスク１４、サイドウォール１５をマスクとし、第２の層２２、中間層２３、第１の層２１にｐ型不純物を導入する。
次いで、図４（ｃ）に示すように、ハードマスク１４（前記図４（ｂ）参照）およびサイドウォール１５（前記図４（ｂ）参照）を除去することで、ゲート電極１３を露出する。その後、図４（ｄ）に示すように、例えば１０５０℃程度で活性化アニールを行う。続いて、ゲート電極１３をマスクとし、イオン注入を行うことにより、エクステンション領域Ｅを形成する。
次に、図５（ｅ）に示すように、ゲート電極１３、ゲート絶縁膜１２の両側にサイドウォール１８を形成する。
続いて、図５（ｆ）に示すように、ゲート電極１３および第２の層２２（前記図５（ｅ）参照）の表面の自然酸化膜を除去した後、サイドウォール１８が設けられたゲート電極１３を覆う状態で、第２の層２２上を含むシリコン基板１１上に、ニッケル膜（図示省略）を形成する。その後、熱処理を行うことで、第２の層２２およびゲート電極１３の表面側に、ニッケルシリサイドからなるシリサイド層Ｓを形成する。この際、第２の層２２は、第１の層２１と比較してＧｅ濃度が低いため、第２の層２２に均一な膜状のシリサイド層Ｓが形成される。また、この際、中間層２３は、第２の層２２よりもＧｅ濃度が顕著に高いため、シリサイド化反応のストッパーとして確実に機能する。これにより、シリサイド層Ｓの異常成長が抑制される。
その後、混酸により、素子分離領域（図示省略）上およびサイドウォール１５上に残存する未反応の高融点金属膜を選択的に除去した後、再び４５０℃〜６５０℃で加熱する。
以上のようにして、ゲート電極１３直下のシリコン基板１１をチャネル領域ＣｈとするＰＭＯＳＦＥＴが製造される。
このような半導体装置の製造方法およびこれによって得られる半導体装置であっても、掘り下げられたシリコン基板１１のリセス領域１６にＳｉＧｅ層からなる第１の層２１をエピタキシャル成長させることで、チャネル領域Ｃｈに圧縮応力が印加されるため、キャリア移動度の向上が可能となる。また、中間層２３上に、第１の層２１よりもＧｅ濃度が低いＳｉＧｅ層またはＳｉ層からなる第２の層２２が形成されるため、シリサイド化の局所的な進行が抑制される。これにより、シリサイド化反応を安定させて、膜状のシリサイド層Ｓを形成することが可能となるため、コンタクト抵抗の低抵抗化が図れる。
また、さらに、中間層２３は第１の層２１よりもＧｅ濃度が高いため、シリサイド化反応を抑止するストッパーとして機能する。特に、本実施形態によれば、中間層２３がＧｅ層で形成されることで、シリサイド層Ｓがシリコン基板１１まで異常成長することが確実に防止され、リーク電流が抑制される。
以上のことから、トランジスタの特性を向上させることができる。
（変形例１）
なお、上記第２実施形態においては、中間層２３として、Ｇｅ層を成膜したが、このＧｅ層をイオン注入法により形成してもよい。この場合には、図４（ｂ）を用いて説明した工程において、例えば２．５ｋｅＶのエネルギー、５×１０14atoms／ｃｍ2の条件で、Ｇｅのイオン注入を行う。これにより、第１の層２１の表面から５ｎｍ程度の深さまでが、Ｇｅの高濃度領域となり、中間層２３が形成される。また、上記イオン注入の後、例えば１０００℃程度の熱処理を行うことにより、結晶性を回復してもよい。
このような半導体装置の製造方法およびこれにより得られる半導体装置であっても、リセス領域１６の表面に、ＳｉＧｅ層からなる第１の層２１と、第１の層２１よりＧｅ濃度の高い中間層２３と、第１の層２１よりＧｅ濃度の低い第２の層２２が形成されていることから、第２実施形態と同様の効果を奏する。
本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。 本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。 本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である 本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その１）である。 本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その２）である。 従来の半導体装置の製造方法を説明するための製造工程断面図（その１）である。 従来の半導体装置の製造方法を説明するための製造工程断面図（その２）である。
符号の説明
１１…シリコン基板、１２…ゲート絶縁膜、１３…ゲート電極、２１…第１の層、２２…第２の層、２３…中間層、Ｓ…シリサイド層

Claims (3)

  1. シリコン基板上にゲート絶縁膜を介してゲート電極を形成する第１工程と、
    前記ゲート絶縁膜及び前記ゲート電極の側壁に、第１サイドウォールを形成する第２工程と、
    前記第１サイドウォールをマスクにしたエッチングにより、前記シリコン基板の表面層を掘り下げる第３工程と、
    掘り下げられた前記シリコン基板の表面に、シリコンゲルマニウム層からなる第１の層をエピタキシャル成長させる第４工程と、
    前記第１の層上に、当該第１の層よりもゲルマニウム濃度の低いシリコンゲルマニウム層またはシリコン層からなる第２の層を形成する第５工程と、
    前記第１サイドウォールを除去することで、前記ゲート電極を露出させる第６工程と、
    前記ゲート電極の両側の前記シリコン基板上に、エクステンション領域を形成する第７工程と、
    前記エクステンション領域上、且つ、前記ゲート絶縁膜及び前記ゲート電極の両側に、前記第１サイドウォールより膜厚が厚い第２サイドウォールを形成する第８工程と、
    前記第２の層の少なくとも表面側をシリサイド化して、シリサイド層を形成する第９工程とを有する
    ことを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第４工程と前記第５工程の間に、前記第１の層上に、当該第１の層よりもゲルマニウム濃度が高いシリコンゲルマニウム層またはゲルマニウム層からなる中間層を形成する工程を行い、
    前記第５工程では、前記中間層上に、前記第２の層を形成する
    ことを特徴とする半導体装置の製造方法。
  3. シリコン基板上にゲート絶縁膜を介してゲート電極が設けられた半導体装置において、
    前記ゲート電極の側壁に形成された第１サイドウォールをマスクにしたエッチングにより前記ゲート電極の両側の前記シリコン基板が掘り下げられた領域に、シリコンゲルマニウム層からなる第１の層と、当該第１の層よりもゲルマニウム濃度の低いシリコンゲルマニウム層またはシリコン層からなる第２の層とがこの順に積層されており、
    前記第１サイドウォールが除去された後の前記ゲート電極の両側の前記シリコン基板上に、エクステンション領域が形成され、
    前記エクステンション領域上、且つ、前記ゲート絶縁膜及び前記ゲート電極の両側に、前記第１サイドウォールより膜厚が厚い第２サイドウォールが形成され、
    前記第２の層の少なくとも表面側にシリサイド層が設けられている
    ことを特徴とする半導体装置。
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