JP5130648B2 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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Description

本発明は、半導体装置の製造方法および半導体装置に関するものであって、特に、ＭＯＳ（Metal Oxide Semiconductor)型電界効果トランジスタに関するものである。
近年、トランジスタ性能向上の為、チャネル領域へストレスを印加し、ドレイン電流を増大させる検討が行われている。ストレス印加の手法として、ゲート電極形成後に高い応力を持った膜を形成し、チャネル領域にストレスを印加する方法や、ＰチャネルＭＯＳ型電界効果トランジスタ（ＰＭＯＳＦＥＴ）のソース・ドレイン領域をエッチングし、その部分にシリコンゲルマニウム（ＳｉＧｅ）層をエピタキシャル成長させ、チャネル領域にストレスを印加するプロセスなどが挙げられる。
チャネル領域へのストレス印加は、ＳｉＧｅ層がチャネル領域に近く、ＳｉＧｅ層の体積が多いほど効果的である。さらに、ソース・ドレイン領域はイオン注入による形成が一般的であるが、上記ＳｉＧｅ層をエピタキシャル成長させると同時に、ボロン等の不純物を添加することで、ＰＭＯＳＦＥＴのソース・ドレイン領域を形成する方法も検討されている（例えば、下記特許文献１参照）。
ここで、上述したＰＭＯＳＦＥＴの製造方法について、図６を用いて説明する。まず、図６（ａ）に示すように、シリコン基板１１の表面側に素子分離領域（図示省略）を形成する。次に、シリコン基板１１上にゲート絶縁膜１２を介してゲート電極１３を形成し、このゲート電極１３上にシリコン窒化膜からなるオフセット絶縁膜１４を形成する。次いで、ゲート絶縁膜１２、ゲート電極１３およびオフセット絶縁膜１４を覆う状態で、シリコン基板１１上に、シリコン窒化膜を形成し、ドライエッチング法により、このシリコン窒化膜をエッチバックすることで、ゲート絶縁膜１２、ゲート電極１３およびオフセット絶縁膜１４の両脇にサイドウォール１５を形成する。
次に、図６（ｂ）に示すように、オフセット絶縁膜１４とサイドウォール１５をマスクにして、シリコン基板１１をエッチングによって掘り下げる、いわゆるリセスエッチングを行うことで、リセス領域１６を形成する。その後、希フッ酸を用いた洗浄処理により、シリコン基板１１表面の自然酸化膜を除去する。
次いで、図６（ｃ）に示すように、リセス領域１６、すなわち、掘り下げられたシリコン基板１１の表面に、ボロン等のｐ型不純物を含むシリコンゲルマニウム（ＳｉＧｅ）層１７をエピタキシャル成長させる。これにより、一定濃度のＧｅを含有させたＳｉＧｅ層１７が形成される。このＳｉＧｅ層１７がソース・ドレイン領域となり、シリコン基板１１におけるソース・ドレイン領域に挟まれたゲート電極１３直下の領域がチャネル領域１８となる。このＳｉＧｅ層１７によるチャネル領域１８へのストレス印加により、チャネル領域１８が歪むことから、十分なキャリア移動度を有するＰＭＯＳＦＥＴが形成される。
特表２００２−５３０８６４号公報（特に、図４および段落番号００３０参照）
しかし、上述したような半導体装置の製造方法では、チャネル領域１８に効果的にストレスを印加するために、ゲルマニウム（Ｇｅ）を高濃度で含有させたＳｉＧｅ層１７を厚膜化する必要があるが、高濃度のＧｅを含むＳｉＧｅ層１７を臨界膜厚（Critical Thickness)以上の膜厚で形成すると、欠陥が入ることで応力緩和が生じてしまい、チャネル領域１８にストレス印加され難くなる、という問題がある。また、ソース・ドレイン領域の低抵抗化を図るために、ＳｉＧｅ層１７の表面側をシリサイド化して、シリサイド層を形成する方法があるが、高濃度のＧｅが含有されたＳｉＧｅ層１７の表面側には、シリサイド層は均一な膜状に形成されず、抵抗が低減されないだけでなく、ＳｉＧｅ層１７に接続する際のリーク電流が増大してしまう、という問題もある。
したがって、本発明は、混晶層の臨界膜厚の範囲内でチャネル領域に効果的にストレスを印加し、混晶層の表面側にシリサイド層を膜状に形成可能な半導体装置の製造方法および半導体装置を提供することを目的とする。
上述したような目的を達成するために、本発明における半導体装置の製造方法は、次のような工程を順次行うことを特徴としている。まず、第１工程では、シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程を行う。次に、第２工程では、ゲート電極をマスクにしたエッチングにより、シリコン基板の表面層を掘り下げる工程を行う。次いで、第３工程では、掘り下げられたシリコン基板の表面に、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層をエピタキシャル成長させる工程を行う。そして、第３工程では、シリコン基板側から混晶層の中央部に向かって高濃度となり、中央部から混晶層の表面に向かって低濃度となるような濃度勾配を有して前記原子が含有されるように、上記混晶層をエピタキシャル成長させることを特徴としている。
このような半導体装置の製造方法によれば、上述したような濃度勾配を有してシリコンとは格子定数の異なる原子が含有されるように、上記混晶層をエピタキシャル成長させることで、混晶層全体に一定濃度の上記原子を含有させる場合と比較して、臨界膜厚の範囲内で、中央部の上記原子の高濃度化が図れる。これにより、チャネル領域に効果的にストレスを印加することが可能となる。また、混晶層の表面側の上記原子の濃度が、混晶層の中央部と比較して低濃度となることで、混晶層の表面側に均一な膜状のシリサイド層を形成することが可能となる。
また、本発明の半導体装置は、シリコン基板上にゲート絶縁膜を介して設けられたゲート電極と、ゲート電極の両側のシリコン基板が掘り下げられた領域に、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層とを備えた半導体装置において、混晶層には、シリコン基板側から混晶層の中央部に向かって高濃度となり、中央部から混晶層の表面に向かって低濃度となるような濃度勾配を有して上記原子が含有されていることを特徴としている。
このような半導体装置によれば、混晶層には、上述したような濃度勾配を有してシリコンとは格子定数の異なる原子が含有されていることから、混晶層全体に一定濃度の上記原子を含有させる場合と比較して、臨界膜厚の範囲内で、中央部の上記原子の高濃度化が図れる。これにより、チャネル領域に効果的にストレスを印加することが可能となる。また、混晶層の表面側の上記原子の濃度が、混晶層の中央部と比較して低濃度となることで、混晶層の表面側に均一な膜状のシリサイド層を形成することが可能となる。
以上、説明したように、本発明における半導体装置の製造方法および半導体装置によれば、チャネル領域に効果的にストレスを印加することができるため、チャネル領域を歪ませて、キャリア移動度を向上させることができる。また、混晶層の表面側に均一な膜状のシリサイド層を形成することができるため、混晶層のコンタクト抵抗の低抵抗化を図ることができ、この混晶層に接続する際のリーク電流の発生を防止することができる。したがって、トランジスタの特性を向上させることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。各実施形態においては、半導体装置の構成を製造工程順に説明する。
（第１実施形態）
本発明の半導体装置の製造方法に係る実施の形態の一例として、ＰＭＯＳＦＥＴの製造方法を例にとり、図１〜図２の製造工程断面図を用いて説明する。なお、背景技術で説明したものと同様の構成には、同一の番号を付して説明する。
まず、図１（ａ）に示すように、単結晶シリコンからなるシリコン基板１１を用意し、その表面側に素子分離領域を形成する。この際、例えば、シリコン基板１１の表面側に溝を形成し、この溝内に例えば酸化シリコン膜からなる絶縁膜を埋め込んだＳＴＩ（shallow trench isolation）構造の素子分離領域を形成する。
次に、素子分離領域で分離されたシリコン基板１１上に、例えばシリコン酸窒化膜からなるゲート絶縁膜１２を介して、例えばポリシリコンからなるゲート電極１３をパターン形成する。この際、ゲート電極１３上に例えばシリコン窒化膜からなるオフセット絶縁膜１４が設けられるように、ゲート絶縁膜１２、ゲート電極１３、およびオフセット絶縁膜１４を構成する各材料膜を積層成膜した後に、これらの積層膜をパターンエッチングする。
ここで、上記ゲート絶縁膜１２の構成材料としては、シリコン酸窒化膜に限定されず、シリコン酸化膜でもよく、ハフニウムやアルミニウムを含む金属酸化膜であってもよい。また、ゲート電極１３としては、ポリシリコンに限定されるものではなく、金属材料を含有してもよい。
次いで、図１（ｂ）に示すように、ゲート絶縁膜１２、ゲート電極１３、およびオフセット絶縁膜１４を覆う状態で、シリコン基板１１上に、例えばシリコン窒化膜１５’を成膜する。続いて、図１（ｃ）に示すように、例えばドライエッチング法により、シリコン窒化膜１５’（前記図１（ｂ）参照）をエッチバックすることにより、ゲート絶縁膜１２、ゲート電極１３、およびオフセット絶縁膜１４の側壁に、絶縁性のサイドウォール１５を形成する。ここでは、このサイドウォール１５が、例えばシリコン窒化膜で構成されることとするが、シリコン窒化膜以外でもよく、シリコン酸化膜またはこれらの積層構造で構成されていてもよい。
次に、図１（ｄ）に示すように、シリコン基板１１の表面を掘り下げるリセスエッチングを行う。この場合には、ゲート電極１３上のオフセット絶縁膜１４およびサイドウォール１５をマスクにしたエッチングにより、シリコン基板１１の表面層を掘り下げるリセスエッチングを行うことで、８０ｎｍ程度の深さのリセス領域１６を形成する。このリセスエッチングにおいては、等方性のエッチングを行うことにより、サイドウォール１５の下方にまでリセス領域１６が広げられるようにする。その後、希フッ酸を用いた洗浄処理により、シリコン基板１１表面の自然酸化膜を除去する。なお、ここでは、サイドウォール１５が設けられた状態で、リセスエッチングを行う例について説明するが、サイドウォール１５を設けずに、リセスエッチングを行う場合であっても、本発明は適用可能である。
次いで、リセス領域１６の表面、すなわち掘り下げられたシリコン基板１１の表面に、シリコンとシリコンとは格子定数の異なる原子との混晶層をエピタキシャル成長させる。ここでは、ＰＭＯＳＦＥＴを形成することから、この混晶層に挟まれるチャネル領域に圧縮応力を印加するため、シリコン（Ｓｉ）とシリコンよりも格子定数の大きいゲルマニウム（Ｇｅ）とからなるＳｉＧｅ層（混晶層）をエピタキシャル成長させる。
この際、本発明の特徴的な構成として、リセス領域１６の表面に、シリコン基板１１側からＳｉＧｅ層の膜厚方向の中央部に向かって高濃度となり、この中央部からＳｉＧｅ層の表面に向かって低濃度となるような濃度勾配を有してＧｅが含有されるように、上記ＳｉＧｅ層をエピタキシャル成長させる。ここでは、上記ＳｉＧｅ層が、第１のＳｉＧｅ層（第１の層）、第２のＳｉＧｅ層（第２の層）および第３のＳｉＧｅ層（第３の層）からなる３層を順次積層して構成されることとする。
具体的には、図２（ｅ）に示すように、リセス領域１６の表面に、シリコン基板１１側から表面に向かって、後述する第２のＳｉＧｅ層のＧｅ濃度まで高濃度となるような濃度勾配を有してＧｅが含有されるように、第１のＳｉＧｅ層２１ａをエピタキシャル成長させる。ここでは、Ｇｅ濃度が０〜３０vol％の濃度範囲から３０vol％〜５０vol％の濃度範囲まで、連続的に高濃度となるような濃度勾配を有してＧｅが含有されるように、１ｎｍ〜３０ｎｍの膜厚で第１のＳｉＧｅ層２１ａを形成する。
上記第１のＳｉＧｅ層２１ａの成膜条件としては、成膜ガスとして、ジクロロシラン（Dichlorosilane（ＤＣＳ））、塩化水素（ＨＣｌ）、水素（Ｈ2）により１．５vol%に希釈された水素化ゲルマニウム（ＧｅＨ4）、を用い、ガス流量をＤＣＳ／ＨＣｌ＝１０〜１００／１０〜１００（ｍｌ／ｍｉｎ）とし、ＧｅＨ4は０〜５０（ｍｌ／ｍｉｎ）から１００〜２００（ｍｌ／ｍｉｎ）まで連続的に変化させる。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。ただし、上記ガス流量は、標準状態における体積流量を示すものとし、これ以降に示すガス流量についても同様であることとする。
ここで、ＳｉＧｅ層を構成する第１のＳｉＧｅ層２１ａを、上述したような濃度勾配を有して形成することで、同じ膜厚で一定濃度のＧｅを含有させたＳｉＧｅ層を形成する場合と比較して、後述する第２のＳｉＧｅ層を臨界膜厚以下で高濃度化することが可能となる。また、シリコン基板１１と、後述する最も高濃度のＧｅが含有される第２のＳｉＧｅ層との間に、上記第１のＳｉＧｅ層２１ａが介在されることで、第１のＳｉＧｅ層２１ａと第２のＳｉＧｅ層とのＧｅの濃度差による成膜の不具合が緩和される。なお、ここでは、シリコン基板１１側から表面に向かって、連続的に高濃度となるような濃度勾配を有してＧｅが含有されるように、第１のＳｉＧｅ層２１ａを形成することとしたが、この濃度勾配は段階的であってもよい。この場合には、上記ＧｅＨ4のガス流量を段階的に変化させる。
また、背景技術で説明したように、リセス領域の表面に、全体に一定濃度のＧｅが含有されるようにＳｉＧｅ層を直接形成する場合でも、成膜の都合上、リセス領域の表面に低濃度のＧｅが含有されるＳｉＧｅ層が形成される場合もあるが、本実施形態はそれとは異なり、後述する第２のＳｉＧｅ層とは成膜条件を変えて、上述したような濃度勾配を有してＧｅが含有されるように、所定の膜厚で、第１のＳｉＧｅ層２１ａを形成する。
次に、図２（ｆ）に示すように、第１のＳｉＧｅ層２１ａ上に、３層のうちで最も高濃度のＧｅが含有されるように、第２のＳｉＧｅ層２１ｂをエピタキシャル成長させる。ここでは、Ｇｅ濃度が３０vol％〜５０vol％となるように、２０ｎｍ〜１００ｎｍの膜厚で第２のＳｉＧｅ層２１ｂを形成する。
この第２のＳｉＧｅ層２１ｂの成膜条件としては、上記第１のＳｉＧｅ層２１ａと同一の成膜ガスを用い、ガス流量をＤＣＳ／ＨＣｌ／ＧｅＨ4＝１０〜１００／１０〜１００／１００〜２００（ｍｌ／ｍｉｎ）とする。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
ここで、第２のＳｉＧｅ層２２ｂは、Ｇｅ濃度が高く、臨界膜厚の範囲内で、できるだけ膜厚が厚い方が好ましい。これにより、形成するＰＭＯＳＦＥＴのチャネル領域に効果的にストレスを印加することが可能となる。ここでは、上述したように、シリコン基板１１側から表面に向かって、第２のＳｉＧｅ層２１ｂのＧｅ濃度まで高濃度となるような濃度勾配を有して第１のＳｉＧｅ層２１ａを形成し、かつ、後述するように、第２のＳｉＧｅ層２２ｂ側から表面に向かって、第２のＳｉＧｅ層２２ｂのＧｅ濃度から低濃度となるような濃度勾配を有してＧｅが含有されるように第３のＳｉＧｅ層を形成することで、ＳｉＧｅ層全体に一定濃度のＧｅを含有させる場合と比較して、臨界膜厚の範囲内で上記第２のＳｉＧｅ層２１ｂの高濃度化が可能となる。
次に、図２（ｇ）に示すように、第２のＳｉＧｅ層２１ｂ上に、第２のＳｉＧｅ層２１ｂ側から表面に向かって、第２のＳｉＧｅ層２１ｂのＧｅ濃度から低濃度となるような濃度勾配を有してＧｅが含有されるように、第３のＳｉＧｅ層２１ｃをエピタキシャル成長させる。ここでは、第２のＳｉＧｅ層２１ｂのＧｅ濃度が３０vol％〜５０vol％であることから、第２のＳｉＧｅ層２１ｂ側から表面に向かって、３０vol％〜５０vol％の濃度範囲から０vol％〜３０vol％の濃度範囲まで連続的に低濃度となるような濃度勾配を有してＧｅが含有されるように、１０ｎｍ〜５０ｎｍの膜厚で第３のＳｉＧｅ層２１ｃを形成する。
この第３のＳｉＧｅ層２１ｃの成膜条件としては、上記第１のＳｉＧｅ層２１ａ、第２のＳｉＧｅ層２１ｂと同一の成膜ガスを用い、ガス流量をＤＣＳ／ＨＣｌ＝１０〜１００／１０〜１００（ｍｌ／ｍｉｎ）とする。そして、ＧｅＨ4のガス流量を１００〜２００（ｍｌ／ｍｉｎ）から０〜５０（ｍｌ／ｍｉｎ）まで連続的に変化させる。処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
ここで、上述したような濃度勾配を有して第３のＳｉＧｅ層２１ｃを形成することで、第３のＳｉＧｅ層２１ｃのＧｅ濃度は、第２のＳｉＧｅ層２１ｂと比較して低濃度となることから、後述するように、第３のＳｉＧｅ層２１ｃをシリサイド化して、均一な膜状のシリサイド層を形成することが可能となる。なお、ここでは、第２のＳｉＧｅ層２１ｂ側から表面に向かって、連続的に低濃度となるような濃度勾配を有してＧｅが含有されるように、第３のＳｉＧｅ層２１ｃを形成することとしたが、この濃度勾配は段階的であってもよい。この場合には、上記ＧｅＨ4のガス流量を段階的に変化させる。
以上のようにして、第３のＳｉＧｅ層２１ｃを形成することで、リセス領域１６の表面に、第１のＳｉＧｅ層２１ａ、第２のＳｉＧｅ層２１ｂおよび第３のＳｉＧｅ層２１ｃを順次積層してなるＳｉＧｅ層２１が形成される。ここで、上記リセス領域１６は８０ｎｍ程度の深さで形成されることから、第１のＳｉＧｅ層２１ａ、第２のＳｉＧｅ層２１ｂおよび第３のＳｉＧｅ層２１ｃで順次埋め込まれ、第３のＳｉＧｅ層２１ｃは、シリコン基板１１の表面から盛り上がった状態となる。そして、このＳｉＧｅ層２１には、シリコン基板１１側からＳｉＧｅ層２１の中央部に向かって高濃度となり、中央部からＳｉＧｅ層２１の表面に向かって低濃度となるような濃度勾配を有してＧｅが含有されている。
その後、オフセット絶縁膜１４、サイドウォール１５をマスクとしたイオン注入法により、例えばボロンからなるｐ型不純物をドーピングする。これにより、主として上記ＳｉＧｅ層２１が、本実施形態の製造方法により形成されるＰＭＯＳＦＥＴのソース・ドレイン領域となり、ＳｉＧｅ層２１により挟まれたゲート電極１３直下のシリコン基板１１の領域がチャネル領域１８となる。
次いで、図２（ｈ）に示すように、オフセット絶縁膜１４上、サイドウォール１５上およびＳｉＧｅ層２１上に、例えばニッケルからなる高融点金属膜（図示省略）を形成した後、アニール処理を行い、ＳｉＧｅ層２１の表面側をシリサイド化して、ニッケルシリサイドからなるシリサイド層Ｓを形成する。ここでは、第３のＳｉＧｅ層２１ｃ（前記図２（ｇ）参照）がシリサイド化されることとする。この際、第３のＳｉＧｅ層２１ｃに第２のＳｉＧｅ層２１ｂと比較して低濃度の不純物が含有されるため、ＳｉＧｅ層２１の表面側に均一な膜状のシリサイド層Ｓが形成される。その後、未反応の高融点金属膜を除去する。なお、ここでは、シリサイド層Ｓとして、ニッケルシリサイドを形成することとしたが、本発明はこれに限定されず、コバルトシリサイド、チタンシリサイドからなるシリサイド層Ｓを形成してもよい。
以上のようにして、ＳｉＧｅ層２１によるチャネル領域１８へのストレス印加（圧縮応力）により、チャネル領域１８を歪ませたＰＭＯＳＦＥＴが製造される。
このような半導体装置の製造方法およびこれにより得られる半導体装置によれば、シリコン基板１１側からＳｉＧｅ層２１の中央部に向かって高濃度となり、中央部からＳｉＧｅ層２１の表面に向かって低濃度となるような濃度勾配を有してＧｅが含有されるように、ＳｉＧｅ層２１を形成することで、ＳｉＧｅ層全体に一定濃度のＧｅを含有させる場合と比較して、臨界膜厚の範囲内で、中央部（第２のＳｉＧｅ層２１ｂ）のＧｅの高濃度化が図れる。これにより、チャネル領域１８に効果的にストレスを印加することが可能となる。したがって、チャネル領域１８を歪ませて、キャリア移動度を向上させることができる。また、第３のＳｉＧｅ層２１ｃに、第２のＳｉＧｅ層２１ｂと比較して低濃度のＧｅが含有されることで、ＳｉＧｅ層２１の表面側に均一な膜状のシリサイド層Ｓを形成することできる。したがって、ＳｉＧｅ層２１のコンタクト抵抗の低抵抗化を図ることができ、このＳｉＧｅ層２１に接続する際のリーク電流の発生を防止することができる。以上のことから、トランジスタの特性を向上させることができる。
さらに、本実施形態の半導体装置の製造方法によれば、成膜ガスを変えずに、成膜条件を変更するだけの一連の作業で、Ｇｅの濃度勾配を有するＳｉＧｅ層２１を成膜することができるため、生産性にも優れている。
（第２実施形態）
上記第１実施形態では、ＰＭＯＳＦＥＴの製造方法を例にとり説明したが、本実施形態においてはＮＭＯＳＦＥＴの製造方法を例にとり、図３を用いて説明する。なお、シリコン基板１１の表面を掘り下げるまでの工程は、図１（ａ）〜（ｄ）を用いて説明した工程と同様に行うこととする。
ＮＭＯＳＦＥＴを製造する場合にも、図３（ａ）に示すように、リセス領域１６の表面、すなわち、掘り下げられたシリコン基板１１の表面に、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層をエピタキシャル成長させる。この場合には、この混晶層に挟まれるチャネル領域に引っ張り応力を印加するため、シリコン（Ｓｉ）とシリコンよりも格子定数の小さい炭素（Ｃ）とからなるシリコン炭素（ＳｉＣ）層（混晶層）をエピタキシャル成長させる。
この場合であっても、リセス領域１６の表面に、シリコン基板１１側からＳｉＣ層の膜厚方向の中央部に向かって高濃度となり、中央部からＳｉＣ層の表面に向かって低濃度となるような濃度勾配を有してＣが含有されるように、上記ＳｉＣ層をエピタキシャル成長させる。ここでは、第１実施形態と同様に、上記ＳｉＣ層が、第１のＳｉＣ層（第１の層）、第２のＳｉＣ層（第２の層）および第３のＳｉＣ層（第３の層）からなる３層を順次積層して構成されることとする。
具体的には、リセス領域１６の表面に、シリコン基板１１側から表面に向かって、後述する第２のＳｉＣ層のＣ濃度まで高濃度となるような濃度勾配を有してＣが含有されるように、第１のＳｉＣ層２２ａをエピタキシャル成長させる。ここでは、Ｃ濃度が０〜１．０vol％の濃度範囲から１．０vol％〜３．０vol％の濃度範囲まで、連続的に高濃度となるような濃度勾配を有してＣが含有されるように、１ｎｍ〜３０ｎｍの膜厚で第１のＳｉＣ層２２ａを形成する。
この第１のＳｉＣ層２２ａの成膜条件としては、成膜ガスとして、ＤＣＳ、ＨＣｌ、水素（Ｈ2）により１vol％に希釈されたモノメチルシラン（ＳｉＨ3ＣＨ3）を用い、ガス流量をＤＣＳ／ＨＣｌ＝１０〜１００／１０〜１００とし、ＳｉＨ3ＣＨ3は０〜２５（ｍｌ／ｍｉｎ）から２５〜５０（ｍｌ／ｍｉｎ）まで連続的に変化させる。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
ここで、上述したような濃度勾配を有する第１のＳｉＣ層２２ａを形成することで、同じ膜厚で一定濃度のＣを含有させたＳｉＣ層を形成する場合と比較して、後述する第２のＳｉＣ層を臨界膜厚以下で高濃度化することが可能となる。また、シリコン基板１１と、後述する最も高濃度のＣが含有される第２のＳｉＣ層との間に、上記第１のＳｉＣ層２２ａが介在されることで、第１のＳｉＣ層２２ａと第２のＳｉＣ層とのＣの濃度差による成膜の不具合が緩和される。なお、ここでは、シリコン基板１１側から表面に向かって、連続的に高濃度となるような濃度勾配を有してＣが含有されるように、第１のＳｉＣ層２２ａを形成することとしたが、この濃度勾配は段階的であってもよい。この場合には、上記ＳｉＨ3ＣＨ3のガス流量を段階的に変化させる。
また、リセス領域の表面に、全体に一定濃度のＣが含有されるようにＳｉＣ層を直接形成する場合でも、成膜の都合上、リセス領域の表面に低濃度のＣが含有されるＳｉＣ層が形成される場合もあるが、本実施形態はそれとは異なり、後述する第２のＳｉＣ層とは成膜条件を変えて、上述したような濃度勾配を有してＣが含有されるように、所定の膜厚で、第１のＳｉＣ層２１ａを形成する。
次に、図３（ｂ）に示すように、第１のＳｉＣ層２２ａ上に、３層のうちで最も高濃度に不純物が含有されるように、第２のＳｉＣ層２２ｂをエピタキシャル成長させる。ここでは、Ｃ濃度が１．０vol％〜３．０vol％となるように、２０ｎｍ〜１００ｎｍの膜厚で第２のＳｉＣ層２２ｂを形成する。
この第２のＳｉＣ層２２ｂの成膜条件としては、上記第１のＳｉＣ層２２ａと同一の成膜ガスを用い、ガス流量をＤＣＳ／ＨＣｌ／ＳｉＨ3ＣＨ3＝１０〜１００／１０〜１００／２５〜５０（ｍｌ／ｍｉｎ）とする。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
ここで、第２のＳｉＣ層２２ｂは、Ｃ濃度が高く、臨界膜厚の範囲内で、できるだけ膜厚が厚い方が好ましい。これにより、形成するＮＭＯＳＦＥＴのチャネル領域に効果的にストレスを印加することが可能となる。ここでは、上述したように、シリコン基板１１側から表面に向かって、第２のＳｉＣ層２２ｂのＣ濃度まで高濃度となるような濃度勾配を有して第１のＳｉＣ層２２ａを形成し、かつ、後述するように、第２のＳｉＣ層２２ｂ側から表面に向かって、第２のＳｉＣ層２２ｂのＣ濃度から低濃度となるような濃度勾配を有してＣが含有されるように第３のＳｉＣ層を形成することで、ＳｉＣ層全体に一定濃度のＣを含有させる場合と比較して、臨界膜厚の範囲内で上記第２のＳｉＣ層２２ｂの高濃度化が可能となる。
次に、図３（ｃ）に示すように、第２のＳｉＣ層２２ｂ上に、第２のＳｉＣ層２２ｂ側から表面に向かって、第２のＳｉＣ層２２ｂのＣ濃度から低濃度となるような濃度勾配を有してＣが含有されるように、第３のＳｉＣ層２２ｃをエピタキシャル成長させる。ここでは、第２のＳｉＣ層２１ｂのＣ濃度が１．０vol％〜３．０vol％であることから、第２のＳｉＣ層２２ｂ側から表面に向かって、１．０vol％〜３．０vol％の濃度範囲から０vol％〜１．０vol％の濃度範囲まで連続的に低濃度となるような濃度勾配を有してＣが含有されるように、１０ｎｍ〜５０ｎｍの膜厚で、第３のＳｉＣ層２２ｃを形成する。
この第３のＳｉＣ層２２ｃの成膜条件としては、上記第１のＳｉＣ層２２ａ、第２のＳｉＣ層２２ｂと同一の成膜ガスを用い、ガス流量をＤＣＳ／ＨＣｌ＝１０〜１００／１０〜１００（ｍｌ／ｍｉｎ）とする。そして、ＳｉＨ3ＣＨ3のガス流量を２５〜５０（ｍｌ／ｍｉｎ）から０〜２５（ｍｌ／ｍｉｎ）まで連続的に変化させる。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
ここで、上述したような濃度勾配を有して第３のＳｉＣ層２２ｃを形成することで、第３のＳｉＣ層２２ｃのＣ濃度は、第２のＳｉＣ層２２ｂと比較して低濃度となることから、後述するように、第３のＳｉＣ層２２ｃをシリサイド化して、均一な膜状のシリサイド層を形成することが可能となる。なお、ここでは、第２のＳｉＣ層２２ｂ側から表面に向かって、連続的に低濃度となるような濃度勾配を有してＣが含有されるように、第３のＳｉＣ層２２ｃを形成することとしたが、この濃度勾配は段階的であってもよい。この場合には、上記ＳｉＨ3ＣＨ3のガス流量を段階的に変化させる。
以上のようにして、第３のＳｉＣ層２２ｃを形成することで、リセス領域１６の表面に、第１のＳｉＣ層２２ａ、第２のＳｉＣ層２２ｂおよび第３のＳｉＣ層２２ｃを順次積層してなるＳｉＣ層２２が形成される。ここで、上記リセス領域１６は８０ｎｍ程度の深さで形成されることから、第１のＳｉＣ層２２ａ、第２のＳｉＣ層２２ｂおよび第３のＳｉＣ層２２ｃで順次埋め込まれ、第３のＳｉＣ層２２ｃは、シリコン基板１１の表面から盛り上がった状態となる。そして、このＳｉＣ層２２には、シリコン基板１１側からＳｉＣ層２２の中央部に向かって高濃度となり、中央部からＳｉＣ層２２の表面に向かって低濃度となるような濃度勾配を有してＣが含有されている。
その後、オフセット絶縁膜１４、サイドウォール１５をマスクとしたイオン注入法により、例えばＡｓからなるｎ型不純物をドーピングする。これにより、主として上記ＳｉＣ層２２が、本実施形態の製造方法により形成されるＮＭＯＳＦＥＴのソース・ドレイン領域となり、ＳｉＣ層２２により挟まれたゲート電極１３直下のシリコン基板１１の領域がチャネル領域１８となる。
次いで、図３（ｄ）に示すように、オフセット絶縁膜１４上、サイドウォール１５上およびＳｉＣ層２２上に、例えばニッケルからなる高融点金属膜（図示省略）を形成した後、アニール処理を行い、ＳｉＣ層２２の表面側をシリサイド化して、ニッケルシリサイドからなるシリサイド層Ｓを形成する。ここでは、第３のＳｉＣ層２２ｃ（前記図３（ｃ）参照）がシリサイド化されることとする。この際、第３のＳｉＣ層２２ｃに第２のＳｉＣ層２２ｂと比較して低濃度の不純物が含有されるため、ＳｉＣ層２２の表面側に均一な膜状のシリサイド層Ｓが形成される。その後、未反応の高融点金属膜を除去する。なお、ここでは、シリサイド層Ｓとして、ニッケルシリサイドを形成することとしたが、本発明はこれに限定されず、コバルトシリサイド、チタンシリサイドからなるシリサイド層Ｓを形成してもよい。
以上のようにして、ＳｉＣ層２１によるチャネル領域１８へのストレス印加（引っ張り応力）により、チャネル領域１８を歪ませたＮＭＯＳＦＥＴが製造される。
このような半導体装置の製造方法およびこれにより得られる半導体装置によっても、シリコン基板１１側からＳｉＣ層２２の中央部に向かって高濃度となり、中央部からＳｉＣ層２２の表面に向かって低濃度となるような濃度勾配を有してＣが含有されるように、ＳｉＣ層２２を形成することで、ＳｉＣ層全体に一定濃度のＣを含有させる場合と比較して、臨界膜厚の範囲内で、第２のＳｉＣ層２２ｂのＣの高濃度化が図れる。これにより、チャネル領域１８に効果的にストレスを印加することが可能となる。したがって、チャネル領域１８を歪ませて、キャリア移動度を向上させることができる。また、第３のＳｉＣ層２２ｃに第２のＳｉＣ層２２ｂと比較して低濃度のＣが含有されることで、ＳｉＣ層２２の表面側に均一な膜状のシリサイド層Ｓを形成することできる。したがって、ＳｉＣ層２２のコンタクト抵抗の低抵抗化を図ることができ、このＳｉＣ層２２に接続する際のリーク電流の発生を防止することができる。以上のことから、トランジスタの特性を向上させることができる。
さらに、本実施形態の半導体装置の製造方法によれば、成膜ガスを変えずに、成膜条件を変更するだけの一連の作業で、Ｃの濃度勾配を有するＳｉＣ層２２を成膜することができるため、生産性にも優れている。
なお、上述した第１実施形態および第２実施形態においては、ＳｉＧｅ層またはＳｉＣ層からなる混晶層が、３層で構成された例について説明したが、シリコン基板側から混晶層の中央部に向かって高濃度となり、中央部から混晶層の表面に向かって低濃度となるような濃度勾配を有してＧｅまたはＣが含有されるように、混晶層が形成されていればよく、３層以上の複数層で構成されていてもよい。また、上記濃度勾配を有するように連続的に変化させた単一層で構成されていてもよい。
（第３実施形態）
上記第１実施形態および第２実施形態では、混晶層を形成した後にイオンドーピング法により、混晶層に不純物を導入する例について説明したが、本実施形態においては、不純物を導入した状態の混晶層をエピタキシャル成長させる例について、図４を用いて説明する。ここでは、ＰＭＯＳＦＥＴの製造方法を例にとり、例えばボロンからなる不純物を含むＳｉＧｅ層（混晶層）をエピタキシャル成長させる。なお、シリコン基板１１の表面を掘り下げるまでの工程は、図１（ａ）〜（ｄ）を用いて説明した工程と同様に行うこととする。
本実施形態では、第１実施形態で図２を用いて説明したように、リセス領域１６の表面に、シリコン基板１１側からＳｉＧｅ層の膜厚方向の中央部に向かって高濃度となり、この中央部からＳｉＧｅ層の表面に向かって低濃度となるような濃度勾配を有してＧｅが含有されるように、上記ＳｉＧｅ層をエピタキシャル成長させる。また、この際、シリコン基板１１側から表面に向かって高濃度となるような濃度勾配を有して、例えばボロンからなるｐ型不純物が含有されるようにする。
ここでは、第１実施形態と同様に、上記ＳｉＧｅ層が、第１のＳｉＧｅ層、第２のＳｉＧｅ層および第３のＳｉＧｅ層からなる３層を順次積層して構成されることとする。また、これら３層のＧｅの濃度勾配は第１実施形態のＳｉＧｅ層と同様であることとする。
具体的には、まず、図４（ａ）に示すように、リセス領域１６の表面に、シリコン基板１１側から表面に向かって、後述する第２のＳｉＧｅ層のＧｅ濃度まで高濃度となるような濃度勾配を有してＧｅが含有されるように、第１のＳｉＧｅ層２３ａをエピタキシャル成長させる。ここでは、Ｇｅ濃度が０〜３０vol％の濃度範囲から３０vol％〜５０vol％の濃度範囲まで、連続的に高濃度となるような濃度勾配を有してＧｅが含有されるように、第１のＳｉＧｅ層２３ａを形成する。この際、上記３層のうち、最も低濃度のボロンが含有されるように、例えばボロン濃度が１×１０18cｍ3〜１×１０19cｍ3の第１のＳｉＧｅ層２３ａを形成する。また、この第１のＳｉＧｅ層２３ａの膜厚は１ｎｍ〜３０ｎｍであることとする。
上記第１のＳｉＧｅ層２３ａの成膜条件としては、成膜ガスとして、ＤＣＳ、ＨＣｌ、水素（Ｈ2）により１．５vol%に希釈されたＧｅＨ4および水素（Ｈ2）により１００ｐｐｍに希釈されたジボラン（Ｂ2Ｈ6）を用い、ガス流量をＤＣＳ／ＨＣｌ／Ｂ2Ｈ6＝１０〜１００／１０〜１００／１〜５０（ｍｌ／ｍｉｎ）とし、ＧｅＨ4は０〜５０（ｍｌ／ｍｉｎ）から１００〜２００（ｍｌ／ｍｉｎ）まで変化させる。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
ここで、この低濃度の不純物が含有される第１のＳｉＧｅ層２３ａは、後述するように、形成するＳｉＧｅ層の中でもチャネル領域に近くに配置されるため、熱処理によるＳｉＧｅ層からのボロンの拡散が抑制され、ショートチャネル効果が防止される。そして、ショートチャネル効果を確実に防止するため、形成するＰＭＯＳＦＥＴのキャリア移動度を低下させない範囲で、上記第１のＳｉＧｅ層２３ａは、上記膜厚の範囲内でも１０ｎｍ〜３０ｎｍ程度の膜厚を有して形成されることが、さらに好ましい。
なお、リセス領域の表面に、全体に一定濃度のボロンを含むＳｉＧｅ層を直接形成する場合でも、成膜の都合上、リセス領域の表面に低濃度のボロンが含有されるＳｉＧｅ層が形成される場合もあるが、本実施形態はそれとは異なり、後述する第２のＳｉＧｅ層とは成膜条件を変えて、所定の膜厚となるように、低濃度の不純物が含有される第１のＳｉＧｅ層２３ａを形成する。
次に、図４（ｂ）に示すように、第１のＳｉＧｅ層２３ａ上に、３層のうちで最も高濃度のＧｅが含有されるように、第２のＳｉＧｅ層２３ｂをエピタキシャル成長させる。ここでは、Ｇｅ濃度が３０vol％〜５０vol％となるように、第２のＳｉＧｅ層２３ｂを２０ｎｍ〜１００ｎｍの膜厚で形成する。
この際、第２のＳｉＧｅ層２３ｂ’と第２のＳｉＧｅ層２３ｂ''とを順次積層することで、第２のＳｉＧｅ層２３ｂを形成する。ここで、下層側となる第２のＳｉＧｅ層２３ｂ’は、第１のＳｉＧｅ層２３ａ側から表面に向かって、第１のＳｉＧｅ層２３ａの不純物濃度から後述する第２のＳｉＧｅ層２３ｂ''の不純物濃度まで連続的に変化するような濃度勾配を有して不純物が含有されるように、第２のＳｉＧｅ層２３ｂ’を形成する。ここでは、第１のＳｉＧｅ層２３ａのボロンの濃度範囲が１×１０18ｃｍ3〜１×１０19ｃｍ3であり、後述するように、第２のＳｉＧｅ層２３ｂ''のボロンの濃度範囲が１×１０19ｃｍ3〜５×１０20ｃｍ3であることから、第１のＳｉＧｅ層２３ａ側から表面に向かって、１×１０18ｃｍ3〜１×１０19ｃｍ3の濃度範囲から１×１０19ｃｍ3〜５×１０20ｃｍ3の濃度範囲まで連続的に高濃度となるような濃度勾配を有してボロンが含有されるように、第２のＳｉＧｅ層２３ｂ’を形成する。この第２のＳｉＧｅ層２３ｂ’の膜厚は、１ｎｍ〜２０ｎｍであることとする。
この第２のＳｉＧｅ層２３ｂ’の成膜条件としては、上記第１のＳｉＧｅ層２３ａと同一の成膜ガスを用い、ガス流量をＤＣＳ／ＨＣｌ／ＧｅＨ4＝１０〜１００／１０〜１００／１００〜２００（ｍｌ／ｍｉｎ）とする。そして、Ｈ2により１００ｐｐｍに希釈されたＢ2Ｈ6のガス流量を１〜５０（ｍｌ／ｍｉｎ）から５０〜３００（ｍｌ／ｍｉｎ）に連続的に変化させる。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
ここで、３層のうちで最も不純物濃度の低い第１のＳｉＧｅ層２３ａと、後述する第１のＳｉＧｅ層２３ａよりも不純物濃度の高い第２のＳｉＧｅ層ｂ''との間に、上記第２のＳｉＧｅ層２３ｂ’が介在されることで、第１のＳｉＧｅ層２３ａと第２のＳｉＧｅ層２３ｂ’との不純物の濃度差による成膜の不具合が緩和される。このため、第１のＳｉＧｅ層２３ａと第２のＳｉＧｅ層２３ｂ’の不純物の濃度差が小さい場合には、第２のＳｉＧｅ層２３ｂ’を形成しなくてもよい。また、ここでは、第１のＳｉＧｅ層２３ａ側から第２のＳｉＧｅ層ｂ''側に向かって、連続的に高濃度となるような濃度勾配を有して不純物が含有されるように、第２のＳｉＧｅ層２３ｂを形成することとしたが、濃度勾配は段階的であってもよい。この場合には、上記Ｂ2Ｈ6のガス流量を段階的に変化させる。
次いで、第２のＳｉＧｅ層２３ｂ’上に、第１のＳｉＧｅ層２３ａよりも高濃度の不純物が含有されるように、第２のＳｉＧｅ層２３ｂ''を形成する。ここでは、ボロン濃度を１×１０19ｃｍ3〜５×１０20ｃｍ3とし、上記第２のＳｉＧｅ層２３ｂ’と第２のＳｉＧｅ層２３ｂ''との総膜厚が２０ｎｍ〜１００ｎｍとなるように、第２のＳｉＧｅ層２３ｂ''を形成する。
この第２のＳｉＧｅ層２３ｂ''の成膜条件としては、上記第１のＳｉＧｅ層２３ａ、第２のＳｉＧｅ層２３ｂ’と同一の成膜ガスを用い、ガス流量をＤＣＳ／ＨＣｌ／ＧｅＨ4／Ｂ2Ｈ6＝１０〜１００／１０〜１００／１００〜２００／５０〜３００（ｍｌ／ｍｉｎ）とし、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
次に、図４（ｃ）に示すように、第２のＳｉＧｅ層２３ｂ上に、第２のＳｉＧｅ層２３ｂ側から表面に向かって、第２のＳｉＧｅ層２３ｂのＧｅ濃度から低濃度となるような濃度勾配を有してＧｅが含有されるように、第３のＳｉＧｅ層２３ｃをエピタキシャル成長させる。ここでは、第２のＳｉＧｅ層２３ｂのＧｅ濃度が３０vol％〜５０vol％であることから、第２のＳｉＧｅ層２３ｂ側から表面に向かって、３０vol％〜５０vol％の濃度範囲から０vol％〜３０vol％の濃度範囲まで連続的に低濃度となるような濃度勾配を有してＧｅが含有されるように、第３のＳｉＧｅ層２３ｃを形成する。
この際、第２のＳｉＧｅ層２３ｂ''と同程度の高濃度の不純物が含有されるように、上記第３のＳｉＧｅ層２３ｃを形成する。ここでは、ボロン濃度が１×１０19ｃｍ3〜５×１０20ｃｍ3となるように、上記第３のＳｉＧｅ層２３ｃを形成する。第３のＳｉＧｅ層２３ｃの膜厚は１０ｎｍ〜５０ｎｍであることとする。
この第３のＳｉＧｅ層２３ｃの成膜条件としては、上記第１のＳｉＧｅ層２３ａ、第２のＳｉＧｅ層２３ｂと同一の成膜ガスを用い、ガス流量をＤＣＳ／ＨＣｌ／Ｂ2Ｈ6＝１０〜１００／１０〜１００／５０〜３００（ｍｌ／ｍｉｎ）とする。そして、ＧｅＨ4のガス流量を１００〜２００（ｍｌ／ｍｉｎ）から０〜５０（ｍｌ／ｍｉｎ）まで連続的に変化させる。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
以上のようにして、第３のＳｉＧｅ層２３ｃを形成することで、リセス領域１６の表面に、第１のＳｉＧｅ層２３ａ、第２のＳｉＧｅ層２３ｂおよび第３のＳｉＧｅ層２３ｃを順次積層してなるＳｉＧｅ層２３が形成される。このＳｉＧｅ層２３には、シリコン基板１１側からＳｉＧｅ層２３の中央部に向かって高濃度となり、中央部からＳｉＧｅ層２３の表面に向かって低濃度となるような濃度勾配を有してＧｅが含有されているとともに、シリコン基板１１側から表面に向かって、高濃度となるような濃度勾配を有してボロンが含有されている。そして、このＳｉＧｅ層２３がＰＭＯＳＦＥＴのソース・ドレイン領域となり、ＳｉＧｅ層２３によって挟まれたゲート電極１３直下のシリコン基板１１の領域がチャネル領域１８となる。
次いで、図４（ｄ）に示すように、第１実施形態と同様に、ＳｉＧｅ層２３の表面側、ここでは、第３のＳｉＧｅ層２３ｃをシリサイド化し、シリサイド層Ｓを形成する。
以上のようにして、ＳｉＧｅ層２３によるチャネル領域１８へのストレス印加（圧縮応力）により、チャネル領域１８を歪ませたＰＭＯＳＦＥＴが製造される。
このような半導体装置の製造方法およびこれにより得られる半導体装置によれば、第１実施形態と同様の濃度勾配を有してＧｅが含有されるようにＳｉＧｅ層２３を形成することから、第１実施形態と同様の効果を奏することができる。
また、本実施形態の半導体装置の製造方法および半導体装置によれば、シリコン基板１１側から表面に向かって高濃度となるような濃度勾配を有してボロンからなる不純物が含有されるように、ＳｉＧｅ層２３をエピタキシャル成長させることから、熱処理による不純物の拡散が抑制され、ショートチャネル効果が防止される。特に、本実施形態によれば、チャネル領域１８に近い第１のＳｉＧｅ層２３ａを他の層と比較して低濃度の不純物が含有されるように形成するため、ショートチャネル効果を確実に防止することができる。また、上記ＳｉＧｅ層２３とゲート電極１３の直下領域からの距離を広げなくてもよいため、十分なキャリア移動度が得られる。
なお、上記第３実施形態においては、ＳｉＧｅ層２３に、不純物としてボロンを含有させる例について説明したが、不純物としては、上記ボロン以外に、ガリウム（Ｇａ）またはインジウム（Ｉｎ）を用いてもよい。不純物として、例えばＧａを用いる場合には、上述した第３実施形態において、成膜ガスとして用いたＢ2Ｈ6の代わりに、トリエチルガリウム（Ｇａ（Ｃ2Ｈ5）3）またはトリメチルガリウム（Ｇａ（ＣＨ3）3）を適用する。また、不純物として、例えばＩｎを用いる場合には、成膜ガスとして用いたＢ2Ｈ6の代わりに、トリエチルインジウム（Ｉｎ（Ｃ2Ｈ5）3）またはトリメチルインジウム（Ｉｎ（ＣＨ3）3）を適用する。
（第４実施形態）
上記第３実施形態では、ＰＭＯＳＦＥＴの製造方法を例にとり説明したが、本実施形態においてはＮＭＯＳＦＥＴの製造方法を例にとり、図５を用いて説明する。なお、シリコン基板１１の表面を掘り下げるまでの工程は、図１（ａ）〜（ｄ）を用いて説明した工程と同様に行うこととする。
本実施形態では、第２実施形態で図３を用いて説明したように、リセス領域１６の表面に、シリコン基板１１側からＳｉＣ層の膜厚方向の中央部に向かって高濃度となり、この中央部からＳｉＣ層の表面に向かって低濃度となるような濃度勾配を有してＣが含有されるように、上記ＳｉＣ層をエピタキシャル成長させる。また、この際、シリコン基板１１側から表面に向かって高濃度となるような濃度勾配を有して例えばＡｓからなるｎ型不純物が含有されるようにする。
ここでは、第２実施形態と同様に、上記ＳｉＣ層が、第１のＳｉＣ層、第２のＳｉＣ層および第３のＳｉＣ層からなる３層を順次積層して構成されることとする。また、これら３層のＣの濃度勾配は第２実施形態のＳｉＣ層と同様であることとする。
具体的には、まず、図５（ａ）に示すように、リセス領域１６の表面に、シリコン基板１１側から表面に向かって、後述する第２のＳｉＣ層のＣ濃度まで高濃度となるような濃度勾配を有してＣが含有されるように、第１のＳｉＣ層２４ａをエピタキシャル成長させる。ここでは、Ｃ濃度が０〜１．０vol％の濃度範囲から１．０vol％〜３．０vol％の濃度範囲まで、連続的に高濃度となるような濃度勾配を有してＣが含有されるように、第１のＳｉＣ層２４ａを形成する。この際、上記３層のうち、最も低濃度のＡｓが含有されるように、例えばＡｓ濃度が１×１０18cｍ3〜１×１０19cｍ3の第１のＳｉＣ層２４ａを形成する。また、この第１のＳｉＣ層２４ａの膜厚は１ｎｍ〜３０ｎｍであることとする。
上記第１のＳｉＣ層２４ａの成膜条件としては、成膜ガスとして、ＤＣＳ、ＨＣｌ、Ｈ2により１vol％に希釈されたＳｉＨ3ＣＨ3およびＨ2により１vol％に希釈された水素化砒素（ＡｓＨ3）を用い、ガス流量をＤＣＳ／ＨＣｌ／ＡｓＨ3＝１０〜１００／１０〜１００／１〜２５（ｍｌ／ｍｉｎ）とし、ＳｉＨ3ＣＨ3は０〜２５（ｍｌ／ｍｉｎ）から２５〜５０（ｍｌ／ｍｉｎ）まで変化させる。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
ここで、この低濃度の不純物が含有される第１のＳｉＣ層２４ａは、後述するように、形成するＳｉＣ層の中でもチャネル領域に近くに配置されるため、熱処理によるＳｉＣ層からのＡｓの拡散が抑制され、ショートチャネル効果が防止される。そして、ショートチャネル効果を確実に防止するため、形成するＮＭＯＳＦＥＴのキャリア移動度を低下させない範囲で、上記第１のＳｉＣ層２４ａは、上記膜厚の範囲内でも１０ｎｍ〜３０ｎｍ程度の膜厚を有して形成されることが、さらに好ましい。
なお、リセス領域の表面に、全体に一定濃度のＡｓを含むＳｉＣ層を直接形成する場合でも、成膜の都合上、リセス領域の表面に低濃度のＡｓが含有されるＳｉＣ層が形成される場合もあるが、本実施形態はそれとは異なり、後述する第２のＳｉＣ層とは成膜条件を変えて、所定の膜厚となるように、低濃度の不純物が含有される第１のＳｉＣ層２４ａを形成する。
次に、図５（ｂ）に示すように、第１のＳｉＣ層２４ａ上に、３層のうちで最も高濃度のＣが含有されるように、第２のＳｉＣ層２４ｂをエピタキシャル成長させる。ここでは、Ｃ濃度が１．０vol％〜３．０vol％となるように、第２のＳｉＣ層２４ｂを２０ｎｍ〜１００ｎｍの膜厚で形成する。
この際、第２のＳｉＣ層２４ｂ’と第２のＳｉＣ層２４ｂ''とを順次積層することで、第２のＳｉＣ層２４ｂを形成する。ここで、下層側となる第２のＳｉＣ層２４ｂ’は、第１のＳｉＣ層２４ａ側から表面に向かって、第１のＳｉＣ層２４ａの不純物濃度から後述する第２のＳｉＣ層２４ｂ''の不純物濃度まで連続的に変化するような濃度勾配を有して不純物が含有されるように、第２のＳｉＣ層２４ｂ’を形成する。ここでは、第１のＳｉＣ層２４ａのＡｓの濃度範囲が１×１０18ｃｍ3〜１×１０19ｃｍ3であり、後述するように、第２のＳｉＣ層２４ｂ''のＡｓの濃度範囲が１×１０19ｃｍ3〜５×１０20ｃｍ3であることから、第１のＳｉＣ層２４ａ側から表面に向かって、１×１０18ｃｍ3〜１×１０19ｃｍ3の濃度範囲から１×１０19ｃｍ3〜５×１０20ｃｍ3の濃度範囲まで連続的に高濃度となるような濃度勾配を有してＡｓが含有されるように、第２のＳｉＣ層２４ｂ’を形成する。この第２のＳｉＣ層２４ｂ’の膜厚は、１ｎｍ〜２０ｎｍであることとする。
この第２のＳｉＣ層２４ｂ’の成膜条件としては、上記第１のＳｉＣ層２４ａと同一の成膜ガスを用い、ガス流量をＤＣＳ／ＨＣｌ／ＳｉＨ3ＣＨ3＝１０〜１００／１０〜１００／２５〜５０（ｍｌ／ｍｉｎ）とする。そして、Ｈ2により１vol％に希釈されたＡｓＨ3のガス流量を１〜２５（ｍｌ／ｍｉｎ）から２５〜５０（ｍｌ／ｍｉｎ）に連続的に変化させる。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
ここで、３層のうちで最も不純物濃度の低い第１のＳｉＣ層２４ａと、後述するように、第１のＳｉＣ層２４ａよりも不純物濃度の高い第２のＳｉＣ層２４ｂ''との間に、上記第２のＳｉＣ層２４ｂ’が介在されることで、第１のＳｉＣ層２４ａと第２のＳｉＣ層２４ｂ''との不純物の濃度差による成膜の不具合が緩和される。このため、第１のＳｉＣ層２４ａと第２のＳｉＣ層２４ｂ''の不純物の濃度差が小さい場合には、第２のＳｉＣ層２４ｂ’を形成しなくてもよい。また、ここでは、第１のＳｉＣ層２４ａ側から第２のＳｉＣ層２４ｂ''側に向かって、連続的に高濃度となるような濃度勾配を有して不純物が含有されるように、第２のＳｉＣ層２４ｂ’を形成することとしたが、この濃度勾配は段階的であってもよい。この場合には、上記ＡｓＨ3のガス流量を段階的に変化させる。
次いで、第２のＳｉＣ層２４ｂ’上に、第１のＳｉＣ層２４ａよりも高濃度の不純物が含有されるように、第２のＳｉＣ層２４ｂ''を形成する。ここでは、Ａｓ濃度を１×１０19ｃｍ3〜５×１０20ｃｍ3とし、上記第２のＳｉＣ層２４ｂ’と第２のＳｉＣ層２４ｂ''との総膜厚が２０ｎｍ〜１００ｎｍとなるように、第２のＳｉＣ層２４ｂ''を形成する。
この第２のＳｉＣ層２４ｂ''の成膜条件としては、上記第１のＳｉＣ層２４ａ、第２のＳｉＣ層２４ｂ’と同一の成膜ガスを用い、ガス流量をＤＣＳ／ＨＣｌ／ＳｉＨ3ＣＨ3／ＡｓＨ3＝１０〜１００／１０〜１００／２５〜５０／２５〜５０（ｍｌ／ｍｉｎ）とし、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
次に、図５（ｃ）に示すように、第２のＳｉＣ層２４ｂ上に、第２のＳｉＣ層２４ｂ側から表面に向かって、第２のＳｉＣ層２４ｂのＣ濃度から低濃度となるような濃度勾配を有してＣが含有されるように、第３のＳｉＣ層２４ｃをエピタキシャル成長させる。ここでは、第２のＳｉＣ層２４ｂのＣ濃度が１．０vol％〜３．０vol％であることから、第２のＳｉＣ層２４ｂ側から表面に向かって、１．０vol％〜３．０vol％の濃度範囲から０vol％〜１．０vol％の濃度範囲まで連続的に低濃度となるような濃度勾配を有してＣが含有されるように、第３のＳｉＣ層２４ｃを形成する。
この際、第２のＳｉＣ層２４ｂ''と同程度の高濃度の不純物が含有されるように、上記第３のＳｉＣ層２４ｃを形成する。ここでは、ボロン濃度が１×１０19ｃｍ3〜５×１０20ｃｍ3となるように、上記第３のＳｉＣ層２４ｃを形成する。第３のＳｉＣ層２４ｃの膜厚は１０ｎｍ〜５０ｎｍであることとする。
この第３のＳｉＣ層２４ｃの成膜条件としては、上記第１のＳｉＣ層２４ａ、第２のＳｉＣ層２４ｂと同一の成膜ガスを用い、ガス流量をＤＣＳ／ＨＣｌ／ＡｓＨ3＝１０〜１００／１０〜１００／２５〜５０（ｍｌ／ｍｉｎ）とする。そして、ＳｉＨ3ＣＨ3のガス流量を２５〜５０（ｍｌ／ｍｉｎ）から０〜２５（ｍｌ／ｍｉｎ）まで連続的に変化させる。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
以上のようにして、第３のＳｉＣ層２４ｃを形成することで、リセス領域１６の表面に、第１のＳｉＣ層２４ａ、第２のＳｉＣ層２４ｂおよび第３のＳｉＣ層２４ｃを順次積層してなるＳｉＣ層２４が形成される。このＳｉＣ層２４には、シリコン基板１１側からＳｉＣ層２４の中央部に向かって高濃度となり、中央部からＳｉＣ層２４の表面に向かって低濃度となるような濃度勾配を有してＣが含有されているとともに、シリコン基板１１側から表面に向かって、高濃度となるような濃度勾配を有してＡｓが含有されている。そして、このＳｉＣ層２４がＮＭＯＳＦＥＴのソース・ドレイン領域となり、ＳｉＣ層２４によって挟まれたゲート電極１３直下のシリコン基板１１の領域がチャネル領域１８となる
次いで、図５（ｄ）に示すように、第２実施形態と同様に、ＳｉＣ層２４の表面側、ここでは、第３のＳｉＣ層２４ｃをシリサイド化し、シリサイド層Ｓを形成する。
以上のようにして、ＳｉＣ層２４によるチャネル領域１８へのストレス印加（引っ張り応力）により、チャネル領域１８を歪ませたＮＭＯＳＦＥＴが製造される。
このような半導体装置の製造方法およびこれにより得られる半導体装置によれば、第２実施形態と同様の濃度勾配を有してＣが含有されるようにＳｉＣ層２４を形成することから、第２実施形態と同様の効果を奏することができる。
また、本実施形態の半導体装置の製造方法および半導体装置によれば、シリコン基板１１側から表面に向かって高濃度となるような濃度勾配を有して不純物が含有されるように、ＳｉＣ層２４をエピタキシャル成長させることから、熱処理による不純物の拡散が抑制され、ショートチャネル効果が防止される。特に、本実施形態によれば、チャネル領域１８に近い第１のＳｉＣ層２４ａを他の層と比較して低濃度の不純物が含有されるように形成するため、ショートチャネル効果を確実に防止することができる。また、上記ＳｉＣ層２４とゲート電極１３の直下領域からの距離を広げなくてもよいため、十分なキャリア移動度が得られる。
（変形例１）
なお、上記第４実施形態においては、ＮＭＯＳＦＥＴのソース・ドレイン領域となるＳｉＣ層に、不純物としてＡｓを含有させる例について説明したが、不純物としては、上記Ａｓ以外に、リン（Ｐ）を用いてもよい。
この場合にも、リセス領域１６の表面に、シリコン基板１１側から表面に向かって、Ｃ濃度が０〜１．０vol％の濃度範囲から１．０vol％〜３．０vol％の濃度範囲まで、連続的に高濃度となるような濃度勾配を有してＣが含有されるとともに、１×１０18ｃｍ3〜１×１０19ｃｍ3の濃度範囲でＰからなる不純物が含有されるように、１ｎｍ〜３０ｎｍの膜厚で第１のＳｉＣ層２４ａをエピタキシャル成長させる（前記図５（ａ）参照）。
この第１のＳｉＣ層２４ａの成膜条件としては、成膜ガスとして、ＤＣＳ、ＨＣｌ、Ｈ2により１vol％に希釈されたＳｉＨ3ＣＨ3およびＨ2により５０ｐｐｍに希釈された水素化リン（ＰＨ3）を用い、ガス流量をＤＣＳ／ＨＣｌ／ＰＨ3＝１０〜１００／１０〜１００／１〜１５０（ｍｌ／ｍｉｎ）とし、ＳｉＨ3ＣＨ3は０〜２５（ｍｌ／ｍｉｎ）から２５〜５０（ｍｌ／ｍｉｎ）まで変化させる。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
次に、第１のＳｉＣ層２４ａ上に、Ｃ濃度が１．０vol％〜３．０vol％となるように、第２のＳｉＣ層２４ｂ’と第２のＳｉＣ層２４ｂ''とを順次積層してなる第２のＳｉＣ層２４ｂを２０ｎｍ〜１００ｎｍの膜厚でエピタキシャル成長させる（前記図５（ｂ）参照）。
ここで、第１のＳｉＣ層２４ａ側から表面に向かって、１×１０18ｃｍ3〜１×１０19ｃｍ3の濃度範囲から１×１０19ｃｍ3〜５×１０20ｃｍ3の濃度範囲まで連続的に高濃度となるような濃度勾配を有してＰが含有されるように、下層側となる第２のＳｉＣ層２４ｂ’を１ｎｍ〜２０ｎｍの膜厚で形成する。
この第２のＳｉＣ層２４ｂ’の成膜条件としては、上記第１のＳｉＣ層２４ａと同一の成膜ガスを用い、ガス流量をＤＣＳ／ＨＣｌ／ＳｉＨ3ＣＨ3＝１０〜１００／１０〜１００／２５〜５０（ｍｌ／ｍｉｎ）とする。そして、Ｈ2により５０ｐｐｍに希釈されたＰＨ3のガス流量を１〜１５０（ｍｌ／ｍｉｎ）から１５０〜３００（ｍｌ／ｍｉｎ）に連続的に変化させる。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
次いで、第２のＳｉＣ層２４ｂ’上に、Ｐ濃度を１×１０19ｃｍ3〜５×１０20ｃｍ3とし、上記第２のＳｉＣ層２４ｂ’と第２のＳｉＣ層２４ｂ''との総膜厚が２０ｎｍ〜１００ｎｍとなるように、第２のＳｉＣ層２４ｂ''を形成する。
この第２のＳｉＣ層２４ｂ''の成膜条件としては、上記第１のＳｉＣ層２４ａ、第２のＳｉＣ層２４ｂ’と同一の成膜ガスを用い、ガス流量をＤＣＳ／ＨＣｌ／ＳｉＨ3ＣＨ3／ＰＨ3＝１０〜１００／１０〜１００／２５〜５０／１５０〜３００（ｍｌ／ｍｉｎ）とし、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
次に、第２のＳｉＣ層２４ｂ上に、第２のＳｉＣ層２４ｂ側から表面に向かって、１．０vol％〜３．０vol％の濃度範囲から０vol％〜１．０vol％の濃度範囲まで連続的に低濃度となるような濃度勾配を有してＣが含有されるとともに、Ｐ濃度が１×１０19ｃｍ3〜５×１０20ｃｍ3となるように、１０ｎｍ〜５０ｎｍの膜厚で、第３のＳｉＣ層２４ｃをエピタキシャル成長させる（前記図５（ｃ）参照）。
この第３のＳｉＣ層２４ｃの成膜条件としては、上記第１のＳｉＣ層２４ａ、第２のＳｉＣ層２４ｂと同一の成膜ガスを用い、ガス流量をＤＣＳ／ＨＣｌ／ＰＨ3＝１０〜１００／１０〜１００／１５０〜３００（ｍｌ／ｍｉｎ）とする。そして、ＳｉＨ3ＣＨ3のガス流量を２５〜５０（ｍｌ／ｍｉｎ）から０〜２５（ｍｌ／ｍｉｎ）まで連続的に変化させる。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
以上のようにして、第３のＳｉＣ層２４ｃを形成することで、リセス領域１６の表面に、第１のＳｉＣ層２４ａ、第２のＳｉＣ層２４ｂおよび第３のＳｉＣ層２４ｃを順次積層してなるＳｉＣ層２４が形成される。このＳｉＣ層２４には、シリコン基板１１側からＳｉＣ層２４の中央部に向かって高濃度となり、中央部からＳｉＧｅ層２４の表面に向かって低濃度となるような濃度勾配を有してＣが含有されているとともに、シリコン基板１１側から表面に向かって、高濃度となるような濃度勾配を有してＰが含有されている。
この後の工程は、第４実施形態と同様に行い、ＳｉＣ層２４の表面側、ここでは、第３のＳｉＣ層２４ｃをシリサイド化して、シリサイド層Ｓを形成する（前記図５（ｄ）参照）。
このような半導体装置の製造方法およびこれにより得られる半導体装置によっても、第４実施形態と同様に、Ｃの濃度勾配とＰからなる不純物の濃度勾配を有してＳｉＣ層２４が形成されることから、上述した第４実施形態と同様の効果を奏することができる。
なお、上述した第３実施形態および第４実施形態ならびに変形例１においては、ＳｉＧｅ層またはＳｉＣ層からなる混晶層を、第１の層、第２の層および第３の層が順次積層された３層で、ＧｅまたはＣの濃度勾配を有するように構成した。また、不純物濃度の濃度勾配としては、低濃度の不純物が含有された第１の層と、高濃度の不純物が含有された第２の層の上層および第３の層とを備え、第１の層側から第２の層の上層側に向かって連続的に高濃度となるような濃度勾配を有して第２の層の下層を形成する例について説明した。しかし、本発明はこれに限定されず、シリコン基板側から表面に向かって段階的に高濃度となるような濃度勾配を有して不純物が含有される複数層からなる混晶層を形成してもよく、連続的に高濃度となるような濃度勾配を有して不純物が含有される単一層からなる混晶層を形成してもよい。ただし、混晶層の中でもチャネル領域に近い部分は、不純物が低濃度で維持された領域が、１０ｎｍ〜３０ｎｍの膜厚で構成されることが好ましい。
また、上述した実施形態においては、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとをそれぞれ形成する半導体装置の製造方法の例について説明したが、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの両方を搭載したＣＭＯＳ（Complementary Metal Oxide Semiconductor)ＦＥＴを形成する場合にも本発明は適用可能である。
本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。 本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。 本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図である。 本発明の半導体装置の製造方法に係る第３実施形態を説明するための製造工程断面図である。 本発明の半導体装置の製造方法に係る第４実施形態を説明するための製造工程断面図である。 従来の半導体装置の製造方法を説明するための製造工程断面図である。
符号の説明
１１…シリコン基板、１２…ゲート絶縁膜、１３…ゲート電極、２１，２３…ＳｉＧｅ層、２１ａ，２３ａ…第１のＳｉＧｅ層、２１ｂ，２３ｂ…第２のＳｉＧｅ層、２１ｃ，２３ｃ…第３のＳｉＧｅ層、２２，２４…第１のＳｉＣ層、２２ａ，２４ａ…第１のＳｉＣ層、２２ｂ，２４ｂ…第２のＳｉＣ層、２２ｃ，２４ｃ…第３のＳｉＣ層

Claims (7)

  1. シリコン基板上にゲート絶縁膜を介してゲート電極を形成する第１工程と、
    前記ゲート電極をマスクにしたエッチングにより、前記シリコン基板の表面層を掘り下げる第２工程と、
    掘り下げられた前記シリコン基板の表面に、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層をエピタキシャル成長させる第３工程とを有し、
    前記混晶層は、第１の層、第２の層、第３の層および第４の層からなる４層を順次積層してなり、
    前記第３工程では、
    掘り下げられた前記シリコン基板の表面に、当該シリコン基板側から表面に向かって前記第２の層や前記第３の層の前記原子の濃度まで高濃度となるような濃度勾配を有して前記原子が含有されるように、前記第１の層を形成する工程と、
    前記第１の層の上に、前記４層のうちで最も高濃度の前記原子が含有されるように、前記第２の層と前記第３の層を順次に形成し、前記第３の層については、前記第１の層よりも高濃度の不純物が含有されるように形成し、前記第２の層については、前記第１の層の側から表面に向かって前記第１の層の不純物の濃度から前記第３の層の前記不純物の濃度まで高濃度となるような濃度勾配を有して前記不純物が含有されるように形成する工程と、
    前記第３の層の上に、前記第３の層の側から表面に向かって前記第３の層の前記原子の濃度から低濃度となるような濃度勾配を有して前記原子が含有され、且つ、前記第１の層よりも高濃度の前記不純物が含有されるように、前記第４の層を形成する工程とを行う
    ことを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記半導体装置はｐ型の電界効果トランジスタであり、前記混晶層はシリコンとゲルマニウムとからなる
    ことを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記半導体装置はｎ型の電界効果トランジスタであり、前記混晶層はシリコンと炭素とからなる
    ことを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記第３工程では、前記シリコン基板の表面に、当該シリコン基板側から表面に向かって高濃度となるような濃度勾配を有して不純物が含有されるように、前記混晶層をエピタキシャル成長させる
    ことを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記第３工程の後に、前記混晶層の表面側をシリサイド化して、シリサイド層を形成する工程を行う
    ことを特徴とする半導体装置の製造方法。
  6. シリコン基板上にゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極の両側の前記シリコン基板が掘り下げられた領域に、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層とを備えた半導体装置において、
    前記混晶層は、第１の層、第２の層、第３の層および第４の層からなる４層を順次積層してなり、
    前記第１の層は、掘り下げられた前記シリコン基板の表面に、当該シリコン基板側から表面に向かって前記第２の層や前記第３の層の前記原子の濃度まで高濃度となるような濃度勾配を有して前記原子を含有する層であり、
    前記第２の層及び前記第３の層は、前記第１の層上に順次に形成され、前記４層のうちで最も高濃度の前記原子を含有する層であり、
    前記第３の層は、前記第１の層よりも高濃度の不純物を含有する層であり、
    前記第２の層は、前記第１の層の側から表面に向かって前記第１の層の不純物の濃度から前記第３の層の前記不純物の濃度まで高濃度となるような濃度勾配を有して前記不純物を含有する層であり、
    前記第４の層は、前記第３の層の上に、当該第３の層の側から表面に向かって当該第３の層の前記原子の濃度から低濃度となるような濃度勾配を有して前記原子を含有し、且つ、前記第１の層よりも高濃度の前記不純物を含有する層である
    ことを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    前記混晶層には、前記シリコン基板側から表面に向かって高濃度となるような濃度勾配を有して不純物が含有されている
    ことを特徴とする半導体装置。
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