JP2007294780A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【解決手段】シリコン基板11上にゲート絶縁膜12を介してゲート電極13を形成する第1工程と、ゲート電極13をマスクにしたエッチングにより、シリコン基板11の表面層を掘り下げる第2工程と、掘り下げられたシリコン基板11の表面に、SiGe層21をエピタキシャル成長させる第3工程とを有し、第3工程では、シリコン基板11側からSiGe層21の中央部に向かって高濃度になるとともに、中央部からSiGe層21の表面に向かって低濃度となるような濃度勾配を有してGeが含有されるように、SiGe層21をエピタキシャル成長させることを特徴とする半導体装置の製造方法およびこれにより得られる半導体装置である。
【選択図】図2
Description
本発明の半導体装置の製造方法に係る実施の形態の一例として、PMOSFETの製造方法を例にとり、図1〜図2の製造工程断面図を用いて説明する。なお、背景技術で説明したものと同様の構成には、同一の番号を付して説明する。
上記第1実施形態では、PMOSFETの製造方法を例にとり説明したが、本実施形態においてはNMOSFETの製造方法を例にとり、図3を用いて説明する。なお、シリコン基板11の表面を掘り下げるまでの工程は、図1(a)〜(d)を用いて説明した工程と同様に行うこととする。
上記第1実施形態および第2実施形態では、混晶層を形成した後にイオンドーピング法により、混晶層に不純物を導入する例について説明したが、本実施形態においては、不純物を導入した状態の混晶層をエピタキシャル成長させる例について、図4を用いて説明する。ここでは、PMOSFETの製造方法を例にとり、例えばボロンからなる不純物を含むSiGe層(混晶層)をエピタキシャル成長させる。なお、シリコン基板11の表面を掘り下げるまでの工程は、図1(a)〜(d)を用いて説明した工程と同様に行うこととする。
上記第3実施形態では、PMOSFETの製造方法を例にとり説明したが、本実施形態においてはNMOSFETの製造方法を例にとり、図5を用いて説明する。なお、シリコン基板11の表面を掘り下げるまでの工程は、図1(a)〜(d)を用いて説明した工程と同様に行うこととする。
なお、上記第4実施形態においては、NMOSFETのソース・ドレイン領域となるSiC層に、不純物としてAsを含有させる例について説明したが、不純物としては、上記As以外に、リン(P)を用いてもよい。
Claims (8)
- シリコン基板上にゲート絶縁膜を介してゲート電極を形成する第1工程と、
前記ゲート電極をマスクにしたエッチングにより、前記シリコン基板の表面層を掘り下げる第2工程と、
掘り下げられた前記シリコン基板の表面に、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層をエピタキシャル成長させる第3工程とを有し、
前記第3工程では、前記シリコン基板側から前記混晶層の中央部に向かって高濃度となり、当該中央部から前記混晶層の表面に向かって低濃度となるような濃度勾配を有して前記原子が含有されるように、前記混晶層をエピタキシャル成長させる
ことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記半導体装置はp型の電界効果トランジスタであり、前記混晶層はシリコンとゲルマニウムとからなる
ことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記半導体装置はn型の電界効果トランジスタであり、前記混晶層はシリコンと炭素とからなる
ことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記混晶層が、第1の層、第2の層および第3の層からなる3層を順次積層してなり、
前記第3工程では、掘り下げられた前記シリコン基板の表面に、当該シリコン基板側から表面に向かって、前記第2の層の前記原子の濃度まで高濃度となるような濃度勾配を有して前記原子が含有されるように、前記第1の層を形成する工程と、
前記第1の層上に、前記3層のうちで最も高濃度の前記原子が含有されるように、前記第2の層を形成する工程と、
前記第2の層上に、当該第2の層側から表面に向かって、当該第2の層の前記原子の濃度から低濃度となるような濃度勾配を有して、前記原子が含有されるように、前記第3の層を形成する工程とを行う
ことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第3工程では、前記シリコン基板の表面に、当該シリコン基板側から表面に向かって高濃度となるような濃度勾配を有して不純物が含有されるように、前記混晶層をエピタキシャル成長させる
ことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第3工程の後に、前記混晶層の表面側をシリサイド化して、シリサイド層を形成する工程を行う
ことを特徴とする半導体装置の製造方法。 - シリコン基板上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の両側の前記シリコン基板が掘り下げられた領域に、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層とを備えた半導体装置において、
前記混晶層には、前記シリコン基板側から前記混晶層の中央部に向かって高濃度となり、当該中央部から前記混晶層の表面に向かって低濃度となるような濃度勾配を有して前記原子が含有されている
ことを特徴とする半導体装置。 - 請求項7記載の半導体装置において、
前記混晶層には、前記シリコン基板側から表面に向かって高濃度となるような濃度勾配を有して不純物が含有されている
ことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006122824A JP5130648B2 (ja) | 2006-04-27 | 2006-04-27 | 半導体装置の製造方法および半導体装置 |
Applications Claiming Priority (1)
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JP2006122824A JP5130648B2 (ja) | 2006-04-27 | 2006-04-27 | 半導体装置の製造方法および半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007294780A true JP2007294780A (ja) | 2007-11-08 |
JP5130648B2 JP5130648B2 (ja) | 2013-01-30 |
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ID=38765073
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006122824A Expired - Fee Related JP5130648B2 (ja) | 2006-04-27 | 2006-04-27 | 半導体装置の製造方法および半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP5130648B2 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007329477A (ja) * | 2006-06-09 | 2007-12-20 | Internatl Business Mach Corp <Ibm> | 半導体構造体およびその形式、方法(多層埋込みストレッサを形成するための構造および方法) |
JP2008034650A (ja) * | 2006-07-28 | 2008-02-14 | Fujitsu Ltd | 半導体装置及びその製造方法 |
WO2009093328A1 (ja) * | 2008-01-25 | 2009-07-30 | Fujitsu Microelectronics Limited | 半導体装置及びその製造方法 |
JP2012089784A (ja) * | 2010-10-22 | 2012-05-10 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
US8247279B2 (en) | 2008-09-26 | 2012-08-21 | Kabushiki Kaisha Toshiba | Method of fabricating semiconductor device using epitaxial growth inhibiting layers |
CN103187299A (zh) * | 2011-12-31 | 2013-07-03 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
JP2014504453A (ja) * | 2010-12-21 | 2014-02-20 | インテル・コーポレーション | ホウ素ドープゲルマニウムの濃度が高いトランジスタ |
US8994104B2 (en) | 1999-09-28 | 2015-03-31 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
US9484432B2 (en) | 2010-12-21 | 2016-11-01 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003133241A (ja) * | 2001-10-29 | 2003-05-09 | Sumitomo Mitsubishi Silicon Corp | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 |
JP2003218060A (ja) * | 2002-01-25 | 2003-07-31 | Sony Corp | 半導体装置の製造方法 |
WO2005112577A2 (en) * | 2004-05-14 | 2005-12-01 | Applied Materials, Inc. | Methods to fabricate mosfet devices using selective deposition processes |
JP2007501526A (ja) * | 2003-08-04 | 2007-01-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 格子不整合のソースおよびドレイン領域を有する歪み半導体cmosトランジスタを有する集積回路および製作方法 |
-
2006
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003133241A (ja) * | 2001-10-29 | 2003-05-09 | Sumitomo Mitsubishi Silicon Corp | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 |
JP2003218060A (ja) * | 2002-01-25 | 2003-07-31 | Sony Corp | 半導体装置の製造方法 |
JP2007501526A (ja) * | 2003-08-04 | 2007-01-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 格子不整合のソースおよびドレイン領域を有する歪み半導体cmosトランジスタを有する集積回路および製作方法 |
WO2005112577A2 (en) * | 2004-05-14 | 2005-12-01 | Applied Materials, Inc. | Methods to fabricate mosfet devices using selective deposition processes |
Cited By (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8994104B2 (en) | 1999-09-28 | 2015-03-31 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
JP2007329477A (ja) * | 2006-06-09 | 2007-12-20 | Internatl Business Mach Corp <Ibm> | 半導体構造体およびその形式、方法(多層埋込みストレッサを形成するための構造および方法) |
JP2008034650A (ja) * | 2006-07-28 | 2008-02-14 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US8207042B2 (en) | 2006-07-28 | 2012-06-26 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
US8278177B2 (en) | 2006-07-28 | 2012-10-02 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
US8518785B2 (en) | 2006-07-28 | 2013-08-27 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
WO2009093328A1 (ja) * | 2008-01-25 | 2009-07-30 | Fujitsu Microelectronics Limited | 半導体装置及びその製造方法 |
US8338831B2 (en) | 2008-01-25 | 2012-12-25 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method thereof |
JP5168287B2 (ja) * | 2008-01-25 | 2013-03-21 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
US8586438B2 (en) | 2008-01-25 | 2013-11-19 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method thereof |
US8247279B2 (en) | 2008-09-26 | 2012-08-21 | Kabushiki Kaisha Toshiba | Method of fabricating semiconductor device using epitaxial growth inhibiting layers |
JP2012089784A (ja) * | 2010-10-22 | 2012-05-10 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
US9349810B2 (en) | 2010-12-21 | 2016-05-24 | Intel Corporation | Selective germanium P-contact metalization through trench |
US10297670B2 (en) | 2010-12-21 | 2019-05-21 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
JP2014504453A (ja) * | 2010-12-21 | 2014-02-20 | インテル・コーポレーション | ホウ素ドープゲルマニウムの濃度が高いトランジスタ |
US9117791B2 (en) | 2010-12-21 | 2015-08-25 | Intel Corporation | Selective germanium P-contact metalization through trench |
US11508813B2 (en) | 2010-12-21 | 2022-11-22 | Daedalus Prime Llc | Column IV transistors for PMOS integration |
US9437691B2 (en) | 2010-12-21 | 2016-09-06 | Intel Corporation | Column IV transistors for PMOS integration |
US9484432B2 (en) | 2010-12-21 | 2016-11-01 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
US9627384B2 (en) | 2010-12-21 | 2017-04-18 | Intel Corporation | Transistors with high concentration of boron doped germanium |
US9722023B2 (en) | 2010-12-21 | 2017-08-01 | Intel Corporation | Selective germanium P-contact metalization through trench |
JP2017135399A (ja) * | 2010-12-21 | 2017-08-03 | インテル・コーポレーション | ホウ素ドープゲルマニウムの濃度が高いトランジスタ |
US10090383B2 (en) | 2010-12-21 | 2018-10-02 | Intel Corporation | Column IV transistors for PMOS integration |
US8901537B2 (en) | 2010-12-21 | 2014-12-02 | Intel Corporation | Transistors with high concentration of boron doped germanium |
US10304927B2 (en) | 2010-12-21 | 2019-05-28 | Intel Corporation | Selective germanium p-contact metalization through trench |
US10553680B2 (en) | 2010-12-21 | 2020-02-04 | Intel Corporation | Selective germanium P-contact metalization through trench |
JP2020074389A (ja) * | 2010-12-21 | 2020-05-14 | インテル・コーポレーション | ホウ素ドープゲルマニウムの濃度が高いトランジスタ |
US10811496B2 (en) | 2010-12-21 | 2020-10-20 | Intel Corporation | Transistor devices having source/drain structure configured with high germanium content portion |
US10879353B2 (en) | 2010-12-21 | 2020-12-29 | Intel Corporation | Selective germanium P-contact metalization through trench |
US11251281B2 (en) | 2010-12-21 | 2022-02-15 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
US11387320B2 (en) | 2010-12-21 | 2022-07-12 | Intel Corporation | Transistors with high concentration of germanium |
US11476344B2 (en) | 2011-09-30 | 2022-10-18 | Daedalus Prime Llc | Contact resistance reduction employing germanium overlayer pre-contact metalization |
CN103187299A (zh) * | 2011-12-31 | 2013-07-03 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5130648B2 (ja) | 2013-01-30 |
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