JP2003133241A - 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 - Google Patents
半導体基板及び電界効果型トランジスタ並びにこれらの製造方法Info
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- JP2003133241A JP2003133241A JP2001331290A JP2001331290A JP2003133241A JP 2003133241 A JP2003133241 A JP 2003133241A JP 2001331290 A JP2001331290 A JP 2001331290A JP 2001331290 A JP2001331290 A JP 2001331290A JP 2003133241 A JP2003133241 A JP 2003133241A
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Abstract
(57)【要約】
【課題】 半導体基板及び電界効果型トランジスタ並び
にこれらの製造方法において、貫通転位密度が低く良質
なＳｉＧｅ層を得ること。 【解決手段】 Ｓｉ基板１と、該Ｓｉ基板上に直接又は
他のＳｉＧｅ層を介して配された第１のＳｉＧｅ層３と
を備えた半導体基板であって、前記第１のＳｉＧｅ層
は、Ｇｅ組成比が前記Ｓｉ基板表面の中心領域から周辺
領域に向けて漸次低下した面内分布を有する。
にこれらの製造方法において、貫通転位密度が低く良質
なＳｉＧｅ層を得ること。 【解決手段】 Ｓｉ基板１と、該Ｓｉ基板上に直接又は
他のＳｉＧｅ層を介して配された第１のＳｉＧｅ層３と
を備えた半導体基板であって、前記第１のＳｉＧｅ層
は、Ｇｅ組成比が前記Ｓｉ基板表面の中心領域から周辺
領域に向けて漸次低下した面内分布を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、高速ＭＯＳＦＥＴ
等に用いられる半導体基板及び電界効果型トランジスタ
並びにこれらの製造方法に関する。
等に用いられる半導体基板及び電界効果型トランジスタ
並びにこれらの製造方法に関する。
【０００２】
【従来の技術】近年、Ｓｉ（シリコン）基板上にＳｉＧ
ｅ（シリコン・ゲルマニウム）層を介してエピタキシャ
ル成長した歪みＳｉ層をチャネル領域に用いた高速のＭ
ＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されてい
る。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数
の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、
そのためＳｉのバンド構造が変化して縮退が解けてキャ
リア移動度が高まる。したがって、この歪みＳｉ層をチ
ャネル領域として用いることにより通常の１．３〜８倍
程度の高速化が可能になるものである。また、プロセス
としてＣＺ法による通常のＳｉ基板を基板として使用で
き、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にす
るものである。
ｅ（シリコン・ゲルマニウム）層を介してエピタキシャ
ル成長した歪みＳｉ層をチャネル領域に用いた高速のＭ
ＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されてい
る。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数
の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、
そのためＳｉのバンド構造が変化して縮退が解けてキャ
リア移動度が高まる。したがって、この歪みＳｉ層をチ
ャネル領域として用いることにより通常の１．３〜８倍
程度の高速化が可能になるものである。また、プロセス
としてＣＺ法による通常のＳｉ基板を基板として使用で
き、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にす
るものである。
【０００３】しかしながら、ＦＥＴのチャネル領域とし
て要望される上記歪みＳｉ層をエピタキシャル成長する
には、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル
成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の
違いから、転位等により結晶性に問題があった。このた
めに、従来、以下のような種々の提案が行われていた。
て要望される上記歪みＳｉ層をエピタキシャル成長する
には、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル
成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の
違いから、転位等により結晶性に問題があった。このた
めに、従来、以下のような種々の提案が行われていた。
【０００４】例えば、ＳｉＧｅのＧｅ組成比を一定の緩
い傾斜で増加させたバッファ層を用いる方法、Ｇｅ（ゲ
ルマニウム）組成比をステップ状（階段状）に変化させ
たバッファ層を用いる方法、Ｇｅ組成比を超格子状に変
化させたバッファ層を用いる方法及びＳｉのオフカット
ウェーハを用いてＧｅ組成比を一定の傾斜で変化させた
バッファ層を用いる方法等が提案されている（U.S.Pate
nt 5,442,205、U.S.Patent 5,221,413、PCT WO98/0085
7、特開平6-252046号公報等）。
い傾斜で増加させたバッファ層を用いる方法、Ｇｅ（ゲ
ルマニウム）組成比をステップ状（階段状）に変化させ
たバッファ層を用いる方法、Ｇｅ組成比を超格子状に変
化させたバッファ層を用いる方法及びＳｉのオフカット
ウェーハを用いてＧｅ組成比を一定の傾斜で変化させた
バッファ層を用いる方法等が提案されている（U.S.Pate
nt 5,442,205、U.S.Patent 5,221,413、PCT WO98/0085
7、特開平6-252046号公報等）。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の技術では、以下のような課題が残されている。すな
わち、上記従来の技術では、ＳｉＧｅ層を形成したウェ
ーハの表面の貫通転位密度がまだ高く、トランジスタの
動作不良を防ぐために貫通転位の低減がさらに要望され
ている。
来の技術では、以下のような課題が残されている。すな
わち、上記従来の技術では、ＳｉＧｅ層を形成したウェ
ーハの表面の貫通転位密度がまだ高く、トランジスタの
動作不良を防ぐために貫通転位の低減がさらに要望され
ている。
【０００６】本発明は、前述の課題に鑑みてなされたも
ので、貫通転位密度が低く良質なＳｉＧｅ層を有する半
導体基板、さらに歪みＳｉ層を備えた半導体基板及び電
界効果型トランジスタ並びにこれらの製造方法を提供す
ることを目的とする。
ので、貫通転位密度が低く良質なＳｉＧｅ層を有する半
導体基板、さらに歪みＳｉ層を備えた半導体基板及び電
界効果型トランジスタ並びにこれらの製造方法を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】本発明は、前記課題を解
決するために以下の構成を採用した。すなわち、本発明
の半導体基板は、Ｓｉ基板と、該Ｓｉ基板上に直接又は
他のＳｉＧｅ層を介して配された第１のＳｉＧｅ層とを
備えた半導体基板であって、前記第１のＳｉＧｅ層は、
Ｇｅ組成比が前記Ｓｉ基板表面の中心領域から周辺領域
に向けて漸次低下した面内分布を有することを特徴とす
る。また、本発明の半導体基板の製造方法は、Ｓｉ基板
上にＳｉＧｅ層をエピタキシャル成長させた半導体基板
の製造方法であって、Ｇｅ組成比が前記Ｓｉ基板表面の
中心領域から周辺領域に向けて漸次低下した面内分布を
有する第１のＳｉＧｅ層を、Ｓｉ基板上に直接又は他の
ＳｉＧｅ層を介してエピタキシャル成長する第１のＳｉ
Ｇｅ層形成工程を有していることを特徴とする。
決するために以下の構成を採用した。すなわち、本発明
の半導体基板は、Ｓｉ基板と、該Ｓｉ基板上に直接又は
他のＳｉＧｅ層を介して配された第１のＳｉＧｅ層とを
備えた半導体基板であって、前記第１のＳｉＧｅ層は、
Ｇｅ組成比が前記Ｓｉ基板表面の中心領域から周辺領域
に向けて漸次低下した面内分布を有することを特徴とす
る。また、本発明の半導体基板の製造方法は、Ｓｉ基板
上にＳｉＧｅ層をエピタキシャル成長させた半導体基板
の製造方法であって、Ｇｅ組成比が前記Ｓｉ基板表面の
中心領域から周辺領域に向けて漸次低下した面内分布を
有する第１のＳｉＧｅ層を、Ｓｉ基板上に直接又は他の
ＳｉＧｅ層を介してエピタキシャル成長する第１のＳｉ
Ｇｅ層形成工程を有していることを特徴とする。
【０００８】これらの半導体基板及び半導体基板の製造
方法では、第１のＳｉＧｅ層が、Ｇｅ組成比がＳｉ基板
表面の中心領域から周辺領域に向けて漸次低下した面内
分布を有するので、面内に応力による歪みの分布が生じ
ると共に成膜中に発生した転位が中心領域から周辺領域
へと運動し、最終的に周縁部分から抜けて低転位密度な
ＳｉＧｅ層が得られる。
方法では、第１のＳｉＧｅ層が、Ｇｅ組成比がＳｉ基板
表面の中心領域から周辺領域に向けて漸次低下した面内
分布を有するので、面内に応力による歪みの分布が生じ
ると共に成膜中に発生した転位が中心領域から周辺領域
へと運動し、最終的に周縁部分から抜けて低転位密度な
ＳｉＧｅ層が得られる。
【０００９】また、本発明の半導体基板の製造方法は、
前記第１のＳｉＧｅ層形成工程がＣＶＤ法により行わ
れ、ＳｉソースガスとＧｅソースガスとの流量比を前記
中心領域と前記周辺領域とで変えて前記面内分布を形成
する技術が採用される。すなわち、この半導体基板の製
造方法では、ＳｉソースガスとＧｅソースガスとの流量
比を中心領域と周辺領域とで変えて面内分布を形成する
ことにより、ガスの流量比分布の制御だけで特殊な機構
を付加せずに容易にかつ高精度に面内のＧｅ組成比を制
御することが可能になる。
前記第１のＳｉＧｅ層形成工程がＣＶＤ法により行わ
れ、ＳｉソースガスとＧｅソースガスとの流量比を前記
中心領域と前記周辺領域とで変えて前記面内分布を形成
する技術が採用される。すなわち、この半導体基板の製
造方法では、ＳｉソースガスとＧｅソースガスとの流量
比を中心領域と周辺領域とで変えて面内分布を形成する
ことにより、ガスの流量比分布の制御だけで特殊な機構
を付加せずに容易にかつ高精度に面内のＧｅ組成比を制
御することが可能になる。
【００１０】また、本発明の半導体基板の製造方法は、
前記第１のＳｉＧｅ層形成工程がＣＶＤ法により行わ
れ、前記Ｓｉ基板表面の温度を中心領域と周辺領域とで
変えて前記面内分布を形成する技術が採用される。すな
わち、この半導体基板の製造方法では、Ｓｉ基板表面の
温度を中心領域と周辺領域とで変えて面内分布を形成す
るので、基板温度分布の制御だけで特殊な機構を付加せ
ずに容易にかつ高精度に面内のＧｅ組成比を制御するこ
とが可能になる。
前記第１のＳｉＧｅ層形成工程がＣＶＤ法により行わ
れ、前記Ｓｉ基板表面の温度を中心領域と周辺領域とで
変えて前記面内分布を形成する技術が採用される。すな
わち、この半導体基板の製造方法では、Ｓｉ基板表面の
温度を中心領域と周辺領域とで変えて面内分布を形成す
るので、基板温度分布の制御だけで特殊な機構を付加せ
ずに容易にかつ高精度に面内のＧｅ組成比を制御するこ
とが可能になる。
【００１１】また、本発明の半導体基板の製造方法は、
前記第１のＳｉＧｅ層形成工程後に前記第１のＳｉＧｅ
層に熱処理を施すアニール工程を有していることが好ま
しい。すなわち、この半導体基板の製造方法は、第１の
ＳｉＧｅ層に熱処理を施すアニール工程を有しているの
で、第１のＳｉＧｅ層中の転位がさらに周辺領域側へと
運動してより低い転位密度を得ることができる。
前記第１のＳｉＧｅ層形成工程後に前記第１のＳｉＧｅ
層に熱処理を施すアニール工程を有していることが好ま
しい。すなわち、この半導体基板の製造方法は、第１の
ＳｉＧｅ層に熱処理を施すアニール工程を有しているの
で、第１のＳｉＧｅ層中の転位がさらに周辺領域側へと
運動してより低い転位密度を得ることができる。
【００１２】また、本発明の半導体基板は、前記第１の
ＳｉＧｅ層上に直接又はＳｉ層を介して配され表面内で
Ｇｅ組成比が一定の第２のＳｉＧｅ層を備えている技術
が採用される。また、本発明の半導体基板の製造方法
は、前記第１のＳｉＧｅ層形成工程後に、前記第１のＳ
ｉＧｅ層上に直接又はＳｉ層を介して表面内でＧｅ組成
比が一定の第２のＳｉＧｅ層を形成する第２のＳｉＧｅ
層形成工程を有している技術が採用される。
ＳｉＧｅ層上に直接又はＳｉ層を介して配され表面内で
Ｇｅ組成比が一定の第２のＳｉＧｅ層を備えている技術
が採用される。また、本発明の半導体基板の製造方法
は、前記第１のＳｉＧｅ層形成工程後に、前記第１のＳ
ｉＧｅ層上に直接又はＳｉ層を介して表面内でＧｅ組成
比が一定の第２のＳｉＧｅ層を形成する第２のＳｉＧｅ
層形成工程を有している技術が採用される。
【００１３】これらの半導体基板及び半導体基板の製造
方法では、第１のＳｉＧｅ層上に直接又はＳｉ層を介し
て表面内でＧｅ組成比が一定の第２のＳｉＧｅ層が形成
されるので、最表面のＧｅ組成比が面内で均一かつ低転
位密度のＳｉＧｅ層を得ることができる。
方法では、第１のＳｉＧｅ層上に直接又はＳｉ層を介し
て表面内でＧｅ組成比が一定の第２のＳｉＧｅ層が形成
されるので、最表面のＧｅ組成比が面内で均一かつ低転
位密度のＳｉＧｅ層を得ることができる。
【００１４】また、本発明の半導体基板は、前記第１の
ＳｉＧｅ層が、厚さ方向の少なくとも一部にＧｅ組成比
を表面に向けて漸次増加させた傾斜組成領域を有してい
ることが好ましい。また、本発明の半導体基板の製造方
法は、前記第１のＳｉＧｅ層工程において、前記第１の
ＳｉＧｅ層の厚さ方向で少なくとも一部にＧｅ組成比を
表面に向けて漸次増加させた傾斜組成領域を形成するこ
とが好ましい。
ＳｉＧｅ層が、厚さ方向の少なくとも一部にＧｅ組成比
を表面に向けて漸次増加させた傾斜組成領域を有してい
ることが好ましい。また、本発明の半導体基板の製造方
法は、前記第１のＳｉＧｅ層工程において、前記第１の
ＳｉＧｅ層の厚さ方向で少なくとも一部にＧｅ組成比を
表面に向けて漸次増加させた傾斜組成領域を形成するこ
とが好ましい。
【００１５】これらの半導体基板及び半導体基板の製造
方法では、第１のＳｉＧｅ層の厚さ方向で少なくとも一
部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成
領域が形成されているので、傾斜組成領域においてＧｅ
組成比が漸次増えるために、転位がＳｉＧｅ層に沿った
方向にのび易くなって第１のＳｉＧｅ層中の特に表面側
で転位の密度を抑制することができる。
方法では、第１のＳｉＧｅ層の厚さ方向で少なくとも一
部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成
領域が形成されているので、傾斜組成領域においてＧｅ
組成比が漸次増えるために、転位がＳｉＧｅ層に沿った
方向にのび易くなって第１のＳｉＧｅ層中の特に表面側
で転位の密度を抑制することができる。
【００１６】また、本発明の半導体基板は、Ｓｉ基板上
にＳｉＧｅ層が形成された半導体基板であって、上記本
発明の半導体基板の製造方法により作製されたことを特
徴とする。すなわち、この半導体基板は、上記本発明の
半導体基板の製造方法により作製されているので、貫通
転位密度が低く良質なＳｉＧｅ層を有している。
にＳｉＧｅ層が形成された半導体基板であって、上記本
発明の半導体基板の製造方法により作製されたことを特
徴とする。すなわち、この半導体基板は、上記本発明の
半導体基板の製造方法により作製されているので、貫通
転位密度が低く良質なＳｉＧｅ層を有している。
【００１７】本発明の半導体基板は、上記本発明の半導
体基板の前記第２のＳｉＧｅ層上に直接又は他のＳｉＧ
ｅ層を介して配された歪みＳｉ層を備えていることを特
徴とする。また、本発明の半導体基板の製造方法は、Ｓ
ｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された
半導体基板の製造方法であって、上記本発明の半導体基
板の製造方法により作製された半導体基板の前記第２の
ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して前記歪
みＳｉ層をエピタキシャル成長することを特徴とする。
体基板の前記第２のＳｉＧｅ層上に直接又は他のＳｉＧ
ｅ層を介して配された歪みＳｉ層を備えていることを特
徴とする。また、本発明の半導体基板の製造方法は、Ｓ
ｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された
半導体基板の製造方法であって、上記本発明の半導体基
板の製造方法により作製された半導体基板の前記第２の
ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して前記歪
みＳｉ層をエピタキシャル成長することを特徴とする。
【００１８】すなわち、これらの半導体基板及び半導体
基板の製造方法では、上記本発明の半導体基板及び本発
明の半導体基板の製造方法により作製された半導体基板
の第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介し
て歪みＳｉ層が形成されるので、例えば歪みＳｉ層をチ
ャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用の
歪みＳｉ層又は半導体基板として好適である。
基板の製造方法では、上記本発明の半導体基板及び本発
明の半導体基板の製造方法により作製された半導体基板
の第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介し
て歪みＳｉ層が形成されるので、例えば歪みＳｉ層をチ
ャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用の
歪みＳｉ層又は半導体基板として好適である。
【００１９】本発明の電界効果型トランジスタは、Ｓｉ
Ｇｅ層上の歪みＳｉ層にチャネル領域を有する電界効果
型トランジスタであって、上記本発明の半導体基板の前
記歪みＳｉ層に前記チャネル領域を有することを特徴と
する。また、本発明の電界効果型トランジスタの製造方
法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳ
ｉ層にチャネル領域が形成される電界効果型トランジス
タの製造方法であって、上記本発明の半導体基板の製造
方法により作製された半導体基板の前記歪みＳｉ層に前
記チャネル領域を形成することを特徴とする。
Ｇｅ層上の歪みＳｉ層にチャネル領域を有する電界効果
型トランジスタであって、上記本発明の半導体基板の前
記歪みＳｉ層に前記チャネル領域を有することを特徴と
する。また、本発明の電界効果型トランジスタの製造方
法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳ
ｉ層にチャネル領域が形成される電界効果型トランジス
タの製造方法であって、上記本発明の半導体基板の製造
方法により作製された半導体基板の前記歪みＳｉ層に前
記チャネル領域を形成することを特徴とする。
【００２０】これらの電界効果型トランジスタ及び電界
効果型トランジスタの製造方法では、上記本発明の歪み
Ｓｉ層を有する半導体基板及びその製造方法により作製
された半導体基板の歪みＳｉ層にチャネル領域を形成す
るので、良質な歪みＳｉ層により高特性な電界効果型ト
ランジスタを高歩留まりで得ることができる。
効果型トランジスタの製造方法では、上記本発明の歪み
Ｓｉ層を有する半導体基板及びその製造方法により作製
された半導体基板の歪みＳｉ層にチャネル領域を形成す
るので、良質な歪みＳｉ層により高特性な電界効果型ト
ランジスタを高歩留まりで得ることができる。
【００２１】
【発明の実施の形態】以下、本発明に係る一実施形態
を、図１から図５を参照しながら説明する。
を、図１から図５を参照しながら説明する。
【００２２】図１は、本発明の半導体ウェーハ（半導体
基板）Ｗの断面構造を示すものであり、この半導体ウェ
ーハの構造をその製造プロセスと合わせて説明すると、
まず、ＣＺ法等で引上成長して作製されたｐ型あるいは
ｎ型Ｓｉ基板１上に、図１の（ａ）及び図２に示すよう
に、表面に向けて厚さ方向でＧｅ組成比を漸次増加させ
たＳｉＧｅの層内傾斜組成層（傾斜組成領域）２を例え
ば減圧ＣＶＤ法によりエピタキシャル成長する。
基板）Ｗの断面構造を示すものであり、この半導体ウェ
ーハの構造をその製造プロセスと合わせて説明すると、
まず、ＣＺ法等で引上成長して作製されたｐ型あるいは
ｎ型Ｓｉ基板１上に、図１の（ａ）及び図２に示すよう
に、表面に向けて厚さ方向でＧｅ組成比を漸次増加させ
たＳｉＧｅの層内傾斜組成層（傾斜組成領域）２を例え
ば減圧ＣＶＤ法によりエピタキシャル成長する。
【００２３】次に、層内傾斜組成層２上に、図１の
（ｂ）及び図３に示すように、Ｇｅ組成比がＳｉ基板１
表面の中心領域から周辺領域に向けて漸次低下した面内
分布を有する面内傾斜組成層（第１のＳｉＧｅ層）３を
エピタキシャル成長する。例えば、ＣＶＤ炉内における
ガスのノズル制御等により、中心領域のＧｅソースガス
比が多くなるように、Ｓｉソースガス（ＳｉＨ4等）と
Ｇｅソースガス（ＧｅＨ2等）との流量比を中心領域と
周辺領域とで変えてＧｅ組成比の面内分布を形成する。
また、中心領域の温度を周辺領域よりも低くする等、Ｓ
ｉ基板１表面の温度を中心領域と周辺領域とで変えてＧ
ｅ組成比の面内分布を形成してもよい。この面内傾斜組
成層３の成膜時において、面内に応力により歪みの分布
が生じ、発生した転位が中央領域から周辺領域へと運動
し、特に中央領域の転位が減少する。
（ｂ）及び図３に示すように、Ｇｅ組成比がＳｉ基板１
表面の中心領域から周辺領域に向けて漸次低下した面内
分布を有する面内傾斜組成層（第１のＳｉＧｅ層）３を
エピタキシャル成長する。例えば、ＣＶＤ炉内における
ガスのノズル制御等により、中心領域のＧｅソースガス
比が多くなるように、Ｓｉソースガス（ＳｉＨ4等）と
Ｇｅソースガス（ＧｅＨ2等）との流量比を中心領域と
周辺領域とで変えてＧｅ組成比の面内分布を形成する。
また、中心領域の温度を周辺領域よりも低くする等、Ｓ
ｉ基板１表面の温度を中心領域と周辺領域とで変えてＧ
ｅ組成比の面内分布を形成してもよい。この面内傾斜組
成層３の成膜時において、面内に応力により歪みの分布
が生じ、発生した転位が中央領域から周辺領域へと運動
し、特に中央領域の転位が減少する。
【００２４】この後、面内傾斜組成層３に対して熱処理
を施してアニールを行う。この際、熱処理によって転位
がさらに周辺側へと運動し、最終的に周縁部分から抜け
るため、全面的に転位密度が低下する。なお、この熱処
理は、同一ＣＶＤ炉内で続けて行っているが、一旦炉か
らウェーハを取り出して別のアニール炉で行っても構わ
ない。さらに、面内傾斜組成層３上に、図１の（ｃ）及
び図４に示すように、表面内でＧｅ組成比が一定の面内
一定組成層（第２のＳｉＧｅ層）４をエピタキシャル成
長する。さらに、図１の（ｄ）に示すように、面内一定
組成層４上にＳｉをエピタキシャル成長して歪みＳｉ層
５を形成する。
を施してアニールを行う。この際、熱処理によって転位
がさらに周辺側へと運動し、最終的に周縁部分から抜け
るため、全面的に転位密度が低下する。なお、この熱処
理は、同一ＣＶＤ炉内で続けて行っているが、一旦炉か
らウェーハを取り出して別のアニール炉で行っても構わ
ない。さらに、面内傾斜組成層３上に、図１の（ｃ）及
び図４に示すように、表面内でＧｅ組成比が一定の面内
一定組成層（第２のＳｉＧｅ層）４をエピタキシャル成
長する。さらに、図１の（ｄ）に示すように、面内一定
組成層４上にＳｉをエピタキシャル成長して歪みＳｉ層
５を形成する。
【００２５】なお、各層のＧｅ組成比は、例えば、層内
傾斜組成層２の上面で０．３、面内傾斜組成層３の中央
領域における最大値が０．３５であると共に周辺領域に
おける最小値が０．２５、面内一定組成層４が０．３で
ある。また、各層の膜厚は、例えば、層内傾斜組成層２
が１．５μｍ、面内傾斜組成層３が０．５μｍ、面内一
定組成層４が０．２５μｍ、歪みＳｉ層５が１５〜２２
ｎｍである。
傾斜組成層２の上面で０．３、面内傾斜組成層３の中央
領域における最大値が０．３５であると共に周辺領域に
おける最小値が０．２５、面内一定組成層４が０．３で
ある。また、各層の膜厚は、例えば、層内傾斜組成層２
が１．５μｍ、面内傾斜組成層３が０．５μｍ、面内一
定組成層４が０．２５μｍ、歪みＳｉ層５が１５〜２２
ｎｍである。
【００２６】このように本実施形態では、Ｇｅ組成比が
Ｓｉ基板１表面の中心領域から周辺領域に向けて漸次低
下した面内分布を有する面内傾斜組成層３が形成される
ので、面内に応力による歪みの分布が生じると共に成膜
中に発生した転位が中心領域から周辺領域へと運動し、
最終的に周縁部分から抜けて低転位密度なＳｉＧｅ層が
得られる。さらに、面内傾斜組成層３上に表面内でＧｅ
組成比が一定の面内一定組成層４が形成されるので、最
表面のＧｅ組成比が面内で均一かつ低転位密度のＳｉＧ
ｅ層を得ることができる。
Ｓｉ基板１表面の中心領域から周辺領域に向けて漸次低
下した面内分布を有する面内傾斜組成層３が形成される
ので、面内に応力による歪みの分布が生じると共に成膜
中に発生した転位が中心領域から周辺領域へと運動し、
最終的に周縁部分から抜けて低転位密度なＳｉＧｅ層が
得られる。さらに、面内傾斜組成層３上に表面内でＧｅ
組成比が一定の面内一定組成層４が形成されるので、最
表面のＧｅ組成比が面内で均一かつ低転位密度のＳｉＧ
ｅ層を得ることができる。
【００２７】次に、本発明の上記半導体ウェーハＷを用
いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その
製造プロセスと合わせて図５を参照して説明する。
いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その
製造プロセスと合わせて図５を参照して説明する。
【００２８】図５は、本発明の電界効果型トランジスタ
の概略的な構造を示すものであって、この電界効果型ト
ランジスタを製造するには、上記の製造工程で作製した
半導体ウェーハＷ表面の歪みＳｉ層５上にＳｉＯ2のゲ
ート酸化膜６及びゲートポリシリコン膜７を順次堆積す
る。そして、チャネル領域となる部分上のゲートポリシ
リコン膜７上にゲート電極（図示略）をパターニングし
て形成する。
の概略的な構造を示すものであって、この電界効果型ト
ランジスタを製造するには、上記の製造工程で作製した
半導体ウェーハＷ表面の歪みＳｉ層５上にＳｉＯ2のゲ
ート酸化膜６及びゲートポリシリコン膜７を順次堆積す
る。そして、チャネル領域となる部分上のゲートポリシ
リコン膜７上にゲート電極（図示略）をパターニングし
て形成する。
【００２９】次に、ゲート酸化膜６もパターニングして
ゲート電極下以外の部分を除去する。さらに、ゲート電
極をマスクに用いたイオン注入により、歪みＳｉ層５及
び面内一定組成層４にｎ型あるいはｐ型のソース領域Ｓ
及びドレイン領域Ｄを自己整合的に形成する。この後、
ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びド
レイン電極（図示略）をそれぞれ形成して、歪みＳｉ層
５がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴ
が製造される。
ゲート電極下以外の部分を除去する。さらに、ゲート電
極をマスクに用いたイオン注入により、歪みＳｉ層５及
び面内一定組成層４にｎ型あるいはｐ型のソース領域Ｓ
及びドレイン領域Ｄを自己整合的に形成する。この後、
ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びド
レイン電極（図示略）をそれぞれ形成して、歪みＳｉ層
５がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴ
が製造される。
【００３０】このように作製されたＭＯＳＦＥＴでは、
上記製法で作製された半導体ウェーハＷ上の歪みＳｉ層
５にチャネル領域が形成されるので、転位密度が低い良
質な歪みＳｉ層５により高特性なＭＯＳＦＥＴを高歩留
まりで得ることができる。
上記製法で作製された半導体ウェーハＷ上の歪みＳｉ層
５にチャネル領域が形成されるので、転位密度が低い良
質な歪みＳｉ層５により高特性なＭＯＳＦＥＴを高歩留
まりで得ることができる。
【００３１】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。
【００３２】例えば、上記実施形態では、層内傾斜組成
層上に直接面内傾斜組成層を成膜したが、薄膜の歪みＳ
ｉ層を介して面内傾斜組成層を形成しても構わない。ま
た、層内傾斜組成層を介することなく、Ｓｉ基板上に直
接面内傾斜組成層を形成しても構わない。また、上記実
施形態の半導体ウェーハの歪みＳｉ層上に、さらにＳｉ
Ｇｅ層を成膜しても構わない。また、上記実施形態で
は、層内傾斜組成層と面内傾斜組成層とを分けて成膜し
たが、面内傾斜組成層自体を、厚さ方向で少なくとも一
部にＧｅ組成比を表面に向けて漸次増加させた層内傾斜
組成層（傾斜組成領域）としても構わない。すなわち、
面内傾斜組成層に層内傾斜組成構造を加えることによ
り、傾斜組成領域においてＧｅ組成比が漸次増えるため
に、転位がＳｉＧｅ層に沿った方向にのび易くなって面
内傾斜組成層中の特に表面側で転位の密度を抑制するこ
とができる。
層上に直接面内傾斜組成層を成膜したが、薄膜の歪みＳ
ｉ層を介して面内傾斜組成層を形成しても構わない。ま
た、層内傾斜組成層を介することなく、Ｓｉ基板上に直
接面内傾斜組成層を形成しても構わない。また、上記実
施形態の半導体ウェーハの歪みＳｉ層上に、さらにＳｉ
Ｇｅ層を成膜しても構わない。また、上記実施形態で
は、層内傾斜組成層と面内傾斜組成層とを分けて成膜し
たが、面内傾斜組成層自体を、厚さ方向で少なくとも一
部にＧｅ組成比を表面に向けて漸次増加させた層内傾斜
組成層（傾斜組成領域）としても構わない。すなわち、
面内傾斜組成層に層内傾斜組成構造を加えることによ
り、傾斜組成領域においてＧｅ組成比が漸次増えるため
に、転位がＳｉＧｅ層に沿った方向にのび易くなって面
内傾斜組成層中の特に表面側で転位の密度を抑制するこ
とができる。
【００３３】また、上記実施形態では、ＭＯＳＦＥＴ用
の基板としてＳｉＧｅ層を有する半導体ウェーハを作製
したが、他の用途に適用する基板としても構わない。例
えば、本発明の半導体基板の製造方法及び半導体基板を
太陽電池や光素子用の基板に適用してもよい。すなわ
ち、上述した実施形態のＳｉ基板上に最表面で６５％か
ら１００％Ｇｅあるいは、１００％Ｇｅとなるように層
内傾斜組成層、面内傾斜組成層及び面内一定組成層を成
膜し、その表面上にＧａＡｓ（ガリウムヒ素）やＩｎＧ
ａＰ（インジウムガリウムリン）あるいはＡｌＧａＡｓ
（アルミニウムガリウムヒ素）を成膜することで、太陽
電池や光素子用基板を作製してもよい。この場合、良好
な表面ラフネスで高特性の太陽電池用基板が得られる。
の基板としてＳｉＧｅ層を有する半導体ウェーハを作製
したが、他の用途に適用する基板としても構わない。例
えば、本発明の半導体基板の製造方法及び半導体基板を
太陽電池や光素子用の基板に適用してもよい。すなわ
ち、上述した実施形態のＳｉ基板上に最表面で６５％か
ら１００％Ｇｅあるいは、１００％Ｇｅとなるように層
内傾斜組成層、面内傾斜組成層及び面内一定組成層を成
膜し、その表面上にＧａＡｓ（ガリウムヒ素）やＩｎＧ
ａＰ（インジウムガリウムリン）あるいはＡｌＧａＡｓ
（アルミニウムガリウムヒ素）を成膜することで、太陽
電池や光素子用基板を作製してもよい。この場合、良好
な表面ラフネスで高特性の太陽電池用基板が得られる。
【００３４】
【発明の効果】本発明によれば、以下の効果を奏する。
本発明の半導体基板及び半導体基板の製造方法によれ
ば、Ｇｅ組成比がＳｉ基板表面の中心領域から周辺領域
に向けて漸次低下した面内分布を有する第１のＳｉＧｅ
層が形成されるので、面内に応力による歪みの分布が生
じると共に成膜中に発生した転位が中心領域から周辺領
域へと運動し、最終的に周縁部分から抜けて低貫通転位
密度なＳｉＧｅ層が得られる。さらに、このＳｉＧｅ層
上に歪みＳｉ層を形成すれば、低貫通転位密度の良質な
歪みＳｉ層が得られ、例えば歪みＳｉ層をチャネル領域
とするＭＯＳＦＥＴ等を用いた集積回路用として好適な
半導体基板を得ることができる。
本発明の半導体基板及び半導体基板の製造方法によれ
ば、Ｇｅ組成比がＳｉ基板表面の中心領域から周辺領域
に向けて漸次低下した面内分布を有する第１のＳｉＧｅ
層が形成されるので、面内に応力による歪みの分布が生
じると共に成膜中に発生した転位が中心領域から周辺領
域へと運動し、最終的に周縁部分から抜けて低貫通転位
密度なＳｉＧｅ層が得られる。さらに、このＳｉＧｅ層
上に歪みＳｉ層を形成すれば、低貫通転位密度の良質な
歪みＳｉ層が得られ、例えば歪みＳｉ層をチャネル領域
とするＭＯＳＦＥＴ等を用いた集積回路用として好適な
半導体基板を得ることができる。
【００３５】また、本発明の電界効果型トランジスタ及
び電界効果型トランジスタの製造方法によれば、上記本
発明の半導体基板又は上記本発明の半導体基板の製造方
法により作製された半導体基板の歪みＳｉ層にチャネル
領域が形成されるので、低転位密度の良質な歪みＳｉ層
により高特性なＭＯＳＦＥＴを高歩留まりで得ることが
できる。
び電界効果型トランジスタの製造方法によれば、上記本
発明の半導体基板又は上記本発明の半導体基板の製造方
法により作製された半導体基板の歪みＳｉ層にチャネル
領域が形成されるので、低転位密度の良質な歪みＳｉ層
により高特性なＭＯＳＦＥＴを高歩留まりで得ることが
できる。
【図１】 本発明に係る一実施形態における半導体基板
を工程順に示す断面図である。
を工程順に示す断面図である。
【図２】 本発明に係る一実施形態における各ＳｉＧｅ
層の膜厚に対するＧｅ組成比を示すグラフである。
層の膜厚に対するＧｅ組成比を示すグラフである。
【図３】 本発明に係る一実施形態における面内傾斜組
成層のＧｅ組成比の面内分布を示すグラフである。
成層のＧｅ組成比の面内分布を示すグラフである。
【図４】 本発明に係る一実施形態における面内一定組
成層のＧｅ組成比の面内分布を示すグラフである。
成層のＧｅ組成比の面内分布を示すグラフである。
【図５】 本発明に係る一実施形態におけるＭＯＳＦＥ
Ｔを示す概略的な断面図である。
Ｔを示す概略的な断面図である。
１ Ｓｉ基板
２ 層内傾斜組成層（傾斜組成領域）
３ 面内傾斜組成層（第１のＳｉＧｅ層）
４ 面内一定組成層（第２のＳｉＧｅ層）
５ 歪みＳｉ層
６ ＳｉＯ2ゲート酸化膜
７ ゲートポリシリコン膜
Ｓ ソース領域
Ｄ ドレイン領域
Ｗ 半導体ウェーハ（半導体基板）
フロントページの続き
(72)発明者 山口 健志
埼玉県さいたま市北袋町１丁目297番地
三菱マテリアル株式会社総合研究所内
Ｆターム(参考） 5F045 AA06 AB01 AC01 AF03 BB02
BB12 DA52 DA58 DA67 EE12
HA16
5F102 GB01 GC01 GD01 GD10 GL02
GL03 GL08 GL09 GM08 GQ01
HC01
5F140 AA01 AC28 BA05 BA17 BB18
BC12 BE07 BF01 BF04 BG37
BK09 BK13
Claims (16)
- 【請求項１】 Ｓｉ基板と、 該Ｓｉ基板上に直接又は他のＳｉＧｅ層を介して配され
た第１のＳｉＧｅ層とを備えた半導体基板であって、 前記第１のＳｉＧｅ層は、Ｇｅ組成比が前記Ｓｉ基板表
面の中心領域から周辺領域に向けて漸次低下した面内分
布を有することを特徴とする半導体基板。 - 【請求項２】 請求項１に記載の半導体基板において、 前記第１のＳｉＧｅ層上に直接又はＳｉ層を介して配さ
れ表面内でＧｅ組成比が一定の第２のＳｉＧｅ層を備え
ていることを特徴とする半導体基板。 - 【請求項３】 請求項１又は２に記載の半導体基板にお
いて、 前記第１のＳｉＧｅ層は、厚さ方向の少なくとも一部に
Ｇｅ組成比を表面に向けて漸次増加させた傾斜組成領域
を有していることを特徴とする半導体基板。 - 【請求項４】 請求項３に記載の半導体基板の前記第２
のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配さ
れた歪みＳｉ層を備えていることを特徴とする半導体基
板。 - 【請求項５】 ＳｉＧｅ層上の歪みＳｉ層にチャネル領
域を有する電界効果型トランジスタであって、 請求項４に記載の半導体基板の前記歪みＳｉ層に前記チ
ャネル領域を有することを特徴とする電界効果型トラン
ジスタ。 - 【請求項６】 Ｓｉ基板上にＳｉＧｅ層をエピタキシャ
ル成長させた半導体基板の製造方法であって、 Ｇｅ組成比が前記Ｓｉ基板表面の中心領域から周辺領域
に向けて漸次低下した面内分布を有する第１のＳｉＧｅ
層を、Ｓｉ基板上に直接又は他のＳｉＧｅ層を介してエ
ピタキシャル成長する第１のＳｉＧｅ層形成工程を有し
ていることを特徴とする半導体基板の製造方法。 - 【請求項７】 請求項６に記載の半導体基板の製造方法
において、 前記第１のＳｉＧｅ層形成工程は、ＣＶＤ法により行わ
れ、ＳｉソースガスとＧｅソースガスとの流量比を前記
中心領域と前記周辺領域とで変えて前記面内分布を形成
することを特徴とする半導体基板の製造方法。 - 【請求項８】 請求項６又は７に記載の半導体基板の製
造方法において、 前記第１のＳｉＧｅ層形成工程は、ＣＶＤ法により行わ
れ、前記Ｓｉ基板表面の温度を中心領域と周辺領域とで
変えて前記面内分布を形成することを特徴とする半導体
基板の製造方法。 - 【請求項９】 請求項６から８のいずれかに記載の半導
体基板の製造方法において、 前記第１のＳｉＧｅ層形成工程後に前記第１のＳｉＧｅ
層に熱処理を施すアニール工程を有していることを特徴
とする半導体基板の製造方法。 - 【請求項１０】 請求項６から９のいずれかに記載の半
導体基板の製造方法において、 前記第１のＳｉＧｅ層形成工程後に、前記第１のＳｉＧ
ｅ層上に直接又はＳｉ層を介して表面内でＧｅ組成比が
一定の第２のＳｉＧｅ層を形成する第２のＳｉＧｅ層形
成工程を有していることを特徴とする半導体基板の製造
方法。 - 【請求項１１】 請求項６から１０のいずれかに記載の
半導体基板の製造方法において、 前記第１のＳｉＧｅ層工程は、前記第１のＳｉＧｅ層の
厚さ方向で少なくとも一部にＧｅ組成比を表面に向けて
漸次増加させた傾斜組成領域を形成することを特徴とす
る半導体基板の製造方法。 - 【請求項１２】 Ｓｉ基板上にＳｉＧｅ層を介して歪み
Ｓｉ層が形成された半導体基板の製造方法であって、 請求項１１に記載の半導体基板の製造方法により作製さ
れた半導体基板の前記第２のＳｉＧｅ層上に直接又は他
のＳｉＧｅ層を介して前記歪みＳｉ層をエピタキシャル
成長することを特徴とする半導体基板の製造方法。 - 【請求項１３】 ＳｉＧｅ層上にエピタキシャル成長さ
れた歪みＳｉ層にチャネル領域が形成される電界効果型
トランジスタの製造方法であって、 請求項１２に記載の半導体基板の製造方法により作製さ
れた半導体基板の前記歪みＳｉ層に前記チャネル領域を
形成することを特徴とする電界効果型トランジスタの製
造方法。 - 【請求項１４】 Ｓｉ基板上にＳｉＧｅ層が形成された
半導体基板であって、 請求項６から１１のいずれかに記載の半導体基板の製造
方法により作製されたことを特徴とする半導体基板。 - 【請求項１５】 Ｓｉ基板上にＳｉＧｅ層を介して歪み
Ｓｉ層が形成された半導体基板であって、 請求項１２に記載の半導体基板の製造方法により作製さ
れたことを特徴とする半導体基板。 - 【請求項１６】 ＳｉＧｅ層上にエピタキシャル成長さ
れた歪みＳｉ層にチャネル領域が形成される電界効果型
トランジスタであって、 請求項１３に記載の電界効果型トランジスタの製造方法
により作製されたことを特徴とする電界効果型トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001331290A JP3714230B2 (ja) | 2001-10-29 | 2001-10-29 | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001331290A JP3714230B2 (ja) | 2001-10-29 | 2001-10-29 | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003133241A true JP2003133241A (ja) | 2003-05-09 |
| JP3714230B2 JP3714230B2 (ja) | 2005-11-09 |
Family
ID=19146893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001331290A Expired - Lifetime JP3714230B2 (ja) | 2001-10-29 | 2001-10-29 | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3714230B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294780A (ja) * | 2006-04-27 | 2007-11-08 | Sony Corp | 半導体装置の製造方法および半導体装置 |
| JP2008131033A (ja) * | 2006-11-20 | 2008-06-05 | Internatl Business Mach Corp <Ibm> | 正孔移動度を向上させる方法 |
-
2001
- 2001-10-29 JP JP2001331290A patent/JP3714230B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294780A (ja) * | 2006-04-27 | 2007-11-08 | Sony Corp | 半導体装置の製造方法および半導体装置 |
| JP2008131033A (ja) * | 2006-11-20 | 2008-06-05 | Internatl Business Mach Corp <Ibm> | 正孔移動度を向上させる方法 |
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| JP3714230B2 (ja) | 2005-11-09 |
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