JP4221928B2 - 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる半導体基板及び電界効果型トランジスタ並びにこれらの製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ（シリコン）基板上にＳｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより通常の１．３〜８倍程度の高速化が可能になるものである。また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
しかしながら、ＦＥＴのチャネル領域として要望される上記歪みＳｉ層をエピタキシャル成長するには、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の違いから、転位等により結晶性に問題があった。このために、従来、以下のような種々の提案が行われていた。
【０００４】
例えば、ＳｉＧｅのＧｅ組成比を一定の緩い傾斜で増加させたバッファ層を用いる方法、Ｇｅ（ゲルマニウム）組成比をステップ状（階段状）に変化させたバッファ層を用いる方法、Ｇｅ組成比を超格子状に変化させたバッファ層を用いる方法及びＳｉのオフカットウェーハを用いてＧｅ組成比を一定の傾斜で変化させたバッファ層を用いる方法等が提案されている（U.S.Patent 5,442,205、U.S.Patent 5,221,413、PCT WO98/00857、特開平6-252046号公報等）。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、以下のような課題が残されている。
すなわち、上記従来の技術を用いて成膜されたＳｉＧｅ層は、貫通転位密度や表面ラフネスがデバイス及び製造プロセスとして要望されるレベルには及ばない状態であった。
【０００６】
例えば、Ｇｅ組成比を一定の緩い傾斜で増加させたバッファ層を用いる場合、Ｇｅ組成比の傾斜構造中で発生する転位は、ＳｉＧｅ層に沿った方向に伸び易くなって、ＳｉＧｅ層の特に表面側で転位の密度を抑制することができる。しかし、まだ十分な低転位化を図ることができていない。
また、Ｇｅ組成比を階段状にしたバッファ層を用いる場合では、表面ラフネスを比較的少なくすることができるが、貫通転位密度が大きくなってしまう不都合があった。また、オフカットウェーハを用いる場合では、転位が成膜方向ではなく横に抜け易くなるが、まだ十分な低転位化を図ることができていない。
【０００７】
本発明は、前述の課題に鑑みてなされたもので、貫通転位密度が低くかつ表面ラフネスも小さい半導体基板及び電界効果型トランジスタ並びにこれらの製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。
すなわち、本発明の半導体基板は、Ｓｉ基板と、該Ｓｉ基板上のＳｉＧｅ層と、前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層とを備え、該ＳｉＧｅ層は、Ｇｅ組成比が表面に向けて漸次増加する傾斜組成層を有し、該傾斜組成層の厚さ方向途中位置に、該途中位置における傾斜組成層のＧｅ組成比よりもＧｅ組成比が低いかまたはゼロのＧｅ低組成層を有し、前記Ｇｅ低組成層は、前記傾斜組成層におけるＧｅ組成比の最高値に対し、１／３〜２／３の組成比に対応する厚さ方向位置に形成され、前記Ｇｅ低組成層の厚み寸法が、臨界膜厚以下に設定され、前記Ｇｅ低組成層においては、そのＧｅ組成比が、該Ｇｅ低形成層が接する厚さ方向両側位置の前記傾斜組成層のＧｅ組成比に対し、２／５より小さく設定されることを特徴とする。
本発明の半導体基板の製造方法は、Ｓｉ基板上にエピタキシャル成長させたＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板の製造方法であって、
前記Ｓｉ基板上に、ＳｉＧｅ層をエピタキシャル成長するＳｉＧｅ層形成工程と、
前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して前記歪みＳｉ層をエピタキシャル成長する工程とを備え、
該ＳｉＧｅ層形成工程は、Ｇｅ組成比を表面に向けて漸次増加させるＳｉＧｅの傾斜組成層を積層するとともに、傾斜組成層の厚さ方向途中位置に、該途中位置における傾斜組成層のＧｅ組成比よりもＧｅ組成比が低いかまたはゼロのＧｅ低組成層を形成するとともに、前記Ｇｅ低組成層を、前記傾斜組成層におけるＧｅ組成比の最高値に対し、１／３〜２／３の組成比に対応する厚さ方向位置に形成し、前記Ｇｅ低組成層の厚み寸法を臨界膜厚以下に設定し、前記Ｇｅ低組成層においては、そのＧｅ組成比を、該Ｇｅ低形成層が接する厚さ方向両側位置の前記傾斜組成層のＧｅ組成比に対し、２／５より小さく設定することを特徴とする。
本発明の半導体基板は、Ｓｉ基板と、該Ｓｉ基板上のＳｉＧｅ層とを備え、該ＳｉＧｅ層は、Ｇｅ組成比が表面に向けて漸次増加する傾斜組成層を有し、該傾斜組成層の厚さ方向途中位置に、該途中位置における傾斜組成層のＧｅ組成比よりもＧｅ組成比が低いかまたはゼロのＧｅ低組成層を有することができる。
【０００９】
また、本発明の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、前記Ｓｉ基板上に、ＳｉＧｅ層をエピタキシャル成長するＳｉＧｅ層形成工程を備え、該ＳｉＧｅ層形成工程は、Ｇｅ組成比を表面に向けて漸次増加させるＳｉＧｅの傾斜組成層を積層するとともに、傾斜組成層の厚さ方向途中位置に、該途中位置における傾斜組成層のＧｅ組成比よりもＧｅ組成比が低いかまたはゼロのＧｅ低組成層を形成することを特徴とする。
【００１０】
また本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、 上記の半導体基板の製造方法により作製されたことを特徴としている。
【００１１】
本発明者らは、ＳｉＧｅの成膜技術について研究を行ってきた結果、結晶中の転位が以下のような傾向を有することがわかった。
すなわち、ＳｉＧｅ層を成膜する際に、成膜中に発生する転位は成膜方向に対して斜め方向又は横方向（成膜方向に直交する方向：＜１１０＞方向）のいずれかに伸び易い特性を持っている。また、上記斜め方向に伸びた転位は、表面にまで貫通して貫通転位となってしまうと考えられる。Ｇｅ組成比を単純に傾斜させて成膜すると、上記斜め方向に走った転位が横方向に逃げるきっかけとなる部分（界面等）が無く、表面にまで貫通してしまうと考えられる。
【００１２】
これに対し、これらの半導体基板及び半導体基板の製造方法では、Ｓｉ基板上のＳｉＧｅ層を、Ｇｅ組成比を表面に向けて漸次増加させるＳｉＧｅの傾斜組成層を積層するとともに、厚さ方向の少なくとも途中位置に、その位置の傾斜組成層よりもＧｅ組成比を低いかまたはゼロのＧｅ低組成層を形成しているので、上記斜め方向に伸びた貫通転位が一度発生した場合であっても、ＳｉＧｅ層内のＧｅ低組成層部分でＧｅが減量しているため、転位の方位が界面に沿った向きを向きやすくなり、転位がＧｅ低組成層界面付近およびＳｉ基板側に閉じ込められる傾向がある。このため、前記傾斜組成層において、転位がＳｉＧｅ層に沿った方向に伸びやすくなって第１のＳｉＧｅ層中の特にＧｅ低組成層より表面側で転位の密度を抑制することができる。その結果、表面に貫通する転位が低減される。また、傾斜組成層の途中に、この傾斜組成層よりもＧｅ組成比が低い、つまり、傾斜組成層よりも固い層を挿入することにより、後述するように、表面ラフネスを、Ｇｅ組成比が一定の傾斜で変化したＳｉＧｅ層の場合に比べてよりいっそう低減することが可能となる。
【００１３】
本発明の半導体基板において、前記Ｇｅ低組成層は、前記傾斜組成層のＧｅ組成比の最高値に対し、１／３〜２／３の組成比に対応する厚さ方向位置に形成されていることが好ましく、より好ましくは、前記Ｇｅ低組成層は、前記傾斜組成層のＧｅ組成比の最高値に対し、１／２の組成比に対応する厚さ方向位置に形成されている。
【００１４】
本発明における半導体基板の製造方法において、前記Ｇｅ低組成層を、前記傾斜組成層のＧｅ組成比の最高値に対し、１／３〜２／３の組成比に対応する厚さ方向位置に形成することが好ましく、より好ましくは、前記Ｇｅ低組成層を、前記傾斜組成層のＧｅ組成比の最高値に対し、１／２の組成比に対応する厚さ方向位置に形成する。
【００１５】
このようにＧｅ低組成層の形成位置を、Ｇｅ組成比の最高値に対して１／３〜２／３の組成比に対応する厚さ方向位置に対応する範囲に設定した場合であると、後述するように、表面に貫通する転位の密度を、Ｇｅ組成比が一定の傾斜で変化したＳｉＧｅ層の場合に比べて低減することができるとともに、表面ラフネスの悪化を抑制することができる。
またＧｅ低組成層の形成位置を、Ｇｅ組成比の最高値に対して１／２の組成比に対応する厚さ方向位置に対応して設定した場合であると、後述するように、表面に貫通する転位の密度を、Ｇｅ組成比が一定の傾斜で変化したＳｉＧｅ層の場合に比べてよりいっそう低減することが可能となるとともに、表面ラフネスの悪化をさらに抑制することができる。
【００１６】
また、本発明の半導体基板およびその製造方法において、前記Ｇｅ低組成層の厚み寸法が、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚以下に設定されていることが好ましい。このようにＧｅ低組成層が臨界膜厚より薄く成膜されるため、Ｇｅ低組成層成膜中では膜厚に応じて歪みエネルギーが大きくなるが転位の生成は少ないため、Ｇｅ低組成層によって転位が増加することはない。Ｇｅ低組成層よりＳｉ基板側で生成した転位は、Ｇｅ低組成層の界面に沿って伸びやすく、ＳｉＧｅ層表面までの転位の貫通が抑制されると共に、ＳｉＧｅ層表面の表面ラフネスの悪化も抑制される。
【００１７】
また、本発明の半導体基板およびその製造方法において、前記Ｇｅ低組成層のＧｅ組成比が、Ｇｅ低形成層が形成された厚さ方向位置における傾斜組成層のＧｅ組成比に対し、２／５より小さく設定されていることが好ましい。これにより、表面に貫通する転位の密度を、Ｇｅ組成比が一定の傾斜で変化したＳｉＧｅ層の場合に比べて低減することができ、より好ましくは、Ｇｅ低組成層におけるＧｅ組成比を略０に設定することができる。これによって、より一層表面に貫通する転位の密度を低減することが可能となる。
【００１８】
なお、本発明において、厚さ方向に離間してＧｅ低組成層を複数形成することもできる。
【００１９】
本発明の半導体基板は、上記本発明の半導体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備えていることを特徴とする。また、本発明の歪みＳｉ層の形成方法は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層を形成する方法であって、前記Ｓｉ基板上に、上記本発明のＳｉＧｅ層の形成方法によりＳｉＧｅ層をエピタキシャル成長する工程と、該ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長する工程とを有することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ層が形成されていることを特徴とする。
【００２０】
上記半導体基板では、上記本発明の半導体基板のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備え、また上記歪みＳｉ層の形成方法では、上記本発明のＳｉＧｅ層の形成方法によりエピタキシャル成長したＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長し、また、上記半導体基板では上記本発明の歪みＳｉ層の形成方法により歪みＳｉ層が形成されているので、表面状態が良好なＳｉＧｅ層上にＳｉ層を形成でき、良質な歪みＳｉ層を形成することができる。例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用の基板として好適である。
【００２１】
本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の半導体基板の前記歪みＳｉ層に前記チャネル領域が形成されていることを特徴とする。
【００２２】
本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、上記本発明の歪みＳｉ層を有する半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする。
また、本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の電界効果型トランジスタの製造方法により作製されたことを特徴とする。
【００２３】
これらの電界効果型トランジスタ及び電界効果型トランジスタの製造方法では、上記本発明の半導体基板の前記歪みＳｉ層にチャネル領域が形成され、又は上記本発明の歪みＳｉ層の形成方法により、チャネル領域が形成される歪みＳｉ層が形成されるので、良質な歪みＳｉ層により高特性な電界効果型トランジスタを高歩留まりで得ることができる。
【００２４】
【発明の実施の形態】
以下、本発明に係る第１実施形態を、図１から図４に基づいて説明する。
【００２５】
図１は、本発明の半導体ウェーハ（半導体基板）Ｗの断面構造を示すものであり、この半導体ウェーハの構造をその製造プロセスと合わせて説明すると、まず、ＣＺ法等で引上成長して作製されたｐ型あるいはｎ型Ｓｉ基板１上に、図１及び図２に示すように、第１のＳｉＧｅ層２を例えば減圧ＣＶＤ法によりエピタキシャル成長する。
【００２６】
この際、図２及び図３に示すように、表面側に向けて層内のＧｅ組成比を漸次増加させた傾斜組成層２ａを２層積層状態にして、第１のＳｉＧｅ層２を形成する。また、これらの傾斜組成層２ａの間には、厚さ方向両側に接する各傾斜組成層２ａよりもＧｅ組成比が低いＧｅ低組成層２ｄを形成する。
ここで、本実施形態では、第１のＳｉＧｅ層２の膜厚を１．５μｍにし、これら傾斜組成層２ａ，２ａにおいて、増加するＧｅ組成比の傾斜率（表面に向けて増加するＧｅ組成比の変化率）をほぼ０．２／μｍとしている。これにより、第１のＳｉＧｅ層２上面でのＧｅ組成比をが０．３となるよう、傾斜組成層２ａ，２ａでのＧｅ組成比を、それぞれ０から０．１５、および、０．１５から０．３まで順次増加させている。
【００２７】
Ｇｅ低組成層２ｄは、図３に示すように、傾斜組成層２ａ，２ａにおいて表面に向けて漸次増加するＧｅ組成比の最高値に対し、１／３〜２／３の組成比に対応する厚さ方向位置に形成することが好ましく、さらに、前記Ｇｅ低組成層２ｄを、傾斜組成層２ａ，２ａにおいて表面に向けて漸次増加するＧｅ組成比の最高値に対し、１／２の組成比に対応する厚さ方向位置に形成することがより好ましい。
具体的には、Ｇｅ低組成層２ｄは、傾斜組成層２ａ，２ａにおいて表面に向けて漸次増加するＧｅ組成比の最高値０．３に対し、組成比０．１〜０．２に対応する厚さ方向位置に形成することが好ましく、より好ましくは、Ｇｅ組成比の最高値０．３に対し、組成比０．１５に対応する厚さ方向位置である厚さ０．７５μｍの傾斜組成層２ａ上に形成することができる。
【００２８】
Ｇｅ低組成層２ｄの厚み寸法が、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚以下に設定されており、具体的には、２０ｎｍ程度とされる。このように、Ｇｅ低組成層２ｄが臨界膜厚より薄く成膜されるため、Ｇｅ低組成層２ｄ成膜中では膜厚に応じて歪みエネルギーが大きくなるが転位は生成しないので、Ｇｅ低組成層２ｄによって転位が増加することはない。このため、転位は、Ｇｅ低組成層２ｄの界面に沿って伸びやすく、第１のＳｉＧｅ層２表面までの転位の貫通が抑制されるとともに、第１のＳｉＧｅ層２表面の表面ラフネスの悪化も抑制される。ここでＧｅ低組成層２ｄが臨界膜厚より厚く成膜された場合には、転位が第１のＳｉＧｅ層２表面まで貫通する密度を低減することができないため、好ましくない。
【００２９】
Ｇｅ低組成層２ｄにおいては、そのＧｅ組成比が、Ｇｅ低形成層２ｄが接する厚さ方向両側位置の傾斜組成層２ａのＧｅ組成比に対し、２／５より小さく設定されていることが好ましく、本実施形態においては、Ｇｅ組成比は、０に設定されている。すなわち、Ｓｉのみの構成とされる層も、Ｇｅ低組成層２ｄに含まれるものである。
また、これら傾斜組成層２ａにおいて、Ｇｅ低組成層２ｄに接する傾斜組成層２ａの界面では、それぞれＧｅ組成比が等しく設定されており、傾斜組成層２ａとしては、いわば、Ｇｅ組成比は連続的に変化している。
【００３０】
次に、第１のＳｉＧｅ層２上に、Ｇｅ組成比が０．３で一定組成比の第２のＳｉＧｅ層３を、緩和層としてエピタキシャル成長する。さらに、第２のＳｉＧｅ層３上にＳｉをエピタキシャル成長して歪みＳｉ層４を形成することにより、本実施形態の歪みＳｉ層を備えた半導体ウェーハＷが作製される。なお、各層の膜厚は、例えば、第１のＳｉＧｅ層２が１．５μｍ、第２のＳｉＧｅ層３が０．６〜０．８μｍ、歪みＳｉ層４が１５〜２２ｎｍである。
なお、上記減圧ＣＶＤ法による成膜は、例えばキャリアガスとしてＨ2 を用い、ソースガスとしてＳｉＨ4 及びＧｅＨ4 を用いている。
【００３１】
このように本実施形態の半導体ウェーハＷでは、Ｓｉ基板１上の第１のＳｉＧｅ層２として、層内のＧｅ組成比を漸次増加させた傾斜組成層２ａを複数層積層状態にして形成し、厚み方向これらの傾斜組成層２ａの間位置に、厚さ方向両側の各傾斜組成層２ａよりもＧｅ組成比が低いＧｅ低組成層２ｄを形成しているので、第１のＳｉＧｅ層２内のＧｅ低組成層２ｄ部分でＧｅ組成比が減量しているため、転位はＧｅ低組成層２ｄ界面付近およびＳｉ基板側に閉じ込められる傾向がある。その結果、転位がＧｅ低組成層２ｄに沿った方向に伸びやすくなって、第１のＳｉＧｅ層２の表面に貫通する転位が低減される。これにより、第１のＳｉＧｅ層２表面側で転位の密度と表面ラフネスを抑制することができる。
【００３２】
さらに、本実施形態における半導体ウェーハＷでは、Ｓｉ基板１上の第１のＳｉＧｅ層２におけるＧｅ低組成層２ｄが、傾斜組成層２ａ，２ａにおいて表面に向けて漸次増加するＧｅ組成比の最高値に対し、１／３〜２／３の組成比に対応する厚さ方向位置に形成されていることにより、表面に貫通する転位の密度を、Ｇｅ組成比が一定の傾斜で変化しただけのＳｉＧｅ層の場合に比べて低減することができ、さらに、Ｇｅ低組成層２ｄが、傾斜組成層２ａ，２ａにおいて表面に向けて漸次増加するＧｅ組成比の最高値に対し、１／２の組成比に対応する厚さ方向位置に形成されていることにより、表面に貫通する転位の密度と表面ラフネスをさらに抑制することができる。
【００３３】
また、本実施形態における半導体ウェーハＷでは、Ｓｉ基板１上の第１のＳｉＧｅ層２におけるＧｅ低組成層２ｄが、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚より薄く成膜されるため、Ｇｅ低組成層２ｄ成膜中では膜厚に応じて歪みエネルギーが大きくなるが転位は生成しないので、Ｇｅ低組成層２ｄによって転位が増加することはない。このため、転位は、Ｇｅ低組成層の界面に沿って伸びやすく、第１のＳｉＧｅ層表面までの転位の貫通が抑制されると共に、第１のＳｉＧｅ層表面の表面ラフネスの悪化も抑制される。
【００３４】
また、本実施形態における半導体ウェーハＷでは、Ｓｉ基板１上の第１のＳｉＧｅ層２におけるＧｅ低組成層２ｄのＧｅ組成比が、Ｇｅ低形成層２ｄが形成された厚さ方向位置における傾斜組成層２ａのＧｅ組成比に対し、２／５より小さく設定されていることにより、表面に貫通する転位の密度と表面ラフネスを、Ｇｅ組成比が一定の傾斜で変化したＳｉＧｅ層の場合に比べて低減することができる。さらに、Ｇｅ低組成層２ｄにおけるＧｅ組成比を０（ゼロ）に設定することで、より一層表面に貫通する転位の密度と表面ラフネスを低減することが可能となる。
【００３５】
次に、本発明の上記半導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その製造プロセスと合わせて図４に基づいて説明する。
【００３６】
図４は、本発明の電界効果型トランジスタの概略的な構造を示すものであって、この電界効果型トランジスタを製造するには、上記の製造工程で作製した半導体ウェーハＷ表面の歪みＳｉ層４上にＳｉＯ2 のゲート酸化膜５及びゲートポリシリコン膜６を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜６上にゲート電極（図示略）をパターニングして形成する。
【００３７】
次に、ゲート酸化膜５もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪みＳｉ層４及び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成して、歪みＳｉ層４がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴが製造される。
【００３８】
このように作製されたＭＯＳＦＥＴでは、上記製法で作製された半導体ウェーハＷ上の歪みＳｉ層４にチャネル領域が形成されるので、良質な歪みＳｉ層４により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【００３９】
次に、本発明に係る第２〜第４実施形態について、図５〜図７に基づいて説明する。
【００４０】
第２実施形態と第１実施形態との異なる点は、第１実施形態では、Ｇｅ低組成層２ｄを第１のＳｉＧｅ層におけるＧｅ組成比の最高値０．３に対し、組成比０．１５に対応する厚さ方向位置に形成しているのに対し、第２実施形態では、図５に示すように、Ｇｅ低組成層２ｄを組成比０．０７５に対応する厚さ方向位置に形成している点である。
【００４１】
第３実施形態と第１実施形態との異なる点は、第２実施形態と同様、図６に示すように、Ｇｅ低組成層２ｄを組成比０．２２５に対応する厚さ方向位置に形成している点である。
第４実施形態と第１実施形態との異なる点は、第２実施形態と同様、図７に示すように、Ｇｅ低組成層２ｄを組成比０．３に対応する厚さ方向位置、つまり、第１ＳｉＧｅ層２の表面位置に形成している点である。
【００４２】
これらの第２〜第４実施形態では、上記第１実施形態と同様に、Ｓｉ基板１上の第１のＳｉＧｅ層２として、層内のＧｅ組成比を漸次増加させた傾斜組成層２ａを形成し、厚み方向これらの傾斜組成層２ａの途中位置に、厚さ方向両側の各傾斜組成層２ａよりもＧｅ組成比が低いＧｅ低組成層２ｄを形成しているので、第１のＳｉＧｅ層２内のＧｅ低組成層２ｄ部分でＧｅ組成比が減量しているため、転位はＧｅ低組成層２ｄ界面付近及びＳｉ基板側に閉じ込められる傾向がある。その結果、転位がＧｅ低組成層２ｄに沿った方向に伸びやすくなって、第１のＳｉＧｅ層２の表面に貫通する転位が低減される。これにより、第１のＳｉＧｅ層２表面側で転位の密度や表面ラフネスを抑制することができる。
【００４３】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００４４】
例えば、上記各実施形態では、Ｇｅ低組成層２ｄのＧｅ組成比が０でない値に設定してもよい。また、傾斜組成層２ａで膜厚に対して一定割合でＧｅ組成を変化させたが、その割合を一定でなくした構造としても構わない。
また、第１のＳｉＧｅ層内に複数のＧｅ低組成層２ｄを厚み方向に離間して形成してもよい。
また、上記各実施形態の半導体ウェーハの歪みＳｉ層上に、さらにＳｉＧｅ層を成膜しても構わない。
【００４５】
また、上記各実施形態では、ＭＯＳＦＥＴ用の基板としてＳｉＧｅ層を有する半導体ウェーハを作製したが、他の用途に適用する基板としても構わない。例えば、本発明の半導体基板の製造方法及び半導体基板を太陽電池や光素子用の基板に適用してもよい。すなわち、上述した各実施形態のＳｉ基板上に最表面で６５％から１００％Ｇｅあるいは、１００％Ｇｅとなるように第１のＳｉＧｅ層及び第２のＳｉＧｅ層を成膜し、さらにこの上にＩｎＧａＰ（インジウムガリウムリン）あるいはＧａＡｓ（ガリウムヒ素）やＡｌＧａＡｓ（アルミニウムガリウムヒ素）を成膜することで、太陽電池や光素子用基板を作製してもよい。この場合、低転位密度で高特性の太陽電池用基板が得られる。
【００４６】
【実施例】
以下、本発明の実施例について説明する。
【００４７】
ここでは、上記の第１〜第４の実施形態で説明したように、表面に向かってＧｅ組成比（Ｇｅ組成値）が０〜０．３（３０％）まで増加する第１のＳｉＧｅ層２と、Ｇｅ組成比（Ｇｅ組成値）が０．３（３０％）で変化しない第２のＳｉＧｅ層と、歪みＳｉ層４とを成膜した。
【００４８】
（実施例１）
ここで、第１のＳｉＧｅ層２において、Ｇｅ低組成層２ｄの厚み方向積層位置を、Ｇｅ組成値でそれぞれ７．５％、１５％、２２．５％、３０％に変化したものを作製し、これらを実験例とした。また、比較例として、Ｇｅ低組成層２ｄを設けず、Ｇｅ組成値が表面側に向かって単調に増加するＳｉＧｅ層を有するものを作製し、これを比較例とした。
また、第１のＳｉＧｅ層２の膜厚は１．５μｍとして一定にするとともに、第２のＳｉＧｅ層３の膜厚は０．７５μｍとし、Ｇｅ低組成層２ｄの膜厚は２０ｎｍとし、Ｇｅ低組成層２ｄにおけるＧｅ組成比は０に設定した。
【００４９】
これらについて、Ｇｅ組成値の傾斜構造中で発生する転位が、ウェーハ表面まで貫通した状態の発生密度（貫通転位密度）およびウェーハ表面粗さを測定した。
ここで、貫通転位密度の結果を図８に、表面ラフネスの結果を図１０に示す。図において、それぞれ、黒丸で示す点は比較例のデータであり、黒四角で示す点はそれぞれのＧｅ組成比での各実験例のデータである。
【００５０】
図８の結果から、Ｇｅ低組成層２ｄの厚み方向積層位置が、Ｇｅ組成値が１５％まで増えるに従って貫通転位密度が減少しており、積層位置のＧｅ組成値が１５％付近で最も少なくなり、また積層位置のＧｅ組成値が１５％より増えるに従ってまた上昇することがわかる。
図１０の結果から、Ｇｅ低組成層２ｄの厚み方向積層位置が、Ｇｅ組成値が１５％まで増えるに従って表面ラフネスが減少しており、積層位置のＧｅ組成値が１５％付近で最も少なくなり、また積層位置のＧｅ組成値が１５％より増えるに従ってまた上昇することがわかる。
【００５１】
（実施例２）
また、第１のＳｉＧｅ層２において、Ｇｅ低組成層２ｄの厚み方向積層位置を、Ｇｅ組成比で１５％とし、Ｇｅ低組成層２ｄにおけるＧｅ組成値を０％、６％、１２％としたものを作製し、これらを実験例とした。また、比較例として、Ｇｅ低組成層２ｄを設けず、Ｇｅ組成値が表面側に向かって単調に増加するＳｉＧｅ層を有するものを作製し、これを比較例とした。
ここで、第１のＳｉＧｅ層２の膜厚は１．５μｍとして一定にするとともに、第２のＳｉＧｅ層３の膜厚は０．７５μｍとし、Ｇｅ低組成層２ｄの膜厚は２０ｎｍとした。
【００５２】
これらについて、Ｇｅ組成値の傾斜構造中で発生する転位が、ウェーハ表面まで貫通した状態の発生密度（貫通転位密度）およびウェーハ表面ラフネスを測定した。
ここで、貫通転位密度の結果を図９に、表面ラフネスの結果を図１１に示す。図において、それぞれ、黒丸で示す点は比較例のデータであり、黒四角で示す点はそれぞれのＧｅ組成値での各実験例のデータである。
【００５３】
図９の結果から、Ｇｅ低組成層２ｄにおけるＧｅ組成値が低い方が貫通転位密度が減少することがわかる。
図９の結果から、Ｇｅ低組成層２ｄにおけるＧｅ組成値が低い方が表面ラフネスが減少することがわかる。
【００５４】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体基板及び半導体基板の製造方法によれば、Ｓｉ基板上のＳｉＧｅ層が、Ｇｅ組成比が表面に向けて漸次増加する傾斜組成層を有し、該傾斜組成層の厚さ方向途中位置に、該途中位置における傾斜組成層のＧｅ組成比よりもＧｅ組成比が低いかまたはゼロのＧｅ低組成層を有するように形成されているので、転位はＧｅ低組成層界面付近及びＳｉ基板側に閉じ込められる傾向がある。その結果、表面に貫通する転位が低減される。しかも、良好な表面ラフネスも得ることができる。
【００５５】
また、本発明の電界効果型トランジスタ及び電界効果型トランジスタの製造方法によれば、上記本発明の半導体基板又は上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域が形成されるので、良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】 本発明に係る第１実施形態における半導体基板を示す断面図である。
【図２】 本発明に係る第１実施形態における第１のＳｉＧｅ層を示す断面図である。
【図３】 本発明に係る第１実施形態における第１のＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図４】 本発明に係る第１実施形態におけるＭＯＳＦＥＴを示す概略的な断面図である。
【図５】 本発明に係る第２実施形態における第１のＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図６】 本発明に係る第３実施形態における第１のＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図７】 本発明に係る第４実施形態における第１のＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図８】 本発明に係る実施例におけるＧｅ低組成層２ｄの積層位置に対する貫通転位密度を示すグラフである。
【図９】 本発明に係る実施例におけるＧｅ低組成層２ｄのＧｅ組成値に対する貫通転位密度を示すグラフである。
【図１０】 本発明に係る実施例におけるＧｅ低組成層２ｄの積層位置に対する表面粗さを示すグラフである。
【図１１】 本発明に係る実施例におけるＧｅ低組成層２ｄのＧｅ組成値に対する表面粗さを示すグラフである。
【符号の説明】
１ Ｓｉ基板
２ 第１のＳｉＧｅ層
２ａ 傾斜組成層
２ｄ Ｇｅ低組成層
３ 第２のＳｉＧｅ層
４ 歪みＳｉ層
５ ＳｉＯ2ゲート酸化膜
６ ゲートポリシリコン膜
Ｓ ソース領域
Ｄ ドレイン領域
Ｗ 半導体ウェーハ（半導体基板）
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる半導体基板及び電界効果型トランジスタ並びにこれらの製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ（シリコン）基板上にＳｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより通常の１．３〜８倍程度の高速化が可能になるものである。また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
しかしながら、ＦＥＴのチャネル領域として要望される上記歪みＳｉ層をエピタキシャル成長するには、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の違いから、転位等により結晶性に問題があった。このために、従来、以下のような種々の提案が行われていた。
【０００４】
例えば、ＳｉＧｅのＧｅ組成比を一定の緩い傾斜で増加させたバッファ層を用いる方法、Ｇｅ（ゲルマニウム）組成比をステップ状（階段状）に変化させたバッファ層を用いる方法、Ｇｅ組成比を超格子状に変化させたバッファ層を用いる方法及びＳｉのオフカットウェーハを用いてＧｅ組成比を一定の傾斜で変化させたバッファ層を用いる方法等が提案されている（U.S.Patent 5,442,205、U.S.Patent 5,221,413、PCT WO98/00857、特開平6-252046号公報等）。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、以下のような課題が残されている。
すなわち、上記従来の技術を用いて成膜されたＳｉＧｅ層は、貫通転位密度や表面ラフネスがデバイス及び製造プロセスとして要望されるレベルには及ばない状態であった。
【０００６】
例えば、Ｇｅ組成比を一定の緩い傾斜で増加させたバッファ層を用いる場合、Ｇｅ組成比の傾斜構造中で発生する転位は、ＳｉＧｅ層に沿った方向に伸び易くなって、ＳｉＧｅ層の特に表面側で転位の密度を抑制することができる。しかし、まだ十分な低転位化を図ることができていない。
また、Ｇｅ組成比を階段状にしたバッファ層を用いる場合では、表面ラフネスを比較的少なくすることができるが、貫通転位密度が大きくなってしまう不都合があった。また、オフカットウェーハを用いる場合では、転位が成膜方向ではなく横に抜け易くなるが、まだ十分な低転位化を図ることができていない。
【０００７】
本発明は、前述の課題に鑑みてなされたもので、貫通転位密度が低くかつ表面ラフネスも小さい半導体基板及び電界効果型トランジスタ並びにこれらの製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。
すなわち、本発明の半導体基板は、Ｓｉ基板と、該Ｓｉ基板上のＳｉＧｅ層と、前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層とを備え、該ＳｉＧｅ層は、Ｇｅ組成比が表面に向けて漸次増加する傾斜組成層を有し、該傾斜組成層の厚さ方向途中位置に、該途中位置における傾斜組成層のＧｅ組成比よりもＧｅ組成比が低いかまたはゼロのＧｅ低組成層を有し、前記Ｇｅ低組成層は、前記傾斜組成層におけるＧｅ組成比の最高値に対し、１／３〜２／３の組成比に対応する厚さ方向位置に形成され、前記Ｇｅ低組成層の厚み寸法が、臨界膜厚以下に設定され、前記Ｇｅ低組成層においては、そのＧｅ組成比が、該Ｇｅ低形成層が接する厚さ方向両側位置の前記傾斜組成層のＧｅ組成比に対し、２／５より小さく設定されることを特徴とする。
本発明の半導体基板の製造方法は、Ｓｉ基板上にエピタキシャル成長させたＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板の製造方法であって、
前記Ｓｉ基板上に、ＳｉＧｅ層をエピタキシャル成長するＳｉＧｅ層形成工程と、
前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して前記歪みＳｉ層をエピタキシャル成長する工程とを備え、
該ＳｉＧｅ層形成工程は、Ｇｅ組成比を表面に向けて漸次増加させるＳｉＧｅの傾斜組成層を積層するとともに、傾斜組成層の厚さ方向途中位置に、該途中位置における傾斜組成層のＧｅ組成比よりもＧｅ組成比が低いかまたはゼロのＧｅ低組成層を形成するとともに、前記Ｇｅ低組成層を、前記傾斜組成層におけるＧｅ組成比の最高値に対し、１／３〜２／３の組成比に対応する厚さ方向位置に形成し、前記Ｇｅ低組成層の厚み寸法を臨界膜厚以下に設定し、前記Ｇｅ低組成層においては、そのＧｅ組成比を、該Ｇｅ低形成層が接する厚さ方向両側位置の前記傾斜組成層のＧｅ組成比に対し、２／５より小さく設定することを特徴とする。
本発明の半導体基板は、Ｓｉ基板と、該Ｓｉ基板上のＳｉＧｅ層とを備え、該ＳｉＧｅ層は、Ｇｅ組成比が表面に向けて漸次増加する傾斜組成層を有し、該傾斜組成層の厚さ方向途中位置に、該途中位置における傾斜組成層のＧｅ組成比よりもＧｅ組成比が低いかまたはゼロのＧｅ低組成層を有することができる。
【０００９】
また、本発明の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、前記Ｓｉ基板上に、ＳｉＧｅ層をエピタキシャル成長するＳｉＧｅ層形成工程を備え、該ＳｉＧｅ層形成工程は、Ｇｅ組成比を表面に向けて漸次増加させるＳｉＧｅの傾斜組成層を積層するとともに、傾斜組成層の厚さ方向途中位置に、該途中位置における傾斜組成層のＧｅ組成比よりもＧｅ組成比が低いかまたはゼロのＧｅ低組成層を形成することを特徴とする。
【００１０】
また本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、 上記の半導体基板の製造方法により作製されたことを特徴としている。
【００１１】
本発明者らは、ＳｉＧｅの成膜技術について研究を行ってきた結果、結晶中の転位が以下のような傾向を有することがわかった。
すなわち、ＳｉＧｅ層を成膜する際に、成膜中に発生する転位は成膜方向に対して斜め方向又は横方向（成膜方向に直交する方向：＜１１０＞方向）のいずれかに伸び易い特性を持っている。また、上記斜め方向に伸びた転位は、表面にまで貫通して貫通転位となってしまうと考えられる。Ｇｅ組成比を単純に傾斜させて成膜すると、上記斜め方向に走った転位が横方向に逃げるきっかけとなる部分（界面等）が無く、表面にまで貫通してしまうと考えられる。
【００１２】
これに対し、これらの半導体基板及び半導体基板の製造方法では、Ｓｉ基板上のＳｉＧｅ層を、Ｇｅ組成比を表面に向けて漸次増加させるＳｉＧｅの傾斜組成層を積層するとともに、厚さ方向の少なくとも途中位置に、その位置の傾斜組成層よりもＧｅ組成比を低いかまたはゼロのＧｅ低組成層を形成しているので、上記斜め方向に伸びた貫通転位が一度発生した場合であっても、ＳｉＧｅ層内のＧｅ低組成層部分でＧｅが減量しているため、転位の方位が界面に沿った向きを向きやすくなり、転位がＧｅ低組成層界面付近およびＳｉ基板側に閉じ込められる傾向がある。このため、前記傾斜組成層において、転位がＳｉＧｅ層に沿った方向に伸びやすくなって第１のＳｉＧｅ層中の特にＧｅ低組成層より表面側で転位の密度を抑制することができる。その結果、表面に貫通する転位が低減される。また、傾斜組成層の途中に、この傾斜組成層よりもＧｅ組成比が低い、つまり、傾斜組成層よりも固い層を挿入することにより、後述するように、表面ラフネスを、Ｇｅ組成比が一定の傾斜で変化したＳｉＧｅ層の場合に比べてよりいっそう低減することが可能となる。
【００１３】
本発明の半導体基板において、前記Ｇｅ低組成層は、前記傾斜組成層のＧｅ組成比の最高値に対し、１／３〜２／３の組成比に対応する厚さ方向位置に形成されていることが好ましく、より好ましくは、前記Ｇｅ低組成層は、前記傾斜組成層のＧｅ組成比の最高値に対し、１／２の組成比に対応する厚さ方向位置に形成されている。
【００１４】
本発明における半導体基板の製造方法において、前記Ｇｅ低組成層を、前記傾斜組成層のＧｅ組成比の最高値に対し、１／３〜２／３の組成比に対応する厚さ方向位置に形成することが好ましく、より好ましくは、前記Ｇｅ低組成層を、前記傾斜組成層のＧｅ組成比の最高値に対し、１／２の組成比に対応する厚さ方向位置に形成する。
【００１５】
このようにＧｅ低組成層の形成位置を、Ｇｅ組成比の最高値に対して１／３〜２／３の組成比に対応する厚さ方向位置に対応する範囲に設定した場合であると、後述するように、表面に貫通する転位の密度を、Ｇｅ組成比が一定の傾斜で変化したＳｉＧｅ層の場合に比べて低減することができるとともに、表面ラフネスの悪化を抑制することができる。
またＧｅ低組成層の形成位置を、Ｇｅ組成比の最高値に対して１／２の組成比に対応する厚さ方向位置に対応して設定した場合であると、後述するように、表面に貫通する転位の密度を、Ｇｅ組成比が一定の傾斜で変化したＳｉＧｅ層の場合に比べてよりいっそう低減することが可能となるとともに、表面ラフネスの悪化をさらに抑制することができる。
【００１６】
また、本発明の半導体基板およびその製造方法において、前記Ｇｅ低組成層の厚み寸法が、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚以下に設定されていることが好ましい。このようにＧｅ低組成層が臨界膜厚より薄く成膜されるため、Ｇｅ低組成層成膜中では膜厚に応じて歪みエネルギーが大きくなるが転位の生成は少ないため、Ｇｅ低組成層によって転位が増加することはない。Ｇｅ低組成層よりＳｉ基板側で生成した転位は、Ｇｅ低組成層の界面に沿って伸びやすく、ＳｉＧｅ層表面までの転位の貫通が抑制されると共に、ＳｉＧｅ層表面の表面ラフネスの悪化も抑制される。
【００１７】
また、本発明の半導体基板およびその製造方法において、前記Ｇｅ低組成層のＧｅ組成比が、Ｇｅ低形成層が形成された厚さ方向位置における傾斜組成層のＧｅ組成比に対し、２／５より小さく設定されていることが好ましい。これにより、表面に貫通する転位の密度を、Ｇｅ組成比が一定の傾斜で変化したＳｉＧｅ層の場合に比べて低減することができ、より好ましくは、Ｇｅ低組成層におけるＧｅ組成比を略０に設定することができる。これによって、より一層表面に貫通する転位の密度を低減することが可能となる。
【００１８】
なお、本発明において、厚さ方向に離間してＧｅ低組成層を複数形成することもできる。
【００１９】
本発明の半導体基板は、上記本発明の半導体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備えていることを特徴とする。また、本発明の歪みＳｉ層の形成方法は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層を形成する方法であって、前記Ｓｉ基板上に、上記本発明のＳｉＧｅ層の形成方法によりＳｉＧｅ層をエピタキシャル成長する工程と、該ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長する工程とを有することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ層が形成されていることを特徴とする。
【００２０】
上記半導体基板では、上記本発明の半導体基板のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備え、また上記歪みＳｉ層の形成方法では、上記本発明のＳｉＧｅ層の形成方法によりエピタキシャル成長したＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長し、また、上記半導体基板では上記本発明の歪みＳｉ層の形成方法により歪みＳｉ層が形成されているので、表面状態が良好なＳｉＧｅ層上にＳｉ層を形成でき、良質な歪みＳｉ層を形成することができる。例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用の基板として好適である。
【００２１】
本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の半導体基板の前記歪みＳｉ層に前記チャネル領域が形成されていることを特徴とする。
【００２２】
本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、上記本発明の歪みＳｉ層を有する半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする。
また、本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の電界効果型トランジスタの製造方法により作製されたことを特徴とする。
【００２３】
これらの電界効果型トランジスタ及び電界効果型トランジスタの製造方法では、上記本発明の半導体基板の前記歪みＳｉ層にチャネル領域が形成され、又は上記本発明の歪みＳｉ層の形成方法により、チャネル領域が形成される歪みＳｉ層が形成されるので、良質な歪みＳｉ層により高特性な電界効果型トランジスタを高歩留まりで得ることができる。
【００２４】
【発明の実施の形態】
以下、本発明に係る第１実施形態を、図１から図４に基づいて説明する。
【００２５】
図１は、本発明の半導体ウェーハ（半導体基板）Ｗの断面構造を示すものであり、この半導体ウェーハの構造をその製造プロセスと合わせて説明すると、まず、ＣＺ法等で引上成長して作製されたｐ型あるいはｎ型Ｓｉ基板１上に、図１及び図２に示すように、第１のＳｉＧｅ層２を例えば減圧ＣＶＤ法によりエピタキシャル成長する。
【００２６】
この際、図２及び図３に示すように、表面側に向けて層内のＧｅ組成比を漸次増加させた傾斜組成層２ａを２層積層状態にして、第１のＳｉＧｅ層２を形成する。また、これらの傾斜組成層２ａの間には、厚さ方向両側に接する各傾斜組成層２ａよりもＧｅ組成比が低いＧｅ低組成層２ｄを形成する。
ここで、本実施形態では、第１のＳｉＧｅ層２の膜厚を１．５μｍにし、これら傾斜組成層２ａ，２ａにおいて、増加するＧｅ組成比の傾斜率（表面に向けて増加するＧｅ組成比の変化率）をほぼ０．２／μｍとしている。これにより、第１のＳｉＧｅ層２上面でのＧｅ組成比をが０．３となるよう、傾斜組成層２ａ，２ａでのＧｅ組成比を、それぞれ０から０．１５、および、０．１５から０．３まで順次増加させている。
【００２７】
Ｇｅ低組成層２ｄは、図３に示すように、傾斜組成層２ａ，２ａにおいて表面に向けて漸次増加するＧｅ組成比の最高値に対し、１／３〜２／３の組成比に対応する厚さ方向位置に形成することが好ましく、さらに、前記Ｇｅ低組成層２ｄを、傾斜組成層２ａ，２ａにおいて表面に向けて漸次増加するＧｅ組成比の最高値に対し、１／２の組成比に対応する厚さ方向位置に形成することがより好ましい。
具体的には、Ｇｅ低組成層２ｄは、傾斜組成層２ａ，２ａにおいて表面に向けて漸次増加するＧｅ組成比の最高値０．３に対し、組成比０．１〜０．２に対応する厚さ方向位置に形成することが好ましく、より好ましくは、Ｇｅ組成比の最高値０．３に対し、組成比０．１５に対応する厚さ方向位置である厚さ０．７５μｍの傾斜組成層２ａ上に形成することができる。
【００２８】
Ｇｅ低組成層２ｄの厚み寸法が、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚以下に設定されており、具体的には、２０ｎｍ程度とされる。このように、Ｇｅ低組成層２ｄが臨界膜厚より薄く成膜されるため、Ｇｅ低組成層２ｄ成膜中では膜厚に応じて歪みエネルギーが大きくなるが転位は生成しないので、Ｇｅ低組成層２ｄによって転位が増加することはない。このため、転位は、Ｇｅ低組成層２ｄの界面に沿って伸びやすく、第１のＳｉＧｅ層２表面までの転位の貫通が抑制されるとともに、第１のＳｉＧｅ層２表面の表面ラフネスの悪化も抑制される。ここでＧｅ低組成層２ｄが臨界膜厚より厚く成膜された場合には、転位が第１のＳｉＧｅ層２表面まで貫通する密度を低減することができないため、好ましくない。
【００２９】
Ｇｅ低組成層２ｄにおいては、そのＧｅ組成比が、Ｇｅ低形成層２ｄが接する厚さ方向両側位置の傾斜組成層２ａのＧｅ組成比に対し、２／５より小さく設定されていることが好ましく、本実施形態においては、Ｇｅ組成比は、０に設定されている。すなわち、Ｓｉのみの構成とされる層も、Ｇｅ低組成層２ｄに含まれるものである。
また、これら傾斜組成層２ａにおいて、Ｇｅ低組成層２ｄに接する傾斜組成層２ａの界面では、それぞれＧｅ組成比が等しく設定されており、傾斜組成層２ａとしては、いわば、Ｇｅ組成比は連続的に変化している。
【００３０】
次に、第１のＳｉＧｅ層２上に、Ｇｅ組成比が０．３で一定組成比の第２のＳｉＧｅ層３を、緩和層としてエピタキシャル成長する。さらに、第２のＳｉＧｅ層３上にＳｉをエピタキシャル成長して歪みＳｉ層４を形成することにより、本実施形態の歪みＳｉ層を備えた半導体ウェーハＷが作製される。なお、各層の膜厚は、例えば、第１のＳｉＧｅ層２が１．５μｍ、第２のＳｉＧｅ層３が０．６〜０．８μｍ、歪みＳｉ層４が１５〜２２ｎｍである。
なお、上記減圧ＣＶＤ法による成膜は、例えばキャリアガスとしてＨ2 を用い、ソースガスとしてＳｉＨ4 及びＧｅＨ4 を用いている。
【００３１】
このように本実施形態の半導体ウェーハＷでは、Ｓｉ基板１上の第１のＳｉＧｅ層２として、層内のＧｅ組成比を漸次増加させた傾斜組成層２ａを複数層積層状態にして形成し、厚み方向これらの傾斜組成層２ａの間位置に、厚さ方向両側の各傾斜組成層２ａよりもＧｅ組成比が低いＧｅ低組成層２ｄを形成しているので、第１のＳｉＧｅ層２内のＧｅ低組成層２ｄ部分でＧｅ組成比が減量しているため、転位はＧｅ低組成層２ｄ界面付近およびＳｉ基板側に閉じ込められる傾向がある。その結果、転位がＧｅ低組成層２ｄに沿った方向に伸びやすくなって、第１のＳｉＧｅ層２の表面に貫通する転位が低減される。これにより、第１のＳｉＧｅ層２表面側で転位の密度と表面ラフネスを抑制することができる。
【００３２】
さらに、本実施形態における半導体ウェーハＷでは、Ｓｉ基板１上の第１のＳｉＧｅ層２におけるＧｅ低組成層２ｄが、傾斜組成層２ａ，２ａにおいて表面に向けて漸次増加するＧｅ組成比の最高値に対し、１／３〜２／３の組成比に対応する厚さ方向位置に形成されていることにより、表面に貫通する転位の密度を、Ｇｅ組成比が一定の傾斜で変化しただけのＳｉＧｅ層の場合に比べて低減することができ、さらに、Ｇｅ低組成層２ｄが、傾斜組成層２ａ，２ａにおいて表面に向けて漸次増加するＧｅ組成比の最高値に対し、１／２の組成比に対応する厚さ方向位置に形成されていることにより、表面に貫通する転位の密度と表面ラフネスをさらに抑制することができる。
【００３３】
また、本実施形態における半導体ウェーハＷでは、Ｓｉ基板１上の第１のＳｉＧｅ層２におけるＧｅ低組成層２ｄが、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚より薄く成膜されるため、Ｇｅ低組成層２ｄ成膜中では膜厚に応じて歪みエネルギーが大きくなるが転位は生成しないので、Ｇｅ低組成層２ｄによって転位が増加することはない。このため、転位は、Ｇｅ低組成層の界面に沿って伸びやすく、第１のＳｉＧｅ層表面までの転位の貫通が抑制されると共に、第１のＳｉＧｅ層表面の表面ラフネスの悪化も抑制される。
【００３４】
また、本実施形態における半導体ウェーハＷでは、Ｓｉ基板１上の第１のＳｉＧｅ層２におけるＧｅ低組成層２ｄのＧｅ組成比が、Ｇｅ低形成層２ｄが形成された厚さ方向位置における傾斜組成層２ａのＧｅ組成比に対し、２／５より小さく設定されていることにより、表面に貫通する転位の密度と表面ラフネスを、Ｇｅ組成比が一定の傾斜で変化したＳｉＧｅ層の場合に比べて低減することができる。さらに、Ｇｅ低組成層２ｄにおけるＧｅ組成比を０（ゼロ）に設定することで、より一層表面に貫通する転位の密度と表面ラフネスを低減することが可能となる。
【００３５】
次に、本発明の上記半導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その製造プロセスと合わせて図４に基づいて説明する。
【００３６】
図４は、本発明の電界効果型トランジスタの概略的な構造を示すものであって、この電界効果型トランジスタを製造するには、上記の製造工程で作製した半導体ウェーハＷ表面の歪みＳｉ層４上にＳｉＯ2 のゲート酸化膜５及びゲートポリシリコン膜６を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜６上にゲート電極（図示略）をパターニングして形成する。
【００３７】
次に、ゲート酸化膜５もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪みＳｉ層４及び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成して、歪みＳｉ層４がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴが製造される。
【００３８】
このように作製されたＭＯＳＦＥＴでは、上記製法で作製された半導体ウェーハＷ上の歪みＳｉ層４にチャネル領域が形成されるので、良質な歪みＳｉ層４により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【００３９】
次に、本発明に係る第２〜第４実施形態について、図５〜図７に基づいて説明する。
【００４０】
第２実施形態と第１実施形態との異なる点は、第１実施形態では、Ｇｅ低組成層２ｄを第１のＳｉＧｅ層におけるＧｅ組成比の最高値０．３に対し、組成比０．１５に対応する厚さ方向位置に形成しているのに対し、第２実施形態では、図５に示すように、Ｇｅ低組成層２ｄを組成比０．０７５に対応する厚さ方向位置に形成している点である。
【００４１】
第３実施形態と第１実施形態との異なる点は、第２実施形態と同様、図６に示すように、Ｇｅ低組成層２ｄを組成比０．２２５に対応する厚さ方向位置に形成している点である。
第４実施形態と第１実施形態との異なる点は、第２実施形態と同様、図７に示すように、Ｇｅ低組成層２ｄを組成比０．３に対応する厚さ方向位置、つまり、第１ＳｉＧｅ層２の表面位置に形成している点である。
【００４２】
これらの第２〜第４実施形態では、上記第１実施形態と同様に、Ｓｉ基板１上の第１のＳｉＧｅ層２として、層内のＧｅ組成比を漸次増加させた傾斜組成層２ａを形成し、厚み方向これらの傾斜組成層２ａの途中位置に、厚さ方向両側の各傾斜組成層２ａよりもＧｅ組成比が低いＧｅ低組成層２ｄを形成しているので、第１のＳｉＧｅ層２内のＧｅ低組成層２ｄ部分でＧｅ組成比が減量しているため、転位はＧｅ低組成層２ｄ界面付近及びＳｉ基板側に閉じ込められる傾向がある。その結果、転位がＧｅ低組成層２ｄに沿った方向に伸びやすくなって、第１のＳｉＧｅ層２の表面に貫通する転位が低減される。これにより、第１のＳｉＧｅ層２表面側で転位の密度や表面ラフネスを抑制することができる。
【００４３】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００４４】
例えば、上記各実施形態では、Ｇｅ低組成層２ｄのＧｅ組成比が０でない値に設定してもよい。また、傾斜組成層２ａで膜厚に対して一定割合でＧｅ組成を変化させたが、その割合を一定でなくした構造としても構わない。
また、第１のＳｉＧｅ層内に複数のＧｅ低組成層２ｄを厚み方向に離間して形成してもよい。
また、上記各実施形態の半導体ウェーハの歪みＳｉ層上に、さらにＳｉＧｅ層を成膜しても構わない。
【００４５】
また、上記各実施形態では、ＭＯＳＦＥＴ用の基板としてＳｉＧｅ層を有する半導体ウェーハを作製したが、他の用途に適用する基板としても構わない。例えば、本発明の半導体基板の製造方法及び半導体基板を太陽電池や光素子用の基板に適用してもよい。すなわち、上述した各実施形態のＳｉ基板上に最表面で６５％から１００％Ｇｅあるいは、１００％Ｇｅとなるように第１のＳｉＧｅ層及び第２のＳｉＧｅ層を成膜し、さらにこの上にＩｎＧａＰ（インジウムガリウムリン）あるいはＧａＡｓ（ガリウムヒ素）やＡｌＧａＡｓ（アルミニウムガリウムヒ素）を成膜することで、太陽電池や光素子用基板を作製してもよい。この場合、低転位密度で高特性の太陽電池用基板が得られる。
【００４６】
【実施例】
以下、本発明の実施例について説明する。
【００４７】
ここでは、上記の第１〜第４の実施形態で説明したように、表面に向かってＧｅ組成比（Ｇｅ組成値）が０〜０．３（３０％）まで増加する第１のＳｉＧｅ層２と、Ｇｅ組成比（Ｇｅ組成値）が０．３（３０％）で変化しない第２のＳｉＧｅ層と、歪みＳｉ層４とを成膜した。
【００４８】
（実施例１）
ここで、第１のＳｉＧｅ層２において、Ｇｅ低組成層２ｄの厚み方向積層位置を、Ｇｅ組成値でそれぞれ７．５％、１５％、２２．５％、３０％に変化したものを作製し、これらを実験例とした。また、比較例として、Ｇｅ低組成層２ｄを設けず、Ｇｅ組成値が表面側に向かって単調に増加するＳｉＧｅ層を有するものを作製し、これを比較例とした。
また、第１のＳｉＧｅ層２の膜厚は１．５μｍとして一定にするとともに、第２のＳｉＧｅ層３の膜厚は０．７５μｍとし、Ｇｅ低組成層２ｄの膜厚は２０ｎｍとし、Ｇｅ低組成層２ｄにおけるＧｅ組成比は０に設定した。
【００４９】
これらについて、Ｇｅ組成値の傾斜構造中で発生する転位が、ウェーハ表面まで貫通した状態の発生密度（貫通転位密度）およびウェーハ表面粗さを測定した。
ここで、貫通転位密度の結果を図８に、表面ラフネスの結果を図１０に示す。図において、それぞれ、黒丸で示す点は比較例のデータであり、黒四角で示す点はそれぞれのＧｅ組成比での各実験例のデータである。
【００５０】
図８の結果から、Ｇｅ低組成層２ｄの厚み方向積層位置が、Ｇｅ組成値が１５％まで増えるに従って貫通転位密度が減少しており、積層位置のＧｅ組成値が１５％付近で最も少なくなり、また積層位置のＧｅ組成値が１５％より増えるに従ってまた上昇することがわかる。
図１０の結果から、Ｇｅ低組成層２ｄの厚み方向積層位置が、Ｇｅ組成値が１５％まで増えるに従って表面ラフネスが減少しており、積層位置のＧｅ組成値が１５％付近で最も少なくなり、また積層位置のＧｅ組成値が１５％より増えるに従ってまた上昇することがわかる。
【００５１】
（実施例２）
また、第１のＳｉＧｅ層２において、Ｇｅ低組成層２ｄの厚み方向積層位置を、Ｇｅ組成比で１５％とし、Ｇｅ低組成層２ｄにおけるＧｅ組成値を０％、６％、１２％としたものを作製し、これらを実験例とした。また、比較例として、Ｇｅ低組成層２ｄを設けず、Ｇｅ組成値が表面側に向かって単調に増加するＳｉＧｅ層を有するものを作製し、これを比較例とした。
ここで、第１のＳｉＧｅ層２の膜厚は１．５μｍとして一定にするとともに、第２のＳｉＧｅ層３の膜厚は０．７５μｍとし、Ｇｅ低組成層２ｄの膜厚は２０ｎｍとした。
【００５２】
これらについて、Ｇｅ組成値の傾斜構造中で発生する転位が、ウェーハ表面まで貫通した状態の発生密度（貫通転位密度）およびウェーハ表面ラフネスを測定した。
ここで、貫通転位密度の結果を図９に、表面ラフネスの結果を図１１に示す。図において、それぞれ、黒丸で示す点は比較例のデータであり、黒四角で示す点はそれぞれのＧｅ組成値での各実験例のデータである。
【００５３】
図９の結果から、Ｇｅ低組成層２ｄにおけるＧｅ組成値が低い方が貫通転位密度が減少することがわかる。
図９の結果から、Ｇｅ低組成層２ｄにおけるＧｅ組成値が低い方が表面ラフネスが減少することがわかる。
【００５４】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体基板及び半導体基板の製造方法によれば、Ｓｉ基板上のＳｉＧｅ層が、Ｇｅ組成比が表面に向けて漸次増加する傾斜組成層を有し、該傾斜組成層の厚さ方向途中位置に、該途中位置における傾斜組成層のＧｅ組成比よりもＧｅ組成比が低いかまたはゼロのＧｅ低組成層を有するように形成されているので、転位はＧｅ低組成層界面付近及びＳｉ基板側に閉じ込められる傾向がある。その結果、表面に貫通する転位が低減される。しかも、良好な表面ラフネスも得ることができる。
【００５５】
また、本発明の電界効果型トランジスタ及び電界効果型トランジスタの製造方法によれば、上記本発明の半導体基板又は上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域が形成されるので、良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】 本発明に係る第１実施形態における半導体基板を示す断面図である。
【図２】 本発明に係る第１実施形態における第１のＳｉＧｅ層を示す断面図である。
【図３】 本発明に係る第１実施形態における第１のＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図４】 本発明に係る第１実施形態におけるＭＯＳＦＥＴを示す概略的な断面図である。
【図５】 本発明に係る第２実施形態における第１のＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図６】 本発明に係る第３実施形態における第１のＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図７】 本発明に係る第４実施形態における第１のＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図８】 本発明に係る実施例におけるＧｅ低組成層２ｄの積層位置に対する貫通転位密度を示すグラフである。
【図９】 本発明に係る実施例におけるＧｅ低組成層２ｄのＧｅ組成値に対する貫通転位密度を示すグラフである。
【図１０】 本発明に係る実施例におけるＧｅ低組成層２ｄの積層位置に対する表面粗さを示すグラフである。
【図１１】 本発明に係る実施例におけるＧｅ低組成層２ｄのＧｅ組成値に対する表面粗さを示すグラフである。
【符号の説明】
１ Ｓｉ基板
２ 第１のＳｉＧｅ層
２ａ 傾斜組成層
２ｄ Ｇｅ低組成層
３ 第２のＳｉＧｅ層
４ 歪みＳｉ層
５ ＳｉＯ2ゲート酸化膜
６ ゲートポリシリコン膜
Ｓ ソース領域
Ｄ ドレイン領域
Ｗ 半導体ウェーハ（半導体基板）
Claims (8)
- Ｓｉ基板と、
該Ｓｉ基板上のＳｉＧｅ層と、
前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層とを備え、
該ＳｉＧｅ層は、Ｇｅ組成比が表面に向けて漸次増加する傾斜組成層を有し、該傾斜組成層の厚さ方向途中位置に、該途中位置における傾斜組成層のＧｅ組成比よりもＧｅ組成比が低いかまたはゼロのＧｅ低組成層を有し、
前記Ｇｅ低組成層は、前記傾斜組成層におけるＧｅ組成比の最高値に対し、１／３〜２／３の組成比に対応する厚さ方向位置に形成され、
前記Ｇｅ低組成層の厚み寸法が、臨界膜厚以下に設定され ) 、
前記Ｇｅ低組成層においては、そのＧｅ組成比が、該Ｇｅ低形成層が接する厚さ方向両側位置の前記傾斜組成層のＧｅ組成比に対し、２／５より小さく設定されることを特徴とする半導体基板。 - 請求項１に記載の半導体基板において、
前記Ｇｅ低組成層は、前記傾斜組成層におけるＧｅ組成比の最高値に対し、１／２の組成比に対応する厚さ方向位置に形成されていることを特徴とする半導体基板。 - ＳｉＧｅ層上の歪みＳｉ層にチャネル領域を有する電界効果型トランジスタであって、
請求項１または２に記載の半導体基板の前記歪みＳｉ層に前記チャネル領域を有することを特徴とする電界効果型トランジスタ。 - Ｓｉ基板上にエピタキシャル成長させたＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板の製造方法であって、
前記Ｓｉ基板上に、ＳｉＧｅ層をエピタキシャル成長するＳｉＧｅ層形成工程と、
前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して前記歪みＳｉ層をエピタキシャル成長する工程とを備え、
該ＳｉＧｅ層形成工程は、Ｇｅ組成比を表面に向けて漸次増加させるＳｉＧｅの傾斜組成層を積層するとともに、傾斜組成層の厚さ方向途中位置に、該途中位置における傾斜組成層のＧｅ組成比よりもＧｅ組成比が低いかまたはゼロのＧｅ低組成層を形成するとともに、
前記Ｇｅ低組成層を、前記傾斜組成層におけるＧｅ組成比の最高値に対し、１／３〜２／３の組成比に対応する厚さ方向位置に形成し ) 、
前記Ｇｅ低組成層の厚み寸法を臨界膜厚以下に設定し、
前記Ｇｅ低組成層においては、そのＧｅ組成比を、該Ｇｅ低形成層が接する厚さ方向両側位置の前記傾斜組成層のＧｅ組成比に対し、２／５より小さく設定することを特徴とする半導体基板の製造方法。 - 請求項４に記載の半導体基板の製造方法において、
前記Ｇｅ低組成層を、前記傾斜組成層におけるＧｅ組成比の最高値に対し、１／２の組成比に対応する厚さ方向位置に形成することを特徴とする半導体基板の製造方法。 - ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、
請求項４または５に記載の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする電界効果型トランジスタの製造方法。 - Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、
請求項４または５に記載の半導体基板の製造方法により作製されたことを特徴とする半導体基板。 - ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、
請求項６に記載の電界効果型トランジスタの製造方法により作製されたことを特徴とする電界効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001398737A JP4221928B2 (ja) | 2001-12-28 | 2001-12-28 | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001398737A JP4221928B2 (ja) | 2001-12-28 | 2001-12-28 | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003197905A JP2003197905A (ja) | 2003-07-11 |
| JP4221928B2 true JP4221928B2 (ja) | 2009-02-12 |
Family
ID=27604038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001398737A Expired - Fee Related JP4221928B2 (ja) | 2001-12-28 | 2001-12-28 | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4221928B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004053307B4 (de) * | 2004-11-04 | 2010-01-07 | Siltronic Ag | Mehrschichtenstruktur umfassend ein Substrat und eine darauf heteroepitaktisch abgeschiedene Schicht aus Silicium und Germanium und ein Verfahren zu deren Herstellung |
-
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|---|---|
| JP2003197905A (ja) | 2003-07-11 |
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