KR100776965B1 - 반도체 기판 및 전계 효과형 트랜지스터 및 그 제조 방법 - Google Patents

반도체 기판 및 전계 효과형 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

반도체 기판 및 전계 효과형 트랜지스터 및 그 제조 방법에 있어서, 관통 전위 밀도를 낮게 하고, 표면 거칠기도 실용 레벨로 작게 하기 위해서, Si기판(1)과, 해당 Si기판상의 제1의 SiGe층(2)과, 해당 제1의 SiGe층 상에 직접 또는 Si층을 개재하고 배치된 제2의 SiGe층(3)을 마련하고, 상기 제1의 SiGe층은 막두께의 증가에 의해 전위가 발생되어 격자 완화가 생기는 막두께인 임계 막두께의 2배보다 얇은 막두께이고, 상기 제2의 SiGe층은 그 Ge조성비가 적어도 상기 제1의 SiGe층 혹은 상기 Si층과의 접촉면에서 제1의 SiGe층에 있어서의 층중의 Ge조성비의 최대치보다 낮고, 또한 적어도 일부에 Ge조성비가 표면을 향하여 점차 증가하는 경사 조성 영역을 가진다.
반도체 기판, 전계 효과형 트랜지스터, 채널, 막두께, 성막

Description

반도체 기판 및 전계 효과형 트랜지스터 및 그 제조 방법 {SEMICONDUCTOR SUBSTRATE, FIELD-EFFECT TRANSISTOR, AND THEIR MANUFACTURING METHODS}
도1은 본 발명에 관한 제1 실시예에 있어서의 반도체 기판을 나타내는 단면도이다.
도2는 본 발명에 관한 제1 실시예에 있어서의 반도체 기판의 막두께에 대한 Ge조성비를 나타내는 그래프이다.
도3은 본 발명에 관한 제1 실시예에 있어서의 MOSFET를 나타내는 개략적인 단면도이다.
도4는 본 발명에 관한 제2 실시예에 있어서의 반도체 기판의 막두께에 대한 Ge조성비를 나타내는 그래프이다.
도5는 본 발명에 관한 제3 실시예에 있어서의 반도체 기판의 막두께에 대한 Ge조성비를 나타내는 그래프이다.
도6은 본 발명에 관한 제4 실시예에 있어서의 반도체 기판의 막두께에 대한 Ge조성비를 나타내는 그래프이다.
도7은 본 발명에 관한 제5 실시예에 있어서의 반도체 기판의 막두께에 대한 Ge조성비를 나타내는 그래프이다.
도8은 본 발명에 관한 제1 실시예에 대응하는 실시예에 있어서의 반도체 기 판 가운데, 제1의 SiGe층의 막두께를 300 nm로 한 기판에 대해, 막두께에 대한 Ge조성비의 분포를 SIMS에 의해 분석한 결과를 나타내는 그래프이다.
도9는 본 발명에 관한 제1 실시예에 대응하는 실시예에 있어서의 제1의 SiGe층의 막두께에 대한 관통 전위 밀도를 나타내는 그래프이다.
도10은 본 발명에 관한 제1 실시예에 대응하는 실시예에 있어서의 제1의 SiGe층의 막두께에 대한 표면 거칠기를 나타내는 그래프이다.
도11은 본 발명에 관한 종래예에 있어서의 표면의 광학 현미경 사진이다.
도12는 본 발명에 관한 제1 실시예에 대응하는 실시예에 있어서의 표면의 광학 현미경 사진이다.
도13은 본 발명에 관한 제2 ~ 5 실시예에 대응하는 실시예에 있어서의 각각의 표면 거칠기를 나타내는 표이다.
도14는 본 발명에 관한 제2 실시예에 대응하는 실시예에 있어서의 제1의 SiGe층의 막두께에 대한 관통 전위 밀도의 측정 결과를 나타내는 그래프이다.
도15는 본 발명에 관한 제2 실시예에 대응하는 실시예에 있어서의 제1의 SiGe층의 막두께에 대한 표면 거칠기의 측정 결과를 나타내는 그래프이다.
도16은 본 발명에 관한 제1 실시예에 있어서의 반도체 기판의 막두께에 대한 Ge조성비를 나타내는 그래프이다.
도17은 본 발명에 관한 제1 실시예에 있어서의 제2의 SiGe층을 나타내는 단면도이다.
도18은 본 발명에 관한 제1 실시예에 있어서의 제2의 SiGe층의 막두께에 대 한 Ge조성비를 나타내는 그래프이다.
도19는 본 발명에 관한 제2 실시예에 있어서의 제2의 SiGe층의 막두께에 대한 Ge조성비를 나타내는 그래프이다.
도20은 본 발명에 관한 제2 실시예에 있어서의 제2의 SiGe층을 나타내는 단면도이다.
도21A ~ 21D는 본 발명에 관한 제3 실시예의 각각의 예에 있어서의 제1의 SiGe층의 막두께에 대한 Ge조성비를 나타내는 그래프이다.
도22는 본 발명에 관한 제6 실시예에 대응하는 실시예에 있어서의 제1의 SiGe층의 막두께를 변경했을 경우의 관통 전위 밀도의 측정 결과를 나타내는 그래프이다.
도23은 본 발명에 관한 제6 실시예에 대응하는 실시예에 있어서의 제1의 SiGe층의 막두께를 변경했을 경우의 표면 거칠기의 측정 결과를 나타내는 그래프이다.
도24A ~ 24G는 TEM(Transmission Electron Microscope, 투과형 전자 현미경)에 의해 성막 과정을 관찰한 결과의 사진이다.
본 발명은 고속 MOSFET 등에 이용되는 반도체 기판 및 전계 효과형 트랜지스터 및 그 제조 방법에 관한 것이다.
최근에 Si(실리콘) 기판상에 SiGe(실리콘·게르마늄)층을 개재하고 (Interpose) 에피택셜 성장시킨 왜곡된 Si층을 채널 영역에 이용한 고속의 MOSFET, MODFET, HEMT가 제안되고 있다. 이 왜곡된 Si-FET에서는 Si에 비해 격자 정수가 큰 SiGe에 의해 Si층에 인장(引張) 왜곡이 생기고, 그 때문에 Si의 밴드 구조가 변화하여 축퇴가 풀리게 되어 캐리어 이동도가 높아진다. 따라서, 이 왜곡된 Si층을 채널 영역으로서 이용하는 것에 의해 통상의 1.3 ~ 8배 정도의 고속화가 가능해지는 것이다. 또한, 프로세스로서 CZ법(초크랄스키법, Czochralski Method)에 의한 통상의 Si기판을 기판으로서 사용할 수 있기 때문에, 종래의 CMOS 공정으로 고속 CMOS를 실현 가능하게 하는 것이다.
그렇지만, FET의 채널 영역으로서 요망되는 상기 왜곡된 Si층을 에피택셜 성장시키려면 Si기판상에 양질인 SiGe층을 에피택셜 성장시킬 필요가 있지만, Si와 SiGe의 격자 정수의 차이로부터 전위(Dislocation) 등에 의하여 결정성에 문제가 있었다. 이 때문에, 종래에는 이하와 같은 여러 가지가 제안되어 있었다.
예를 들면 SiGe의 Ge조성비를 일정한 완만한 경사로 변화시킨 버퍼층을 이용하는 방법, Ge(게르마늄) 조성비를 계단 상태(스텝 상태)로 변화시킨 버퍼층을 이용하는 방법, Ge조성비를 초격자 상태로 변화시킨 버퍼층을 이용하는 방법 및 Si의 오프컷 웨이퍼를 이용하여 Ge조성비를 일정한 경사로 변화시킨 버퍼층을 이용하는 방법 등이 제안되고 있다(미국 특허 번호 제5,442,205호, 미국 특허 번호 제5,221,413호, PCT 국제 공개 번호 제WO 98/00857호, 일본 특허 공개 공보 평성06-252046호 등).
그렇지만 상기의 종래 기술에서는 이하와 같은 과제가 남아 있다.
즉, 상기의 종래 기술을 이용해 성막된 SiGe층은 관통 전위 밀도나 표면 거칠기(Roughness)가 디바이스 및 제조 프로세스로서 요망되는 레벨에는 미치지 못하는 상태였다.
예를 들면 Ge조성비가 경사진 버퍼층을 이용하는 경우에서는 관통 전위 밀도를 비교적 좋게 할 수가 있지만, 표면 거칠기가 악화되어 버리는 문제점이 있고, 반대로 Ge조성비를 계단 상태로 한 버퍼층을 이용하는 경우에서는 표면 거칠기를 비교적 적게 할 수가 있지만, 관통 전위 밀도가 커져버리는 문제점이 있었다. 또한, 오프컷 웨이퍼를 이용하는 경우에서는 전위가 성막 방향이 아닌 횡방향으로 진행하기 쉬워지지만, 아직 충분한 저전위화를 꾀하는 것은 가능하지 않다. 표면 거칠기에 대해서도 최근의 LSI 등에 있어서의 포토리소그라피 공정에 요구되는 레벨에는 아직 도달하지 않았다.
본 발명은 전술한 과제를 고려하여 이루어진 것으로, 관통 전위 밀도를 낮게 하고, 또한 표면 거칠기도 실용 레벨로 작게 할 수가 있는 반도체 기판 및 전계 효과형 트랜지스터 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 상기 과제를 해결하기 위해서 이하의 구성을 채택했다. 즉, 본 발명의 반도체 기판은 Si기판과, 해당 Si기판상의 제1의 SiGe층과, 해당 제1의 SiGe층 상에 직접 또는 Si층을 개재하여 배치된 제2의 SiGe층을 마련하고, 상기 제1의 SiGe층은 막두께의 증가에 의해 전위가 발생되어 격자 완화가 생기는 막두께인 임계 막두께의 2배보다 얇은 막두께이고, 상기 제2의 SiGe층은 그 Ge조성비가 적어도 상기 제1의 SiGe층 혹은 상기 Si층과의 접촉면에서 제1의 SiGe층에 있어서의 층중의 Ge조성비의 최대치보다 낮고, 또한 적어도 일부에 Ge조성비가 표면을 향하여 점차 증가하는 경사 조성 영역을 가지는 것을 특징으로 한다.
또한, 본 발명의 반도체 기판의 제조 방법은 Si기판상에 SiGe층을 에피택셜 성장시킨 반도체 기판의 제조 방법으로서, 상기 Si기판상에 제1의 SiGe층을 에피택셜 성장시키는 제1의 층 형성 공정과, 상기 제1의 SiGe층 상에 직접 또는 에피택셜 성장시킨 Si층을 개재하고 제2의 SiGe층을 에피택셜 성장시키는 제2의 층 형성 공정을 가지고, 상기 제1의 층 형성 공정은 막두께의 증가에 의해 전위가 발생되어 격자 완화가 생기는 막두께인 임계 막두께의 2배보다 얇게 상기 제1의 SiGe층의 막두께를 설정하고, 상기 제2의 층 형성 공정은 상기 제2의 SiGe층의 Ge조성비를 적어도 상기 제1의 SiGe층 혹은 상기 Si와의 접촉면에서 제1의 SiGe층에 있어서의 층중의 Ge조성비의 최대치보다 낮게 하고, 또한 적어도 일부에 Ge조성비가 표면을 향하여 점차 증가하는 경사 조성 영역을 형성시키는 것을 특징으로 한다.
또한, 본 발명의 반도체 기판은 Si기판상에 SiGe층이 형성된 반도체 기판으로서, 상기 본 발명의 반도체 기판의 제조 방법에 의해 제작된 것을 특징으로 한다.
본 발명은 상기 과제를 해결하기 위해서 이하의 구성을 채택했다. 즉, 본 발명의 반도체 기판은 Si기판과, 해당 Si기판상의 제1의 SiGe층과, 해당 제1의 SiGe 층 상에 직접, 또는 Si층을 개재하고 배치된 제2의 SiGe층을 마련하고, 상기 제1의 SiGe층은 막두께의 증가에 의해 전위가 발생되어 격자 완화가 생기는 막두께인 임계 막두께의 2배보다 얇은 막두께이고, 상기 제2의 SiGe층은 표면을 향하여 Ge조성비가 점차 증가하는 SiGe의 경사 조성층과 해당 경사 조성층의 상면의 Ge조성비로 경사 조성층 상에 배치된 SiGe의 일정 조성층을 교대로 그리고 연속하는 Ge조성비로 복수층 적층 상태로 하여 구성되고, 상기 제2의 SiGe층 하면의 Ge조성비는 상기 제1의 SiGe층에 있어서의 층중의 Ge조성비의 최대치보다 낮은 것을 특징으로 한다.
또한, 본 발명의 반도체 기판의 제조 방법은 Si기판상에 SiGe층을 에피택셜 성장시킨 반도체 기판의 제조 방법으로서, 상기 Si기판상에 제1의 SiGe층을 에피택셜 성장시키는 제1의 층 형성 공정과, 상기 제1의 SiGe층 상에 직접 또는 에피택셜 성장시킨 Si층을 개재하고 제2의 SiGe층을 에피택셜 성장시키는 제2의 층 형성 공정을 가지고, 상기 제1의 층 형성 공정은 막두께의 증가에 의해 전위가 발생되어 격자 완화가 생기는 막두께인 임계 막두께의 2배보다 얇게 상기 제1의 SiGe층의 막두께를 설정하고, 상기 제2의 층 형성 공정은 표면을 향하여 Ge조성비를 점차 증가시킨 SiGe의 경사 조성층을 에피택셜 성장시키는 공정과, 상기 경사 조성층의 최종적인 Ge조성비로 경사 조성층 상에 SiGe의 일정 조성층을 에피택셜 성장시키는 공정을 연속하는 Ge조성비로 복수회 반복하여 Ge조성비가 성막 방향으로 경사를 가지고 계단 상태로 변화하는 상기 제2의 SiGe층을 성막하고, 해당 제2의 SiGe층 하면의 Ge조성비는 상기 제1의 SiGe층에 있어서의 층중의 Ge조성비의 최대치보다 낮은 것을 특징으로 한다.
또한, 본 발명의 반도체 기판은 Si기판상에 SiGe층이 형성된 반도체 기판으로서, 상기 본 발명의 반도체 기판의 제조 방법에 의해 제작된 것을 특징으로 한다.
이러한 반도체 기판 및 반도체 기판의 제조 방법에서는, 막두께의 증가에 의해 전위가 발생되어 격자 완화가 생기는 막두께인 임계 막두께의 2배보다 얇게 제1의 SiGe층의 막두께를 설정하고, 제2의 SiGe층의 Ge조성비를 적어도 제1의 SiGe층 혹은 상기 Si층과의 접촉면에서 제1의 SiGe층에 있어서의 층중의 Ge조성비의 최대치보다 낮게 하고, 또한 제2의 SiGe층은 적어도 일부에 Ge조성비가 표면을 향하여 점차 증가하는 경사 조성 영역을 가지게 한다. 또한, 제2의 SiGe층 하면의 Ge조성비를 제1의 SiGe층에 있어서의 층중의 Ge조성비의 최대치보다 낮게 한다. 이로 인해, Si기판과 제1의 SiGe층의 계면 및 제1의 SiGe층과 제2의 SiGe층의 계면 부근에 효율적으로 전위를 집중시킬 수가 있어서, 제2의 SiGe층 표면의 관통 전위 밀도 및 표면 거칠기를 저감시킬 수 있다.
즉, 제1의 SiGe층이 임계 막두께의 2배보다 얇게 성막 되기 때문에, 제1의 SiGe층 성막중에서는 막두께에 대응하여 왜곡 에너지가 커지지만 전위는 거의 생성되지 않는다. 다음에, 제2의 SiGe층의 에피택셜 성장이 시작되면, 이미 제1의 SiGe층에 왜곡 에너지가 축적되어 있기 때문에, 제2의 SiGe층의 막두께가 얇은 단계에서 전위의 생성과 성장이 제1의 SiGe층 양측의 계면 및 제2의 SiGe층 내의 제1의 SiGe층 측에서 시작되고, 제1의 SiGe층 및 제2의 SiGe층의 격자 완화가 시작된다. 이 때, 제2의 SiGe층의 Ge조성비가 제1의 SiGe층 혹은 상기 Si층과의 접촉면에서 제1의 SiGe층에 있어서의 층중의 Ge조성비의 최대치보다 낮기 때문에, 전위는 제1의 SiGe층 양측의 계면을 따라 집중하여 생성되고, 제1의 SiGe층 양측의 계면에 있어서의 전위의 생성이 제2의 SiGe층의 격자 완화를 도와서 제2의 SiGe층 내에서의 전위의 생성이나 성장이 억제됨과 동시에, 제2의 SiGe층 표면의 표면 거칠기의 악화도 억제된다.
또한, 제1의 SiGe층은 Si기판 표면에 있어서의 수분이나 산소 성분 혹은 탄소 성분 등의 불순물을 제거하는 층으로서 기능하고, Si기판의 표면 오염에 기인한 결함을 억제하는 효과가 있다.
또한, 제2의 SiGe층의 경사 조성 영역에서는 전위가 균등하게 생성되어 전위끼리의 뒤엉킴이 일어나, 경사 조성 영역 중의 전위 밀도가 감소함과 동시에 전위의 성장이 횡방향으로 유도되는 것에 의해 표면 영역에 있어서의 관통 전위 밀도가 감소하고, 표면 거칠기의 악화도 억제되는 효과가 있다.
종래의 제1의 SiGe층이 없는 경우의 경사 조성 영역에서는 경사 조성 영역의 막두께가 소정의 막두께 이상이 되어 임계 막두께를 넘었을 때에 전위의 생성이 시작되고, 일단 전위 밀도의 증가를 거친 후에 더욱 경사 조성조 영역(傾斜 組成祖 領域, 경사 조성을 돕는 영역)을 형성한 경우에 상기의 효과를 얻을 수 있다. 즉, 종래의 구조에서는 경사 조성 영역의 상측의 일부의 영역에 있어서만 상기의 효과를 얻을 수 있다.
한편, 제1의 SiGe층이 있는 본 발명의 구조에서는 이미 제1의 SiGe층에 왜곡 에너지가 축적되어 있기 때문에, 제2의 SiGe층의 막두께가 얇은 단계에서 전위의 생성이 제2의 SiGe층 내에서 시작되기 때문에, 제2의 SiGe층 내의 경사 조성 영역 전체에서 상기의 효과를 얻을 수 있고, 제2의 SiGe층의 표면 영역에 있어서의 관통 전위 밀도가 감소하고, 표면 거칠기의 악화도 억제된다.
또한, 제1의 SiGe층은 Si기판 표면에 있어서의 수분이나 산소 성분 혹은 탄소 성분 등의 불순물을 제거하는 층으로서 기능하고, Si기판의 표면 오염에 기인한 결함을 억제하는 효과가 있다.
또한, 제1의 SiGe층의 성막 중에 전위가 생성되기 시작하면 전위가 여러 방향으로 성장이 시작되기 때문에, 전위가 성장되는 방향을 억제하는 것이 곤란하게 되어 관통 전위나 표면 거칠기를 저감시키는 것이 어렵다. 여기서, 제1의 SiGe층의 막두께는 임계 막두께의 2배를 넘지 않는 범위로, 실제 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇은 막두께로 설정할 필요가 있다. 동시에 제1의 SiGe층의 막두께는 실제 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께에 가까운 막두께일수록 효과적이다. 실제 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께는 성막의 온도 조건 등에 따라서 다르다. 여기서, 각각의 성막 조건에 있어서, 임계 막두께의 2배를 넘지 않는 범위로 실제 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께 부근에서 본 발명의 효과를 효과적으로 얻을 수 있는 막두께를 선택하면 좋다.
또한, 표면을 향하여 Ge조성비가 점차 증가하는 SiGe의 경사 조성층과, 해당 경사 조성층의 상면의 Ge조성비로 경사 조성층 상에 배치된 SiGe의 일정 조성층을 교대로 그리고 연속하는 Ge조성비로 복수층 적층 상태로 하여 제2의 SiGe층으로 하 기 때문에, 제2의 SiGe층 전체적으로 Ge조성비가 경사 계단 상태의 층이 되고, 계면에 있어서 전위가 횡방향으로 진행하기치기 쉬워져서 관통 전위가 생기기 어려워짐과 동시에, 계면에서의 조성 변화가 작기 때문에 계면에서의 전위 발생이 억제되고, 경사 조성층의 층내에서 전위가 균등하게 발생하여 표면 거칠기의 악화를 억제할 수 있다.
본 발명자들은 SiGe의 성막 기술에 대해 연구를 행해 온 결과, 결정중의 전위가 다음과 같은 경향을 가지는 것을 알 수 있었다.
즉, SiGe층을 성막 할 때에 성막 중에 발생하는 전위는 성막 방향에 대해서 경사 방향 또는 횡방향(성막 방향으로 직교 하는 방향: <110>방향)의 어느 쪽인가로 진행하기 쉬운 특성을 가지고 있다. 또한, 전위는 층의 계면에서 횡방향으로 진행하기 쉽지만, 조성이 급격하게 변화하는 계면에서는 상기 경사 방향으로 진행하기 쉬워짐과 동시에 많은 전위가 고밀도로 발생된다고 생각된다.
따라서, Ge조성비를 단순한 계단 상태로 하여 성막하면 급격한 조성 변화가 이루어지는 계면 부분에서 많은 전위가 고밀도로 생김과 동시에, 전위가 성막 방향의 경사 방향으로 진행하기 쉬워지고, 관통 전위로 될 우려가 높다고 생각된다. 또한, Ge조성비를 단순하게 완만하게 경사시켜 성막하면 상기 경사 방향으로 진행하는 전위가 횡방향으로 진행하는 계기가 되는 부분(계면 등)이 없고, 표면에까지 관통해 버린다고 생각된다.
이에 대해, 본 발명의 반도체 기판의 제조 방법에서는 표면을 향하여 Ge조성비를 점차 증가시킨 SiGe의 경사 조성층을 에피택셜 성장시키는 공정과, 상기 경사 조성층의 최종적인 Ge조성비로 경사 조성층 상에 SiGe의 일정 조성층을 에피택셜 성장시키는 공정을 연속하는 Ge조성비로 복수회 반복하여, Ge조성비가 성막 방향으로 경사를 가지고 계단 상태로 변화하는 상기 제2의 SiGe층을 성막하기 때문에, 경사 조성층과 일정 조성층이 교대로 복수단 형성되어 Ge조성비가 경사 계단 상태의 층이 되어 전위 밀도가 작고 또한 표면 거칠기가 작은 SiGe층을 형성할 수 있다.
즉, 계면에 있어서 전위가 횡방향으로 진행하기 쉬워져서 관통 전위가 생기기 어려워진다. 또한, 계면에서의 조성 변화가 작기 때문에 계면에서의 전위 발생이 억제되고, 경사 조성층의 층내에서 전위가 균등하게 발생하고, 표면 거칠기의 악화를 억제할 수 있다.
또한, 제2의 SiGe층의 경사 조성 영역에서는 전위가 균등하게 생성되어 전위끼리의 뒤엉킴이 일어나고, 경사 조성 영역 중의 전위 밀도가 감소함과 함께, 전위의 성장이 횡방향으로 유도되는 것에 의해 표면 영역에 있어서의 관통 전위 밀도가 감소하고, 표면 거칠기의 악화도 억제되는 효과가 있다.
종래의 제1의 SiGe층이 없는 경우의 경사 조성 영역에서는, 경사 조성 영역의 막두께가 소정의 막두께 이상이 되어 임계 막두께를 넘었을 때에 전위의 생성이 시작되고, 일단 전위 밀도의 증가를 거친 후에 더욱 경사 조성조 영역을 형성한 경우에 상기의 효과를 얻을 수 있다. 즉, 종래의 구조에서는 경사 조성 영역의 상측의 일부의 영역에 있어서만 상기의 효과를 얻을 수 있다.
한편, 제1의 SiGe층이 있는 본 발명의 구조에서는 이미 제1의 SiGe층에 왜곡 에너지가 축적되어 있기 때문에, 제2의 SiGe층의 막두께가 얇은 단계에서 전위의 생성이 제2의 SiGe층 내에서 시작되기 때문에, 제2의 SiGe층 내의 경사 조성 영역 전체에서 상기의 효과를 얻을 수 있고, 제2의 SiGe층의 표면 영역에 있어서의 관통 전위 밀도가 감소하고, 표면 거칠기의 악화도 억제된다.
또한, 본 발명의 반도체 기판은 상기 제1의 SiGe층이 Ge조성비(x)가 일정하고, 다음의 관계식;
tc(nm)=(1.9×10-3/ε(x)2) · 1n(tc/0.4)
ε(x)=(0.200326x + 0.026174x2) / a0
a0=5.43Å(a0는, Si의 격자 정수)
을 만족하는 임계 막두께 tc의 2배 미만의 두께인 기술이 채택된다.
또한, 본 발명의 반도체 기판의 제조 방법은 상기 제1의 층 형성 공정에 있어서, 상기 제1의 SiGe층의 Ge조성비(x)가 일정하고, 제1의 SiGe층을 다음의 관계식;
tc(nm)=(1.9×10-3/ε(x)2) · 1n(tc/0.4)
ε(x)=(0.200326x + 0.026174x2) / a0
a0=5.43Å(a0는, Si의 격자 정수)
을 만족하는 임계 막두께 tc의 2배 미만의 두께인 기술이 채택된다.
이러한 반도체 기판 및 반도체 기판의 제조 방법에서는 제1의 SiGe층의 Ge조성비가 일정하기 때문에, 같은 Ge조성비에서 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께가 가장 얇아지고, 가장 얇은 막두께로 본 발명의 효과를 얻을 수 있어서 성막에 필요로 하는 시간이 짧다고 하는 이점이 있다. 또한, 이러한 반도체 기판 및 반도체 기판의 제조 방법에서는, 제1의 SiGe층을 상기 관계식을 만족하는 임계 막두께(성막 온도에 관계없이 Ge조성비 및 격자 정수만으로부터 산출되는 전위가 발생하여 격자 완화가 발생되는 막두께를 말한다) tc의 2배 미만의 두께로 하는 것에 의하여, 제1의 SiGe층의 막두께를 용이하게 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께 내로 설정할 수 있다.
즉, 상기 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께는 성막 온도에 의해 변화하기 때문에, Ge조성비(x) 및 격자 정수만으로부터 이론적으로 구한 이상적인 임계 막두께 tc의 2배 미만으로 하면, 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇아져서 본 발명의 효과를 얻을 수 있다. 또한, 상기 임계 막두께는 평형 상태로 성막되는 것을 전제로 하고 있기 때문에 성막 온도에 관계없이 Ge조성비 및 격자 정수만으로 결정되지만 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께는 평형 상태 뿐만이 아니라 저온 성장 등의 비평형 상태로 성막된 경우도 포함한 것으로 성막 온도에 대응해 결정된다.
또한, 본 발명의 반도체 기판은 상기 제1의 SiGe층의 Ge조성비(x)가 0.05 이상이고 0.3 이하인 것이 바람직하다.
또한, 본 발명의 반도체 기판의 제조 방법은 상기 제1의 SiGe층의 Ge조성비(x)가 0.05 이상이고 0.3 이하인 것이 바람직하다.
또한, 본 발명의 반도체 기판의 제조 방법에서는 Si기판상에 SiGe층을 개재하여 왜곡된 Si층이 형성된 반도체 기판을 제조하고, 반도체 기판의 제2의 SiGe층 상에 직접 또는 다른 SiGe층을 개재하고 상기 왜곡된 Si층을 에피택셜 성장시키는 것이 바람직하다.
본 발명의 반도체 기판은 Si기판상에 SiGe층이 형성된 반도체 기판으로서, 상기 본 발명의 반도체 기판의 제조 방법에 의해 제작된 것을 특징으로 한다. 즉, 이 반도체 기판은 상기 본 발명의 반도체 기판의 제조 방법에 의해 제작되어 있기 때문에, 표면의 관통 전위가 적고 양호한 표면 거칠기를 가지고 있다.
이러한 반도체 기판 및 반도체 기판의 제조 방법에서는 상기 제1의 SiGe층의 Ge조성비(x)가 0.05 이상이고 0.3 이하이기 때문에, 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께가 너무 얇거나 너무 두껍거나 하는 일이 없고, 적당한 두께의 제1의 SiGe층으로 본 발명의 효과를 효과적으로 얻을 수 있다.
즉, 제1의 SiGe층의 Ge조성비(x)가 0.05보다 작은 경우는, 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께가 너무 두꺼워 지기 때문에, 제1의 SiGe층의 성막에 필요로 하는 시간이 길어지고, 또한 제1의 SiGe층의 표면 거칠기가 악화되어 버린다.
한편, 제1의 SiGe층의 Ge조성비(x)가 0.3보다 큰 경우는 매우 얇은 막두께에서 실제의 전위 생성이나 격자 완화가 현저하게 시작되기 때문에, 제1의 SiGe층을 제어성이 좋게 형성하는 것이 어렵다.
또한, 상기 제1의 SiGe층의 Ge조성비(x)가 0.05 이상이고 0.3 이하이면 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께가 적당한 두께가 되어 제1의 SiGe층 양측의 계면을 따라 전위가 집중하여 생성되고, 제1의 SiGe층 양측의 계면에 있어서의 전위의 생성이 제2의 SiGe층의 격자 완화를 돕는 효과를 효과적으로 얻을 수 있다.
또한, 본 발명의 반도체 기판은 상기 제2의 SiGe층이 상기 제1의 SiGe층 상에 직접 배치되고, 또한 층 전체가 Ge조성비가 표면을 향하여 점차 증가하는 경사 조성층인 구조가 채택된다.
또한, 본 발명의 반도체 기판의 제조 방법은 상기 제2의 SiGe층이 상기 제1의 SiGe층 상에 직접 배치되고, 또한 층 전체가 Ge조성비가 표면을 향하여 점차 증가하는 경사 조성층으로 하는 방법이 채택된다.
또한, 본 발명의 반도체 기판은 Si기판상에 SiGe층이 형성된 반도체 기판으로서, 상기 본 발명의 반도체 기판의 제조 방법에 의해 제작된 것을 특징으로 한다.
본 발명의 반도체 기판은 상기 제2의 SiGe층 상에 직접 또는 다른 SiGe층을 개재하고 왜곡된 Si층을 에피택셜 성장시키는 것을 특징으로 한다.
본 발명의 반도체 기판의 제조 방법은 상기 제2의 SiGe층 상에 직접 또는 다른 SiGe층을 개재하고 왜곡된 Si층을 에피택셜 성장시키는 공정을 가지는 것을 특징으로 한다.
또한, 본 발명의 반도체 기판은 Si기판상에 SiGe층을 개재하여 왜곡된 Si층이 형성된 반도체 기판으로서, 상기 본 발명의 반도체 기판의 제조 방법에 의해 제작된 것을 특징으로 한다.
이러한 반도체 기판 및 반도체 기판의 제조 방법에서는, 상기 제2의 SiGe층이 상기 제1의 SiGe층 상에 직접 배치되고, 또한 층 전체가 Ge조성비가 표면을 향하여 점차 증가하는 경사 조성층으로부터 이루어지기 때문에, 본 발명의 효과를 얻기 위해서 필요한 층이 낭비없이 배치되어 가장 얇은 막두께로 본 발명의 효과를 얻을 수 있고, 성막에 필요로 하는 시간이 짧다고 하는 이점이 있다.
이러한 반도체 기판의 제조 방법 및 반도체 기판에서는, 상기 제2의 SiGe층 상에 직접 또는 다른 SiGe층을 개재하고 왜곡된 Si층이 에피택셜 성장되므로 결함이 적고, 표면 거칠기가 작은 양질의 왜곡된 Si층을 얻을 수 있고, 예를 들면 왜곡된 Si층을 채널 영역으로 하는 MOSFET 등을 이용한 집적 회로용으로서 최적인 반도체 기판을 얻을 수 있다.
본 발명의 반도체 기판은 상기 SiGe층 상에 직접 또는 다른 SiGe층을 개재하고 왜곡된 Si층을 에피택셜 성장시키는 것을 특징으로 한다.
또한, 본 발명의 반도체 기판의 제조 방법은 상기 SiGe층 상에 직접 또는 다른 SiGe층을 개재하고 왜곡된 Si층을 에피택셜 성장시키는 것을 특징으로 한다.
또한, 본 발명의 반도체 기판은 Si기판상에 SiGe층을 개재하여 왜곡된 Si층이 형성된 반도체 기판으로서, 상기 본 발명의 왜곡된 Si층을 성장시키는 반도체 기판의 제조 방법에 의해 제작된 것을 특징으로 한다.
이러한 반도체 기판 및 반도체 기판의 제조 방법에서는, 상기 SiGe층 상에 직접 또는 다른 SiGe층을 개재하고 왜곡된 Si층을 에피택셜 성장시키므로 결함이 적고, 표면 거칠기가 작은 양질의 왜곡된 Si층을 얻을 수 있고, 예를 들면 왜곡된 Si층을 채널 영역으로 하는 MOSFET 등을 이용한 집적 회로용의 반도체 기판 및 그 제조 방법으로서 최적이다.
본 발명의 전계 효과형 트랜지스터는 SiGe층 상의 왜곡된 Si층에 채널 영역을 가지는 전계 효과형 트랜지스터로서, 상기 본 발명의 반도체 기판의 상기 왜곡된 Si층에 상기 채널 영역을 가지는 것을 특징으로 한다.
또한, 본 발명의 전계 효과형 트랜지스터의 제조 방법은 SiGe층 상에 에피택셜 성장시킨 왜곡된 Si층에 채널 영역이 형성된 전계 효과형 트랜지스터의 제조 방법으로서, 상기 본 발명의 반도체 기판의 제조 방법에 의해 제작된 반도체 기판의 상기 왜곡된 Si층에 상기 채널 영역을 형성시키는 것을 특징으로 한다.
또한, 본 발명의 전계 효과형 트랜지스터는 SiGe층 상에 에피택셜 성장시킨 왜곡된 Si층에 채널 영역이 형성된 전계 효과형 트랜지스터로서, 상기 본 발명의 전계 효과형 트랜지스터의 제조 방법에 의해 제작된 것을 특징으로 한다.
본 발명의 전계 효과형 트랜지스터의 제조 방법은 SiGe층 상에 에피택셜 성장시킨 왜곡된 Si층에 채널 영역이 형성된 전계 효과형 트랜지스터의 제조 방법으로서, 상기 본 발명의 왜곡된 Si층을 가지는 반도체 기판의 제조 방법에 의해 제작된 반도체 기판의 상기 왜곡된 Si층에 상기 채널 영역을 형성시키는 것을 특징으로 한다.
또한, 본 발명의 전계 효과형 트랜지스터는 SiGe층 상에 에피택셜 성장시킨 왜곡된 Si층에 채널 영역이 형성된 전계 효과형 트랜지스터로서, 상기 본 발명의 전계 효과형 트랜지스터의 제조 방법에 의해 제작된 것을 특징으로 한다.
이러한 전계 효과형 트랜지스터 및 전계 효과형 트랜지스터의 제조 방법에서는, 상기 본 발명의 반도체 기판 또는 상기 본 발명의 반도체 기판의 제조 방법에 의해 제작된 반도체 기판의 상기 왜곡된 Si층에 상기 채널 영역이 형성되므로, 양질의 왜곡된 Si층에 의해 고특성의 전계 효과형 트랜지스터를 높은 수율로 얻을 수 있다.
(실시예)
이하, 본 발명에 관한 제1 실시예를 도1 내지 도3을 참조하여 설명한다.
도1은 본 발명의 반도체 웨이퍼(반도체 기판)(W)의 단면 구조를 나타내는 것으로, 이 반도체 웨이퍼의 구조를 그 제조 프로세스와 같이 설명하면, 우선 CZ법등으로 인상 성장시켜 제작된 p형 혹은 n형 Si기판(1) 상에 도1 및 도2에 도시한 바와 같이 Ge조성비(x)가 일정(예를 들면 x = 0.15)하도록, 상술한 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇은 두께(예를 들면 300 nm)의 제1의 SiGe층(2)을 예를 들면 감압 CVD법에 의해 에피택셜 성장시킨다.
이 때, 제1의 SiGe층(2)이 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇게 성막 되기 때문에, 제1의 SiGe층(2) 성막 중에서는 막두께에 대응하여 왜곡 에너지가 커지지만 전위나 격자 완화는 거의 발생하지 않는다.
또한, 제1의 SiGe층(2)의 두께는, 다음의 관계식;
tc(nm)=(1.9×10-3/ε(x)2) · 1n(tc/0.4)
ε(x)=(0.200326x + 0.026174x2) / a0
a0=5.43Å(a0는, Si의 격자 정수)
을 만족하는 임계 막두께 tc의 2배 미만의 두께로 한다.
다음으로 제1의 SiGe층(2) 상에 제2의 SiGe층(3)을 에피택셜 성장시킨다. 이 제2의 SiGe층(3)은 그 Ge조성비(y)가 적어도 제1의 SiGe층(2)과의 접촉면에서 제1의 SiGe층(2)에 있어서의 Ge조성비(x)의 층중의 최대치보다 낮게 설정된다. 또한, 제2의 SiGe층(3)은 그 Ge조성비(y)가 표면을 향하여 점차 증가하는 경사 조성층(예를 들면, Ge조성비(y)가 0에서 0.3까지 증가하는 층)(경사 조성 영역)으로, 예를 들면 1.1 μm의 두께까지 성막된다.
제2의 SiGe층(3)의 에피택셜 성장이 시작되면 이미 제1의 SiGe층(2)에 왜곡 에너지가 축적되어 있기 때문에, 제2의 SiGe층(3)의 막두께가 얇은 단계에서 전위의 생성과 성장이 제1의 SiGe층(2) 양측의 계면 및 제2의 SiGe층(3) 내의 제1의 SiGe층(2)측에서 시작되고, 제1의 SiGe층(2) 및 제2의 SiGe층(3)의 격자 완화가 시작된다. 이 때, 제2의 SiGe층(3)의 Ge조성비가 제1의 SiGe층(2)의 접촉면에서 제1의 SiGe층(2)에 있어서의 층중의 Ge조성비의 최대치보다 낮기 때문에 전위는 제1의 SiGe층(2) 양측의 계면(2a, 2b)에 따라 집중하여 생성되고, 제1의 SiGe층(2) 양측의 계면(2a, 2b)에 있어서의 전위의 생성이 제2의 SiGe층(3)의 격자 완화를 도와서 제2의 SiGe층(3) 내에서의 전위의 생성이나 성장이 억제됨과 동시에 제2의 SiGe층(3) 표면의 표면 거칠기의 악화도 억제된다.
또한, Ge조성비(z)가 제2의 SiGe층(3)의 최종적인 Ge조성비와 같은(예를 들면, z가 0.3) 일정 조성비의 SiGe 완화층(4)을 소정의 두께(예를 들면, 0.75 μm)로만 에피택셜 성장시키고, 다음에 해당 SiGe 완화층(4) 상에 단결정 Si를 에피택셜 성장시켜 왜곡된 Si층(5)을 소정의 두께(예를 들면, 20 nm)로만 형성하는 것에 의해 본 실시예의 반도체 웨이퍼(W)가 제작된다.
또한, 상기 감압 CVD법에 의한 성막은 캐리어 가스로서 H2를 이용하고, 소스 가스로서 SiH4 및 GeH4를 이용하고 있다.
이와 같이 본 실시예의 반도체 웨이퍼(W)에서는, 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇게 제1의 SiGe층(2)의 막두께를 설정하고, 제2의 SiGe층(3)의 Ge조성비(y)를 적어도 제1의 SiGe층(2)과의 접촉면에서 제1의 SiGe층(2)에 있어서의 Ge조성비(x)의 층중의 최대치보다 낮게 하기 때문에, Si기판(1)과 제1의 SiGe층(2)의 계면(2a) 및 제1의 SiGe층(2)과 제2의 SiGe층(3)의 계면(2b)에 효율적으로 전위를 집중시킬 수가 있어서, 관통 전위 밀도 및 표면 거칠기를 저감하는 것 등이 가능하다.
또한, 제1의 SiGe층(2)의 Ge조성비가 일정하기 때문에, 같은 Ge조성비로 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께가 가장 얇아져서 가장 얇은 막두께에서 본 발명의 효과를 얻을 수 있고, 성막에 필요로 하는 시간이 짧다 고 하는 이점이 있다.
또한, 제1의 SiGe층(2)을 상기 관계식을 만족하는 임계 막두께 tc의 2배 미만의 두께로 하는 것에 의해, 후술하는 실험 결과에 근거하여 제1의 SiGe층(2)의 막두께를 용이하게 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께 내로 설정할 수 있다.
또한, 본 실시예에서는 제2의 SiGe층(3)이 Ge조성비를 점차 증가시킨 경사 조성층(경사 조성 영역)으로 이루어지는 것에 의해, 전위가 균등하게 생성되어 전위끼리의 뒤엉킴이 일어나고, 제2의 SiGe층(3) 중의 전위 밀도가 감소함과 동시에 전위의 성장이 횡방향으로 유도되는 것에 의해, 표면 영역에 있어서의 관통 전위 밀도가 감소하고, 표면 거칠기의 악화도 억제되는 효과가 있다.
또한, 본 실시예에서는 제2의 SiGe층(3)의 성막 전에 이미 제1의 SiGe층(2)에 왜곡 에너지가 축적되어 있기 때문에, 제2의 SiGe층(3)의 막두께가 얇은 단계에서 전위의 생성이 제2의 SiGe층(3) 내에서 시작되기 때문에 제2의 SiGe층(3) 내의 경사 조성 영역 전체에서 상기의 효과를 얻을 수 있고, 제2의 SiGe층(3)의 표면 영역에 있어서의 관통 전위 밀도가 감소하고, 표면 거칠기의 악화도 억제된다.
게다가 제1의 SiGe층(2)은 Si기판(1) 표면에 있어서의 수분이나 산소 성분 혹은 탄소 성분 등의 불순물을 제거하는 층으로서 기능하고, Si기판(1)의 표면 오염에 기인한 결함을 억제하는 효과가 있다.
다음으로 본 발명의 상기 반도체 웨이퍼(W)를 이용한 전계 효과형 트랜지스 터(MOSFET)를 그 제조 프로세스와 같이 도3을 참조하여 설명한다.
도3은 본 발명의 전계 효과형 트랜지스터의 개략적인 구조를 나타내는 것으로, 이 전계 효과형 트랜지스터를 제조하려면 상기의 제조 공정으로 제작한 반도체 웨이퍼(W) 표면의 왜곡된 Si층(5) 상에 SiO2의 게이트 산화막(6) 및 게이트 폴리 실리콘막(7)을 순차적으로 퇴적한다. 그리고, 채널 영역이 되는 부분상의 게이트 폴리 실리콘막(7) 상에 게이트 전극(도시되지 않음)을 패터닝하여 형성한다.
다음으로 게이트 산화막(6)도 패터닝하여 게이트 전극 아래 이외의 부분을 제거한다. 또한, 게이트 전극을 마스크로 이용한 이온 주입에 의해, 왜곡된 Si층(5) 및 완화층(4)에 n형 혹은 p형의 소스 영역(S) 및 드레인 영역(D)을 자기 정합적(自己 整合的)으로 형성한다. 이후, 소스 영역(S) 및 드레인 영역(D) 상에 소스 전극 및 드레인 전극(도시되지 않음)을 각각 형성하여, 왜곡된 Si층(5)이 채널 영역이 되는 n형 혹은 p형 MOSFET를 제조한다.
이와 같이 제작된 MOSFET에서는 상기 제조법으로 제작된 반도체 웨이퍼(W)상의 왜곡된 Si층(5)에 채널 영역이 형성되므로, 양질의 왜곡된 Si층(5)에 의해 고특성인 MOSFET를 높은 수율로 얻을 수 있다.
다음에, 본 발명에 관한 제2 실시예에 대해서 도4를 참조하여 설명한다.
제2 실시예와 제1 실시예의 다른 점은, 제1 실시예에 있어서의 제1의 SiGe층(2)에서는 Ge조성비가 일정하게 설정되어 있는데 비해서, 제2 실시예에서는 도4에 나타낸 바와 같이 제1의 SiGe층(12)의 Ge조성비(x)를 Si기판(1)과의 접촉면에서 층중의 최대치로 하여 Ge조성비(x)를 점차 감소시키고 있는 점이다.
즉, 본 실시예에서는 제1의 SiGe층(12)의 형성 공정에 있어서, 성막을 시작할 때에는 Ge조성비(x)를 0.2로 하고, 그 후 서서히 감소시켜 최종적으로는 Ge조성비(x)를 거의 0까지 변화시켜서 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇은 소정의 두께(예를 들면, 350 nm)로만 성장시킨 경사 조성층으로 한다.
본 실시예에서는 제1의 SiGe층(12)의 Ge조성비(x)를 Si기판(1)과의 접촉면에서 층중의 최대치로 하는 것에 의해, 성막 시의 왜곡 에너지가 Si기판(1)과의 계면측에 집중하게 되어 제2의 SiGe층(3) 성막을 시작할 때에 생기는 격자 완화의 경우에, 제2의 SiGe층(3)과의 계면보다 Si기판(1)과의 계면에 많은 전위를 발생시킬 수 있다. 이에 따라, 제2의 SiGe층(3) 표면측으로부터 이격된 위치에 전위를 집중시킬 수가 있어서, 제1 실시예와 동일하게 관통 전위나 표면 거칠기를 저감시키는 것이 가능하게 된다.
다음으로 본 발명에 관한 제3 실시예에 대해서 도5를 참조하여 설명한다.
제3 실시예와 제2 실시예의 다른 점은, 제2 실시예의 제2의 SiGe층(12)이 Ge조성비를 점차 감소시킨 경사 조성층인데 비해서, 제3 실시 형태에서는 도5에 나타낸 바와 같이 제1의 SiGe층(22)의 형성 공정에 있어서, 성막을 시작할 때에는 Ge조성비(x)를 0.2로 하고, 그 후 서서히 감소시켜 Ge조성비(x)를 거의 0까지 변화시켜서 소정의 두께(예를 들면, 175 nm)로 성막한 후에, 다시 Ge조성비(x)를 서서히 증가시켜 최종적으로 0.2까지 소정의 두께(예를 들면, 175 nm)로 성막한 조성 변화층 으로 한 점에서 차이가 난다.
또한, 이 제1의 SiGe층(22)의 두께도 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇게 설정한다.
이 제3 실시예에 있어서도, 제1의 SiGe층(22)의 Ge조성비(x)가 Si기판(1) 및 제2의 SiGe층(3)의 접촉면에서 층중의 최대치가 되므로, 제1 실시 형태와 동일하게 Si기판(1) 및 제2의 SiGe층(3)의 계면에 많은 전위를 발생시키는 것이 가능하다.
다음으로 본 발명에 관한 제4 실시예 및 제5 실시예에 대해서 도6 및 도7을 참조하여 설명한다.
제4 실시예와 제1 실시예의 다른 점은 제1 실시예에 있어서의 제1의 SiGe층(2)에서는 Ge조성비가 일정하게 설정되어 있는데 비해서, 제4 실시예에서는 도6에 나타낸 바와 같이 제1의 SiGe층(32)의 Ge조성비(x)를 거의 0에서 서서히 증가시켜 최종적으로 0.2까지 하여 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇은 소정 두께(예를 들면, 350 nm)로 성막하고 있는 점이다.
또한, 제5 실시예와 제1 실시예의 다른 점은 제1 실시예에 있어서의 제1의 SiGe층(2)에서는 Ge조성비가 일정하게 설정되어 있는데 비해서, 제5 실시 형태에서는 도7에 나타낸 바와 같이 제1의 SiGe층(42)의 Ge조성비(x)를 거의 0으로부터 서서히 증가시켜 0.2까지 소정 두께(예를 들면, 175 nm)로 성막하고, 또한 그 후 Ge조성비(x)를 0.2로부터 서서히 감소시켜 거의 0까지 소정 두께(예를 들면, 175 nm)로 성막하고 있는 점이다. 또한, 제1의 SiGe층(42)의 두께는 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇게 설정된다.
이러한 제4 및 제5 실시예에서는 모두 제1의 SiGe층(32, 42)이 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇은 막두께로 형성되기 때문에, 제2의 SiGe층(3)의 성막시에 제1의 SiGe층(32, 42)의 양측의 계면에 전위가 집중적으로 발생하고, 관통 전위나 표면 거칠기를 저감할 수 있다. 또한, 제4 및 제5 실시예에서는 제1의 SiGe층(32, 42)의 층중에 있어서의 Ge조성비의 최대치가 Si기판(1)과의 계면 측에 없기 때문에, 제1 및 제2 실시예 쪽이 보다 더 관통 전위 및 표면 거칠기의 개선 효과를 얻을 수 있다.
또한, 본 발명의 기술 범위는 상기 실시 형태로 한정되는 것은 아니고, 본 발명의 취지를 일탈하지 않는 범위에 있어서 여러 가지의 변경을 가하는 것이 가능하다.
예를 들면, 상기 각 실시예에서는 제1의 SiGe층 안에 있어서 막두께에 대한 Ge조성비의 분포로서 5가지 방법의 분포로 했지만 다른 분포로 해도 상관없다. 예를 들면, 제1의 SiGe층을 Ge조성비가 다른 복수의 SiGe층으로부터 이루어지는 다층막으로 해도 상관없다. 또한, 상기 다층막에서 Si층을 포함한 다층막으로 해도 상관없다.
또한, 상기 각 실시예에서는 제1의 SiGe층 내에서 Ge조성비를 변화시키는 경우 막두께에 대해서 일정 비율로 조성을 변화시켰지만, 그 비율을 일정하지 않은 구조로 해도 상관없다.
또한, 제1의 SiGe층은 Ge를 포함하는 층이고, 왜곡 에너지를 축적할 수 있으면 좋고, 이것들 이외의 어떠한 Ge조성비의 분포라도 상관없다.
또한, 상기 각 실시예에서는 제2의 SiGe층 전체를 Ge조성비가 점차 증가하는 경사 조성층으로 했지만, 경사 조성층과 균일 조성층으로부터 이루어지는 다층 구조의 층으로 해도 상관없다. 또한, Si층을 포함한 다층막으로 해도 상관없다.
또한, 상기 각 실시예에서는 제2의 SiGe층 내에서 Ge조성비를 표면을 향하여 점차 증가시킨 경사 조성 영역을 막두께에 대해서 일정 비율로 조성을 변화시켰지만, 그 비율을 일정하지 않은 구조로 해도 상관없다. 또한, 그 조성 경사를 계단 상태의 Ge조성비의 변화로 해도 상관없다.
또한, 상기 각 실시예에서는 제1의 SiGe층 상에 직접 제2의 SiGe층을 배치했지만, Si층을 개재하고 제2의 SiGe층을 배치해도 상관없다.
또한, 상기 각 실시예의 반도체 웨이퍼(W)의 왜곡된 Si층 위에, 더욱 SiGe층을 성막해도 상관없다.
또한, 상기 각 실시예에서는 MOSFET용의 기판으로서 SiGe층을 가지는 반도체 웨이퍼를 제작했지만, 다른 용도에 적용하는 기판으로 해도 상관없다. 예를 들면, 본 발명의 반도체 기판의 제조 방법 및 반도체 기판을 태양 전지용의 기판에 적용해도 좋다. 즉, 상술한 각 실시예의 Si기판상에 최표면(最表面)에서 100% Ge가 되도록 Ge조성비를 점차 증가시킨 경사 조성층의 SiGe층을 성막하고, 더욱 이 위에 GaAs(갈륨 비소)를 성막하는 것으로, 태양 전지용 기판을 제작해도 좋다. 이 경우, 저전위 밀도로 고특성의 태양 전지용 기판을 얻을 수 있다.
또한, 본 발명에 관한 반도체 기판의 제조 방법에 의하면, 왜곡된 실리콘을 가지는 고품위(高品位)의 전위가 적은 SOI(Silicon on insulator) 구조의 반도체 기판을 얻는 것이 가능하다. 왜곡된 실리콘을 가지는 SOI 구조의 반도체 기판은, 소위 스마트 커트법에 의해 제조가 가능하다. 스마트 커트법은 수소 주입 디라미네이션(Delamination)법이라고도 불리고, 실리콘 단결정에 수소 이온 특히 정이온을 주입하는 것에 의해, 실리콘의 결정 격자가 부분적으로 절단되는 현상을 이용하여 박막을 자르는 방법이다. 이와 같이 하여 제조된 SiGe/SiO2/Si 라고 하는 SOI 구조를 가지는 본원의 반도체 기판은, 예를 들면 미국 특허 번호 제5,906,951호에 기재되어 있는 것과 같이 SOI 기판의 제조에 매우 적합하게 이용하는 것이 가능하다.
다음에, 본 발명에 관한 반도체 기판을 실제로 제작했을 때의 SIMS(Secondary Ion Mass Spectrometry)에 의한 분석 결과, 관통 전위 밀도, 표면 거칠기 및 표면 광학 현미경 사진의 관찰 결과를 설명한다.
제작한 반도체 기판은 상기 제1 실시예에 대응하는 것으로, 제1의 SiGe층(2)의 Ge조성비를 0.1, 0.15, 0.2로 하고, 제1의 SiGe층(2)의 막두께를 달리하여 복수 제작한 것이다. 또한, 비교를 위하여 종래 기술, 즉 제1의 SiGe층이 없는 것도 제작했다.
이러한 반도체 기판 가운데 제1의 SiGe층의 Ge 조성비 및 막두께를 각각 0.15 및 300 nm로 한 기판에 대해서, 막두께에 대한 Ge조성비의 분포를 SIMS에 의해 분석한 결과를 도8에 나타낸다.
이러한 반도체 기판의 관통 전위 밀도 및 표면 거칠기의 측정 결과를 각각 도9 및 도10에 나타낸다. 또한, 관통 전위 밀도는 에치 피트(Etch pit) 밀도로 나타내고, 표면 거칠기는 RMS(Root Mean Square)로 나타내고 있다. 표면거칠기의 측 정은 1mm의 구간에 대해서 1차원 거칠기를 측정하여 수행되었으며, 에치 피트 밀도에 의한 관통 전위 밀도는 에칭후의 시료를 1000배로 촬영한 광학현미경 사진을 200%로 확대하고, 12×16㎠의 영역에서 에치 피트의 개수를 세어 구하였다.
이러한 도면으로부터도 알 수 있듯이 종래 기술(제1의 SiGe층의 두께 0)의 경우에 비해서, 제1의 SiGe층의 막두께가 적어도 임계 막두께 tc의 2배 미만인 경우, 관통 전위 밀도 및 표면 거칠기 양쪽 모두 저감되고 있다.
또한, 종래 기술(제1의 SiGe층의 두께 0)의 경우 및 상기 실시예 중에서 제1의 SiGe층의 Ge조성비가 0.2로 제1의 SiGe층의 두께가 180 nm인 경우에 대해서, 표면의 광학 현미경 사진을 각각 도11 및 도12에 나타낸다. 도11 및 도12는 1000배로 촬영한 현미경 사진을 200%로 확대한 것이다.
이러한 도면으로부터도 알 수 있듯이 종래 기술의 경우에 비해서 본 실시예의 경우는 에치 피트의 암점(暗点, 검은 점)이 매우 적게 형성되어 있다.
또한, 이러한 본 발명의 실시예에 대해서 도24A ~ 24G에 TEM(Transmission Electron Microscope, 투과형 전자 현미경)에 의해 성막 과정을 관찰한 결과의 사진을 나타낸다. 도24A ~ 24C는 종래의 제조 방법에 의한 성막의 경과를 나타내고 있고, 도24D ~ 24G는 본원의 반도체 기판의 제조 방법의 제1 실시예에 의한 성막의 경과를 나타내고 있다. 도24B와 도24E는 경사조성층이 형성된 단계의 같은 시점에서의 사진이고, 도24C와 도24F는 그 이전의 경사조성층의 성막 과정에 있어서의 같은 시점의 사진이다. 또한, 도24G는 Si기판상에 제1 SiGe층이 형성된 단계의 사진 이고, 도24A와 도24D는 경사조성층상에 일정조성비의 SiGe완화층이 형성된 단계의 같은 시점의 사진이다. 도24C에 있어서는 아직 완화가 시작되어 있지 않다. 이에 비하여 도24F에 의하면, 제1의 SiGe층과 Si기판의 계면 및 제1의 SiGe층과 제2의 SiGe층의 계면에 많은 전위가 발생되어 있고, 제2의 SiGe층의 표면 측에는 전위가 매우 적은 것 및 제1의 SiGe층의 양 계면에서 이미 완화가 진행되어 있는 것을 확인할 수 있다.
또한, 상기 제2 ~ 제5 실시예에 대응하는 반도체 기판을 실제로 제작하고, 상기와 동일하게 표면 거칠기를 측정한 결과를 도13의 표에 나타낸다. 또한, 어느 쪽도 제1의 SiGe층의 최대 Ge조성비는 0.2로 하고 있고, 막두께를 350 nm로 하고 있다. 도13에서 알 수 있듯이 이러한 실시예에 있어서, 제2 실시예 및 제3 실시 형태에 대응하는 실시예가 다른 실시예보다도 양호한 결과를 얻고 있다. 제2 실시 형태에 대응하는 실시예에 대해서, 제1의 SiGe층의 막두께에 대한 관통 전위 밀도 및 표면 거칠기의 측정 결과를 각각 도14 및 도15에 나타낸다. 제1 실시예의 경우와 동일하게 종래 기술(제1의 SiGe층의 두께 0)의 경우에 비해서, 제1의 SiGe층의 막두께가 적어도 임계 막두께 tc의 2배 미만인 경우, 관통 전위 밀도 및 표면 거칠기 어느 쪽도 저감되고 있다.
본 발명에 관한 제6 실시예를 도1, 3, 16, 17, 18을 참조하면서 이하에 설명한다.
도1은 본 발명의 반도체 웨이퍼(반도체 기판)(W)의 단면 구조를 나타내는 것 이고, 이 반도체 웨이퍼의 구조를 그 제조 프로세스와 같이 설명하면, 우선 CZ법등으로 인상, 성장시켜 제작된 p형 혹은 n형 Si기판(1) 상에, 도1 및 도16에 나타낸 바와 같이 Ge조성비(x)가 일정(예를 들면 x = 0.15)하도록 상술한 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇은 두께(예를 들면 300 nm)의 제1의 SiGe층(2)을, 예로 들어 감압 CVD법에 의해 에피택셜 성장시킨다.
이 때, 제1의 SiGe층(2)이 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇게 성막 되기 때문에, 제1의 SiGe층(2) 성막 중에서는 막두께에 대응해 왜곡 에너지가 커지지만 전위나 격자 완화는 거의 발생하지 않는다.
또한, 제1의 SiGe층(2)의 두께는 다음의 관계식;
tc(nm)=(1.9×10-3/ε(x)2) · 1n(tc/0.4)
ε(x)=(0.200326x + 0.026174x2) / a0
a0=5.43Å(a0는, Si의 격자 정수)
을 만족하는 임계 막두께 tc의 2배 미만의 두께로 한다.
다음으로 제1의 SiGe층(2) 상에 제2의 SiGe층(3)을 에피택셜 성장시킨다. 이 제2의 SiGe층(3)은 그 Ge조성비(y)가 적어도 제1의 SiGe층(2)과의 접촉면에서 제1의 SiGe층(2)에 있어서의 Ge조성비(x)의 층중의 최대치보다 낮게 설정된다. 또한, 제2의 SiGe층(3)은 Ge조성비(x)가 0으로부터 y(예를 들면 y = 0.3)까지 성막 방향으로 경사를 가지고 계단 상태로 변화하는 Si1 - xGex의 계단 경사층이다.
다음으로 제2의 SiGe층(3)상에 Ge조성비가 일정한 Si1 - yGey의 완화층(4)을 에피택셜 성장시킨다. 나아가 Ge조성비(z)(본 실시예에서는 z = y)로 Si1 - zGez의 완화층(4) 상에 Si를 에피택셜 성장시켜 왜곡된 Si층(5)을 형성하는 것에 의해, 본 실시예의 왜곡된 Si층을 마련한 반도체 웨이퍼(W)가 제작된다. 또한 각층의 막두께는, 예를 들면 제2의 SiGe층(3)이 1.5 μm, 완화층(4)이 0.7 ~ 0.8 μm, 왜곡된 Si층(5)이 15 ~ 22 nm이다.
상기 제2의 SiGe층(3)의 성막은 도16에서 도18에 나타낸 바와 같이, 표면을 향하여 Ge조성비를 소정값까지 점차 증가시킨 SiGe의 경사 조성층(3a)을 에피택셜 성장시키는 공정과, 경사 조성층(3a)의 최종적인 Ge조성비로 경사 조성층(3a) 상에 SiGe의 일정 조성층(3b)을 에피택셜 성장시키는 공정을 연속하는 Ge조성비로 복수회 반복해서 행해진다. 또한, 제2의 SiGe층(3) 하면의 Ge조성비는 제1의 SiGe층(2) 상면의 Ge조성비보다 낮게 설정된다. 또한, 본 실시예에서는 제2의 SiGe층(3)의 Ge조성비를 0으로부터 점차 증가시키고 있다.
예를 들면, 본 실시예에서는 경사 조성층(3a) 및 일정 조성층(3b)의 에피택셜 성장 공정을 5회 반복해서 행하여 제2의 SiGe층(3)을 형성한다. 즉, 1회의 경사 조성층(3a) 및 일정 조성층(3b)의 에피택셜 성장 공정을 1 스텝으로 하면, 우선 최초의 스텝으로서 제1의 경사 조성층(3a)을 Si기판(1)상에 Ge조성비를 0으로부터 0.06까지 점차 증가시키면서 성장시키고, 그 위에 Ge조성비가 0.06인 제1의 일정 조성층(3b)을 형성한다. 다음에, 제2의 스텝으로서 Ge조성비 0.06의 제1의 일정 조 성층(3b) 상에 제2의 경사 조성층(3a)을 Ge조성비를 0.06에서 0.12까지 점차 증가시키면서 성장시키고, 그 위에 Ge조성비가 0.12의 제2의 일정 조성층(3b)을 형성한다.
그리고, 제3의 스텝으로서 Ge조성비 0.12의 제2의 일정 조성층(3b) 상에 제3의 경사 조성층(3a)을 Ge조성비를 0.12에서 0.18까지 점차 증가시키면서 성장시키고, 그 위에 Ge조성비가 0.18의 제3의 일정 조성층(3b)을 형성한다. 다음에, 제4의 스텝으로서 Ge조성비 0.18의 제3의 일정 조성층(3b) 상에 제4의 경사 조성층(3a)을 Ge조성비를 0.18에서 0.24까지 점차 증가시키면서 성장시키고, 그 위에 Ge조성비가 0.24의 제4의 일정 조성층(3b)을 형성한다. 게다가 마지막 스텝으로서 Ge조성비 0.24의 제4의 일정 조성층(3b) 상에 제5의 경사 조성층(3a)을 Ge조성비를 0.24에서 0.3까지 점차 증가시키면서 성장시키고, 그 위에 Ge조성비가 0.3의 제5의 일정 조성층(3b)을 형성한다. 또한, 본 실시예에서는 각 경사 조성층(3a) 및 각 일정 조성층(3b)의 막두께는 어느 쪽도 동일하게 설정되어 있다.
상기 제2의 SiGe층(3)의 에피택셜 성장이 시작되면 이미 제1의 SiGe층(2)에 왜곡 에너지가 축적되어 있기 때문에, 제2의 SiGe층(3)의 막두께가 얇은 단계에서 전위의 생성과 성장이 제1의 SiGe층(2) 양측의 계면 및 제2의 SiGe층(3) 내의 제1의 SiGe층(2) 측에서 시작되고, 제1의 SiGe층(2) 및 제2의 SiGe층(3)의 격자 완화가 시작된다. 이 때, 제2의 SiGe층(3)의 Ge조성비가 제1의 SiGe층(2)의 접촉면에서 제1의 SiGe층(2)에 있어서의 층중의 Ge조성비의 최대치보다 낮기 때문에, 전위는 제1의 SiGe층(2) 양측의 계면(2a, 2b)에 따라 집중하여 생성되고, 제1의 SiGe층(2) 양측의 계면(2a, 2b)에 있어서의 전위의 생성이 제2의 SiGe층(3)의 격자 완화를 도와서 제2의 SiGe층(3) 내에서의 전위의 생성이나 성장이 억제됨과 동시에, 제2의 SiGe층(3) 표면의 표면 거칠기의 악화도 억제된다.
또한, Ge조성비(z)가 제2의 SiGe층(3)의 최종적인 Ge조성비와 같도록(예를 들면, z가 0.3) 일정 조성비의 SiGe 완화층(4)을 소정 두께(예를 들면, 0.75 μm)로만 에피택셜 성장시키고, 다음에 해당 SiGe 완화층(4) 상에 단결정 Si를 에피택셜 성장시켜서 왜곡된 Si층(5)을 소정 두께(예를 들면, 20 nm)로만 형성하는 것에 의해, 본 실시예의 반도체 웨이퍼(W)가 제작된다.
또한, 상기 감압 CVD법에 따르는 성막은 예를 들면 캐리어 가스로서 H2를 이용하고, 소스 가스로서 SiH4 및, GeH4를 이용하고 있다.
이와 같이 본 실시예의 반도체 웨이퍼(W)에서는 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇게 제1의 SiGe층(2)의 막두께를 설정하고, 제2의 SiGe층(3)의 Ge조성비(y)를 적어도 제1의 SiGe층(2)과의 접촉면에서 제1의 SiGe층(2)에 있어서의 Ge조성비(x)의 층중의 최대치보다 낮게 하기 때문에, Si기판(1)과 제1의 SiGe층(2)의 계면(2a) 및 제1의 SiGe층(2)과 제2의 SiGe층(3)의 계면(2b)에 효율적으로 전위를 집중시킬 수가 있어서 관통 전위 밀도 및 표면 거칠기를 저감하는 것 등이 가능하다.
또한, 제1의 SiGe층(2)의 Ge조성비가 일정하기 때문에, 같은 Ge조성비로 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께가 가장 얇아지게 되어, 가장 얇은 막두께로 본 발명의 효과를 얻을 수 있고, 성막에 필요로 하는 시간이 짧다고 하는 이점이 있다.
또한, 제1의 SiGe층(2)을 상기 관계식을 만족하는 임계 막두께 tc의 2배 미만의 두께로 하는 것에 의해, 후술 하는 실험 결과에 근거하여 제1의 SiGe층(2)의 막두께를 용이하게 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께 내로 설정할 수 있다.
또한, 본 실시예에서는 제2의 SiGe층(3)의 성막 전에 이미 제1의 SiGe층(2)에 왜곡 에너지가 축적되어 있기 때문에, 제2의 SiGe층(3)의 막두께가 얇은 단계에서 전위의 생성이 제2의 SiGe층(3) 내에서 시작되기 때문에, 제2의 SiGe층(3) 내의 경사 조성 영역 전체에서 상기의 효과를 얻을 수 있고, 제2의 SiGe층(3)의 표면 영역에 있어서의 관통 전위 밀도가 감소하고, 표면 거칠기의 악화도 억제된다.
또한, 제1의 SiGe층(2)은 Si기판(1) 표면에 있어서의 수분이나 산소 성분 혹은 탄소 성분 등의 불순물을 제거하는 층으로서 기능하고, Si기판(1)의 표면 오염에 기인한 결함을 억제하는 효과가 있다.
또한, 본 실시예에서는 제2의 SiGe층(3)의 형성에 있어서, 표면을 향하여 Ge조성비를 점차 증가시킨 SiGe의 경사 조성층(3a)을 에피택셜 성장시키는 공정과, 경사 조성층(3a)의 최종적인 Ge조성비로 경사 조성층(3a) 상에 SiGe의 일정 조성층(3b)을 에피택셜 성장시키는 공정을 연속하는 Ge조성비로 복수회 반복하기 때문에, 경사 조성층(3a)과 일정 조성층(3b)이 교대로 복수단 형성되어 Ge조성비가 경 사 계단 상태의 층이 되어, 상술한 바와 같이 전위 밀도가 적고, 또한 표면 거칠기가 적은 SiGe층을 형성할 수 있다.
즉, 본 실시예에서는 격자 완화에 필요한 전위를 균등하게 발생시킴과 동시에, 전위를 가능한 한 횡방향으로 진행하게 하여 표면상에 관통하여 나오지 않도록 SiGe층을 성막시킬 수가 있기 때문에, 양호한 표면 상태를 얻을 수 있다.
다음에, 본 발명의 상기 반도체 웨이퍼(W)를 이용한 전계 효과형 트랜지스터(MOSFET)를 그 제조 프로세스와 같이 도3을 참조하여 설명한다.
도3은 본 발명의 전계 효과형 트랜지스터의 개략적인 구조를 나타내는 단면도로서, 이 전계 효과형 트랜지스터를 제조하는데에는 상기의 제조 공정으로 제작한 반도체 웨이퍼(W) 표면의 왜곡된 Si층(5) 상에 SiO2의 게이트 산화막(6) 및 게이트 폴리 실리콘막(7)을 순차적으로 퇴적한다. 그리고, 채널 영역이 되는 부분 위의 게이트 폴리 실리콘막(7) 상에 게이트 전극(도시되지 않음)을 패터닝하여 형성한다.
다음에, 게이트 산화막(6)도 패터닝하여 게이트 전극 하부 이외의 부분을 제거한다. 또한, 게이트 전극을 마스크로 이용한 이온 주입에 의하여, 왜곡된 Si층(5) 및 완화층(4)에 n형 혹은 p형의 소스 영역(S) 및 드레인 영역(D)을 자기 정합적으로 형성한다. 이 후, 소스 영역(S) 및 드레인 영역(D) 상에 소스 전극 및 드레인 전극(도시되지 않음)을 각각 형성하여 왜곡된 Si층(5)이 채널 영역이 되는 n형 혹은 p형 MOSFET를 제조한다.
이와 같이 제작된 MOSFET에서는 상기 제조법으로 제작된 반도체 웨이퍼(W) 상의 왜곡된 Si층(5)에 채널 영역이 형성되므로, 양질의 왜곡된 Si층(5)에 의해 고특성인 MOSFET를 높은 수율로 얻을 수 있다.
다음에 본 발명에 관한 제7 실시예에 대해서 도19 및 도20을 참조하여 설명한다.
제7 실시예와 제6 실시예의 다른 점은 제6 실시예에 있어서의 제2의 SiGe층(3)에서는 경사 조성층(3a) 및 일정 조성층(3b)의 막두께가 각각 동일하게 설정되어 있는데 비해서, 제7 실시예에서는 도19 및 도20에 나타낸 바와 같이 경사 조성층(13a) 및 일정 조성층(13b)을 에피택셜 성장시키는 공정에 있어서, 각각 반복할 때마다 경사 조성층(13a) 및 일정 조성층(13b)의 두께를 점차 얇게 하여 제2의 SiGe층(13)을 형성하고 있는 점이다. 또한, 제6 실시예에서는 경사 조성층(3a) 및 일정 조성층(3b)의 에피택셜 성장 공정을 5회 반복해서 행하고 있지만, 본 실시예에서는 경사 조성층(13a) 및 일정 조성층(13b)의 에피택셜 성장 공정을 4회 반복해서 행하여 제2의 SiGe층(13)을 형성하고 있는 점에서도 차이가 있다.
즉, 본 실시예에서는 경사 조성층(13a) 및 일정 조성층(13b)의 에피택셜 성장 공정에 있어서, 제1의 경사 조성층(13a) 및 제1의 일정 조성층(13b)을 성장시킨 후에, 제1의 경사 조성층(13a) 및 제1의 일정 조성층(13b)보다 얇게 제2의 경사 조성층(13a) 및 제2의 일정 조성층(13b)을 성장시킨다. 또한, 동일하게 하여 제2의 경사 조성층(13a) 및 제2의 일정 조성층(13b)보다 얇게 제3의 경사 조성층(13a) 및 제2의 일정 조성층(13b)을 성장시키고, 마지막으로 제3의 경사 조성층(13a) 및 제3 의 일정 조성층(13b)보다 얇게 제4의 경사 조성층(13a) 및 제4의 일정 조성층(13b)를 성장시켜서 제2의 SiGe층(13)을 형성한다.
즉, 제1의 경사 조성층(13a) 및 제1의 일정 조성층(13b)을 l1, 제2의 경사 조성층(13a) 및 제2의 일정 조성층(13b)를 l2, 제3의 경사 조성층(13a) 및 제3의 일정 조성층(13b)을 l3, 제4의 경사 조성층(13a) 및 제4의 일정 조성층(13b)을 l4로 하면, l1 > l2 > l3 > l4 가 되도록 적층한다.
또한, 전위가 생기는 임계 막두께는 Ge조성비에 의해 바뀌지만, 상기 각층은 이 임계 막두께보다는 두껍게 설정되어 격자 완화에 필요한 전위를 각층에서 균등하게 생기도록 하고 있다.
또한, 각 경사 조성층(13a)에 있어서의 Ge조성비의 경사는 각각 같게 되도록 설정되어 있다.
전술한 바와 같이 전위는 Ge조성비가 높을수록 발생하기 쉬워지므로, 제6 실시 형태와 같이 동일한 두께로 성막을 반복했을 경우, 상층일수록 전위가 많이 발생하는데 비해서, 본 실시예와 같이 반복할 때마다 경사 조성층(13a) 및 일정 조성층(13b)의 두께를 점차 얇게 하는 것에 의해, 각층에서 보다 전위를 균등하게 발생시킬 수 있다.
다음에, 본 발명에 관한 제8 실시예에 대해서 도21A ~ 21D를 참조하여 설명한다.
제8 실시예와 제6 실시예의 다른 점은 제6 실시예에 있어서의 제1의 SiGe 층(2)에서는 Ge조성비가 일정하게 설정되어 있는데 비해서, 제8 실시예에서는 도21A ~ 21D에 나타낸 바와 같이 제1의 SiGe층의 Ge조성비(x)가 일정하지 않은 점이다. 예를 들면, 본 실시예의 제1의 예는 도21A에 나타낸 바와 같이 제1의 SiGe층(12)의 Ge조성비(x)를 Si기판(1)과의 접촉면에서 층중의 최대치로 하여 Ge조성비(x)를 점차 감소시키고 있다.
즉, 본 실시예의 제1의 예에서는 제1의 SiGe층(12)의 형성 공정에 있어서, 성막을 시작할 때에는 Ge조성비(x)를 0.3으로 하고, 그 후 서서히 감소시켜 최종적으로는 Ge조성비(x)를 거의 0으로 변화시키고, 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇은 소정 두께(예를 들면, 350 nm)로만 성장시킨 경사 조성층으로 한다.
본 실시예에서는 제1의 SiGe층(12)의 Ge조성비(x)를 Si기판(1)과의 접촉면에서 층중의 최대치로 하는 것에 의해 성막시의 왜곡 에너지가 Si기판(1)과의 계면측에 집중하게 되어, 제2의 SiGe층(3) 성막을 시작할 때에 생기는 격자 완화 시에 제2의 SiGe층(3)과의 계면보다도 Si기판(1)과의 계면에 많은 전위를 발생시킬 수 있다. 이에 의해, 제2의 SiGe층(3) 표면측으로부터 이격된 위치에 전위를 집중시킬 수가 있어, 제6 실시예와 동일하게 관통 전위나 표면 거칠기를 저감시키는 것이 가능하게 된다.
또한, 본 실시예의 제2의 예는 도21B에 나타내듯이, 제1의 SiGe층(22)의 형성 공정에 있어서, 성막을 시작할 때에서는 Ge조성비(x)를 0.2로 하고, 그 후 서서히 감소시켜서 Ge조성비(x)를 거의 0으로 변화시켜서 소정의 두께(예를 들면, 175 nm)로 성막시킨 후, 다시 Ge조성비(x)를 서서히 증가시켜 최종적으로 0.2까지 소정의 두께(예를 들면, 175 nm)로 성막시킨 조성 변화층으로 하고 있다.
또한, 이 제1의 SiGe층(22)의 두께도 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇게 설정한다.
이 제2의 예에 있어서도 제1의 SiGe층(22)의 Ge조성비(x)가 Si기판(1) 및 제2의 SiGe층(3)과의 접촉면에서 층중의 최대치가 되므로, 제6 실시예와 동일하게 Si기판(1) 및 제2의 SiGe층(3)과의 계면에 많은 전위를 발생시킬 수 있다.
또한, 본 실시예의 제3의 예는 도21C에 나타내듯이, 제1의 SiGe층(32)의 Ge조성비(x)를 거의 0으로부터 서서히 증가시켜 최종적으로 0.2까지 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇은 소정의 두께(예를 들면, 350 nm)로 성막시키고 있다.
또한, 본 실시예의 제4의 예는 도21D에 나타내듯이, 제1의 SiGe층(42)의 Ge조성비(x)를 거의 0으로부터 서서히 증가시켜 0.2까지 소정의 두께(예를 들면, 175 nm)로 성막시키고, 그 후 Ge조성비(x)를 0.2로부터 서서히 감소시켜 거의 0까지 소정의 두께(예를 들면, 175 nm)로 성막시키고 있다. 또한, 제1의 SiGe층(42)의 두께는 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇게 설정된다.
이러한 제3 및 제4의 예에서는 어느 쪽도 제1의 SiGe층(32, 42)이 실제의 전위 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇은 막두께로 형성되기 때문에, 제2의 SiGe층(3)의 성막시에 제1의 SiGe층(32, 42)의 양측의 계면에 전위 가 집중적으로 발생하고, 관통 전위나 표면 거칠기를 저감할 수 있다. 또한, 제4 및 제5의 예에서는 제1의 SiGe층(32, 42)의 층중에 있어서의 Ge조성비의 최대치가 Si기판(1)과의 계면 측에 없기 때문에, 제1 및 제2 실시예의 경우가 관통 전위 및 표면 거칠기의 보다 개선된 효과를 얻을 수 있다.
또한, 본 발명의 기술 범위는 상기 실시의 형태로 한정되는 것은 아니고, 본 발명의 취지를 일탈하지 않는 범위에 있어서 여러 가지의 변경을 가하는 것이 가능하다.
예를 들면, 상기 각 실시예에서는 제1의 SiGe층중에 있어서 막두께에 대한 Ge조성비의 분포로서 5가지 방법의 분포로 했지만, 다른 분포로 해도 상관없다. 예를 들면, 제1의 SiGe층을 Ge조성비가 다른 복수의 SiGe층으로부터 이루어지는 다층막으로 해도 상관없다. 또한, 상기 다층막으로 Si층을 포함한 다층막으로 해도 상관없다.
또한, 상기 각 실시예에서는 제1의 SiGe층 내에서 Ge조성비를 변화시키는 경우, 막두께에 대해서 일정 비율로 조성을 변화시켰지만, 그 비율을 일정하지 않은 구조로 해도 상관없다.
또한, 제1의 SiGe층은 Ge를 포함하는 층으로, 왜곡 에너지를 축적할 수 있다면 좋고, 이들 이외의 어떠한 Ge조성비의 분포라도 상관없다.
또한, 상기 각 실시예에서는 제2의 SiGe층 내에서 Ge조성비를 표면을 향하여 점차 증가시킨 경사 조성층을 막두께에 대해서 일정 비율로 조성을 변화시켰지만, 그 비율을 일정하지 않은 구조로 해도 상관없다.
또한, 상기 각 실시예에서는 제1의 SiGe층 상에 직접 제2의 SiGe층을 배치했지만, Si층을 개재하고 제2의 SiGe층을 배치해도 상관없다.
또한, 상기 각 실시예의 반도체 웨이퍼의 왜곡된 Si층 위에, 더욱 SiGe층을 성막시켜도 상관없다.
또한, 상기 각 실시예에서는 MOSFET용의 기판으로서 SiGe층을 가지는 반도체 웨이퍼를 제작했지만, 다른 용도에 적용하는 기판으로 해도 상관없다. 예를 들면, 본 발명의 반도체 기판의 제조 방법 및 반도체 기판을 태양 전지나 광소자용의 기판에 적용해도 좋다. 즉, 상술한 각 실시예에 있어서, 최표면에서 65%에서 100% Ge 혹은 100% Ge가 되도록 제2의 SiGe층 및 제3의 SiGe층을 성막시키고, 나아가 이 위에 InGaP(인듐 갈륨 인) 혹은 GaAs(갈륨 비소)나 AlGaAs(알루미늄 갈륨 비소)를 성막시키는 것으로, 태양 전지나 광소자용 기판을 제작해도 좋다. 이 경우, 저전위 밀도로 고특성의 태양 전지용 기판을 얻을 수 있다.
[제2 실험예]
다음에, 본 발명에 관한 반도체 기판을 실제로 제작했을 때의 관통 전위 밀도 및 표면 거칠기의 측정 결과를 나타낸다.
제작한 반도체 기판은 상기 제6 실시예에 대응하는 것으로, 제1의 SiGe층(2)의 Ge조성비를 0.2로 하고, 제2의 SiGe층(3)의 경사 조성층(3a) 및 일정 조성층(3b)의 에피택셜 성장 공정을 5회 반복해서 행하였다. 반도체 기판은 제1의 SiGe층(2)의 막두께를 변경하여 복수 제작했다. 또한, 비교를 위해서 제2의 SiGe층을 일정 조성층을 포함시키지 않는 단일의 경사 조성층으로 한 것도 제작했다. 또한, 종래 기술과의 비교를 위해서 제1의 SiGe층이 없고, 나아가 제2의 SiGe층을 일정 조성층이 포함되지 않는 단일의 경사 조성층으로 한 것(STD)도 제작했다.
이 결과, 도22 및 도23에 나타낸 바와 같이, 종래 기술(STD)에 대해서 조금이라도 제1의 SiGe층을 마련한 것은 관통 전위 밀도 및 표면 거칠기가 낮아졌다. 특히, 제1의 SiGe층이 400 nm이하의 영역에서 낮은 관통 전위 밀도 및 표면 거칠기가 얻어지고 있다.
제2의 SiGe층을 일정 조성층을 포함하지 않는 단일의 경사 조성층으로 한 것에서는, 종래 기술(STD)에 비해서 역시 조금이라도 제1의 SiGe층을 마련한 것은 관통 전위 밀도 및 표면 거칠기가 낮아졌다. 이 경우도, 특히 제1의 SiGe층이 400 nm이하의 영역에서 낮은 관통 전위 밀도 및 표면 거칠기가 얻어지고 있다. 다만, 제1 실시예와 비교하면 관통 전위 밀도 및 표면 거칠기가 악화되어 있고, 제2의 SiGe층을 경사 조성층과 일정 조성층으로부터 이루어지는 경사 계단 상태의 층으로 하는 것이, 관통 전위 밀도 및 표면 거칠기가 보다 효과적으로 저감되었다는 것을 알 수 있다.
본 발명에 의하여 이하의 효과를 얻을 수 있다.
본 발명의 반도체 기판 및 반도체 기판의 제조 방법에 의하면, 막두께의 증가에 의해 전위가 발생되어 격자 완화가 생기는 막두께인 임계 막두께의 2배보다 얇게 제1의 SiGe층의 막두께를 설정하고, 제2의 SiGe층의 Ge조성비를 적어도 제1의 SiGe층 혹은 상기 Si층과의 접촉면에서 제1의 SiGe층에 있어서의 층중의 Ge조성비 의 최대치보다 낮게 하고, 또한 제2의 SiGe층은 적어도 일부에 Ge조성비가 표면을 향하여 점차 증가하는 경사 조성 영역을 가지게 되므로, Si기판과 제1의 SiGe층의 계면 및 제1의 SiGe층과 제2의 SiGe층의 계면 부근에 효율적으로 전위를 집중시킬 수가 있어서 제2의 SiGe층 표면의 관통 전위 밀도 및 표면 거칠기를 저감할 수 있다.
또한, 본 발명의 왜곡된 Si층을 마련한 반도체 기판 및 그 제조 방법에 의하면, 상기 SiGe층 상에 직접 또는 다른 SiGe층을 개재하고 왜곡된 Si층을 에피택셜 성장시키므로, 표면 상태가 양호한 SiGe층 상에 Si층을 성막할 수가 있어서 결함이 적고, 표면 거칠기가 작은 양질의 왜곡된 Si층을 형성할 수 있다.
또한, 본 발명의 전계 효과형 트랜지스터 및 전계 효과형 트랜지스터의 제조 방법에 의하면, 상기 본 발명의 반도체 기판 또는 상기 본 발명의 반도체 기판의 제조 방법에 의해 제작된 반도체 기판의 상기 왜곡된 Si층에 상기 채널 영역이 형성되므로, 양질의 왜곡된 Si층에 의해 고특성인 MOSFET를 높은 수율로 얻을 수 있다.
본 발명의 반도체 기판 및 반도체 기판의 제조 방법에 의하면, 막두께의 증가에 의해 전위가 발생되어 격자 완화가 생기는 막두께인 임계 막두께의 2배보다 얇게 제1의 SiGe층의 막두께를 설정하고, 표면을 향하여 Ge조성비가 점차 증가하는 SiGe의 경사 조성층과 해당 경사 조성층의 상면의 Ge조성비로 경사 조성층 상에 배치된 SiGe의 일정 조성층을 교대로, 그리고 연속하는 Ge조성비로 복수층 적층 상태로 하여 제2의 SiGe층을 구성하고, 제2의 SiGe층 하면의 Ge조성비를 제1의 SiGe층 에 있어서의 층중의 Ge조성비의 최대치보다 낮게 하므로, Si기판과 제1의 SiGe층의 계면 및 제1의 SiGe층과 제2의 SiGe층의 계면 부근에 효율적으로 전위를 집중시킬 수가 있음과 동시에, 더욱 전위를 횡방향으로 진행하게 하여 표면상에 관통하여 나오지 않게 할 수 있다. 따라서, 이러한 상승효과에 의하여 관통 전위 밀도 및 표면 거칠기가 작은 양질인 결정성의 기판을 얻을 수 있다.
또한, 본 발명의 전계 효과형 트랜지스터 및 전계 효과형 트랜지스터의 제조 방법에 의하면, 상기 본 발명의 반도체 기판 또는 상기 본 발명의 반도체 기판의 제조 방법에 의해 제작된 반도체 기판의 상기 왜곡된 Si층에 상기 채널 영역이 형성되므로, 양질의 왜곡된 Si층에 의해 고특성인 MOSFET를 높은 수율로 얻을 수 있다.

Claims (24)

  1. Si기판과,
    해당 Si기판상의 제1의 SiGe층과,
    해당 제1의 SiGe층 상에 직접 또는 Si층을 개재하고 배치된 제2의 SiGe층을 마련하고,
    상기 제1의 SiGe층은, Ge조성비(x)가 일정하고, 막두께의 증가에 의해 전위가 발생되어 격자 완화가 생기는 막두께인 임계 막두께 tc의 2배보다 얇은 막두께이고,
    상기 제2의 SiGe층은 그 Ge조성비가 적어도 상기 제1의 SiGe층 혹은 상기 Si층과의 접촉면에서 제1의 SiGe층에 있어서의 Ge조성비보다 낮고, 또한 적어도 일부에 Ge조성비가 표면을 향하여 점차 증가하는 경사 조성 영역을 가지고,
    상기 임계막 두께 tc는 다음의 관계식;
    tc(nm)=(1.9×10-3/ε(x)2) · 1n(tc/0.4)
    ε(x)=(0.200326x + 0.026174x2) / a0
    a0=5.43Å(a0는, Si의 격자 정수)
    을 만족하는 것을 특징으로 하는 반도체 기판.
  2. 청구항 1에 기재된 반도체 기판에 있어서,
    상기 제1의 SiGe층은 Ge조성비(x)가 0.05 이상이고 0.3 이하인 것을 특징으로 하는 반도체 기판.
  3. 청구항 1에 기재된 반도체 기판에 있어서,
    상기 제2의 SiGe층은 상기 제1의 SiGe층 상에 직접 배치되고, 또한 층 전체가 Ge조성비가 표면을 향하여 점차 증가하는 경사 조성층인 것을 특징으로 하는 반도체 기판.
  4. 청구항 1에 기재된 반도체 기판의 상기 제2의 SiGe층 상에 배치된 왜곡된 Si층을 마련하고 있되, 상기 왜곡된 Si층은 상기 제2의 SiGe층 상에 직접 배치되거나 또는 상기 제2의 SiGe층 상에 다른 SiGe층을 개재하여 배치된 것을 특징으로 하는 반도체 기판.
  5. SiGe층 상의 왜곡된 Si층에 채널 영역을 가지는 전계 효과형 트랜지스터로서,
    청구항 4에 기재된 반도체 기판의 상기 왜곡된 Si층에 상기 채널 영역을 가지는 것을 특징으로 하는 전계 효과형 트랜지스터.
  6. Si기판상에 SiGe층을 에피택셜 성장시킨 반도체 기판의 제조 방법으로서,
    상기 Si기판상에 제1의 SiGe층을 에피택셜 성장시키는 제1의 층 형성 공정과,
    상기 제1의 SiGe층 상에 직접 제2의 SiGe층을 에피택셜 성장시키거나 또는 상기 제1의 SiGe층 상에 에피택셜 성장시킨 Si층을 개재하여 제2의 SiGe층을 에피택셜 성장시키는 제2의 층 형성 공정을 가지고,
    상기 제1의 층 형성 공정은, 상기 제1의 SiGe층의 Ge 조성비(x)를 일정하게 하고, 막두께의 증가에 의해 전위가 발생되어 격자 완화가 생기는 막두께로서, 다음의 관계식;
    tc(nm)=(1.9×10-3/ε(x)2) · 1n(tc/0.4)
    ε(x)=(0.200326x + 0.026174x2) / a0
    a0=5.43Å(a0는, Si의 격자 정수)
    을 만족하는 임계 막두께 tc의 2배보다 얇게 상기 제1의 SiGe층의 막두께를 설정하고,
    상기 제2의 층 형성 공정은 상기 제2의 SiGe층의 Ge조성비를 적어도 상기 제1의 SiGe층 혹은 상기 Si와의 접촉면에서 제1의 SiGe층에 있어서의 Ge조성비보다 낮게 하고, 또한 적어도 일부에 Ge조성비가 표면을 향하여 점차 증가하는 경사 조성 영역을 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  7. 청구항 6에 기재된 반도체 기판의 제조 방법에 있어서,
    상기 제1의 SiGe층은 Ge조성비(x)가 0.05 이상 이고 0.3 이하인 것을 특징으로 하는 반도체 기판의 제조 방법.
  8. 청구항 6에 기재된 반도체 기판의 제조 방법에 있어서,
    상기 제2의 SiGe층은 상기 제1의 SiGe층 상에 직접 배치되고, 또한 층 전체가 Ge조성비가 표면을 향하여 점차 증가하는 경사 조성층인 것을 특징으로 하는 반도체 기판의 제조 방법.
  9. Si기판상에 SiGe층을 개재하여 왜곡된 Si층이 형성된 반도체 기판의 제조 방법으로서,
    청구항 6에 기재된 반도체 기판의 제조 방법에 의해 제작된 반도체 기판의 상기 제2의 SiGe층 상에 직접 또는 다른 SiGe층을 개재하고 상기 왜곡된 Si층을 에피택셜 성장시키는 것을 특징으로 하는 반도체 기판의 제조 방법.
  10. SiGe층 상에 에피택셜 성장시킨 왜곡된 Si층에 채널 영역이 형성된 전계 효과형 트랜지스터의 제조 방법으로서,
    청구항 9에 기재된 반도체 기판의 제조 방법에 의해 제작된 반도체 기판의 상기 왜곡된 Si층에 상기 채널 영역을 형성하는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
  11. Si기판상에 SiGe층이 형성된 반도체 기판으로서,
    청구항 6에 기재된 반도체 기판의 제조 방법에 의해 제작된 것을 특징으로 하는 반도체 기판.
  12. Si기판상에 SiGe층을 개재하여 왜곡된 Si층이 형성된 반도체 기판으로서,
    청구항 9에 기재된 반도체 기판의 제조 방법에 의해 제작된 것을 특징으로 하는 반도체 기판.
  13. SiGe층 상에 에피택셜 성장시킨 왜곡된 Si층에 채널 영역이 형성된 전계 효과형 트랜지스터로서,
    청구항 10에 기재된 전계 효과형 트랜지스터의 제조 방법에 의해 제작된 것을 특징으로 하는 전계 효과형 트랜지스터.
  14. Si기판과,
    해당 Si기판상의 제1의 SiGe층과,
    해당 제1의 SiGe층 상에 직접 또는 Si층을 개재하여 배치된 제2의 SiGe층을 마련하고,
    상기 제1의 SiGe층은, Ge 조성비(x)가 일정하며, 막두께의 증가에 의해 전위가 발생되어 격자 완화가 생기는 막두께인 임계 막두께 tc의 2배보다 얇은 막두께이고,
    상기 제2의 SiGe층은 표면을 향하여 Ge조성비가 점차 증가하는 SiGe의 경사 조성층과 해당 경사 조성층의 상면의 Ge조성비로 경사 조성층 상에 배치된 SiGe의 일정 조성층을 교대로, 그리고 연속하는 Ge조성비로 복수층 적층 상태로 하여 구성되고,
    상기 제2의 SiGe층 하면의 Ge조성비는 상기 제1의 SiGe층에 있어서의 Ge조성비보다 낮고,
    상기 임계 막두께 tc는 다음의 관계식;
    tc(nm)=(1.9×10-3/ε(x)2) · 1n(tc/0.4)
    ε(x)=(0.200326x + 0.026174x2) / a0
    a0=5.43Å (a0는, Si의 격자 정수)
    을 만족하는 것을 특징으로 하는 반도체 기판.
  15. 청구항 14에 기재된 반도체 기판에 있어서,
    상기 제1의 SiGe층은 Ge조성비(x)가 0.05 이상이고 0.3 이하인 것을 특징으로 하는 반도체 기판.
  16. 청구항 14에 기재된 반도체 기판의 상기 제2의 SiGe층 상에 직접 또는 다른 SiGe층을 개재하고 배치된 왜곡된 Si층을 마련하고 있는 것을 특징으로 하는 반도체 기판.
  17. SiGe층 상의 왜곡된 Si층에 채널 영역을 가지는 전계 효과형 트랜지스터로서,
    청구항 16에 기재된 반도체 기판의 상기 왜곡된 Si층에 상기 채널 영역을 가지는 것을 특징으로 하는 전계 효과형 트랜지스터.
  18. Si기판상에 SiGe층을 에피택셜 성장시킨 반도체 기판의 제조 방법으로서,
    상기 Si기판상에 제1의 SiGe층을 에피택셜 성장시키는 제1의 층 형성 공정과,
    상기 제1의 SiGe층 상에 직접 또는 에피택셜 성장시킨 Si층을 개재하고 제2의 SiGe층을 에피택셜 성장시키는 제2의 층 형성 공정을 가지고,
    상기 제1의 층 형성 공정은, 상기 제1의 SiGe층의 Ge 조성비(x)를 일정하게 하고, 막두께의 증가에 의해 전위가 발생되어 격자 완화가 생기는 막두께로서, 다음의 관계식;
    tc(nm)=(1.9×10-3/ε(x)2) · 1n(tc/0.4)
    ε(x)=(0.200326x + 0.026174x2) / a0
    a0=5.43Å(a0는, Si의 격자 정수)
    을 만족하는 임계 막두께 tc의 2배보다 얇게 상기 제1의 SiGe층의 막두께를 설정하고,
    상기 제2의 층 형성 공정은, 표면을 향하여 Ge조성비를 점차 증가시킨 SiGe의 경사 조성층을 에피택셜 성장시키는 공정과,
    상기 경사 조성층의 최종적인 Ge조성비로 경사 조성층 상에 SiGe의 일정 조성층을 에피택셜 성장시키는 공정을 연속하는 Ge조성비로 복수회 반복하여, Ge조성비가 성막 방향으로 경사를 가지고 계단 상태로 변화하는 상기 제2의 SiGe층을 성막하고,
    해당 제2의 SiGe층 하면의 Ge조성비를 상기 제1의 SiGe층에 있어서의 Ge조성비보다 낮게 하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  19. 청구항 18에 기재된 반도체 기판의 제조 방법에 있어서,
    상기 제1의 SiGe층은 Ge조성비(x)가 0.05 이상이고 0.3 이하인 것을 특징으로 하는 반도체 기판의 제조 방법.
  20. Si기판상에 SiGe층을 개재하여 왜곡된 Si층이 형성된 반도체 기판의 제조 방법으로서,
    청구항 18에 기재된 반도체 기판의 제조 방법에 의해 제작된 반도체 기판의 상기 제2의 SiGe층 상에 직접 또는 다른 SiGe층을 개재하고 상기 왜곡된 Si층을 에피택셜 성장시키는 것을 특징으로 하는 반도체 기판의 제조 방법.
  21. SiGe층 상에 에피택셜 성장시킨 왜곡된 Si층에 채널 영역이 형성된 전계 효과형 트랜지스터의 제조 방법으로서,
    청구항 20에 기재된 반도체 기판 제조 방법에 의해 제조된 반도체 기판의 상기 왜곡된 Si층에 상기 채널 영역을 형성하는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
  22. Si기판상에 SiGe층이 형성된 반도체 기판으로서,
    청구항 18에 기재된 반도체 기판의 제조 방법에 의해 제작된 것을 특징으로 하는 반도체 기판.
  23. Si기판상에 SiGe층을 개재하여 왜곡된 Si층이 형성된 반도체 기판으로서,
    청구항 20에 기재된 반도체 기판의 제조 방법에 의해 제작된 것을 특징으로 하는 반도체 기판.
  24. SiGe층 상에 에피택셜 성장시킨 왜곡된 Si층에 채널 영역이 형성된 전계 효과형 트랜지스터로서,
    청구항 21에 기재된 전계 효과형 트랜지스터의 제조 방법에 의해 제작된 것을 특징으로 하는 전계 효과형 트랜지스터.
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