KR100778196B1 - 반도체 기판과 전계 효과형 트랜지스터 및 이들의 제조방법 - Google Patents

반도체 기판과 전계 효과형 트랜지스터 및 이들의 제조방법 Download PDF

Info

Publication number
KR100778196B1
KR100778196B1 KR1020057014232A KR20057014232A KR100778196B1 KR 100778196 B1 KR100778196 B1 KR 100778196B1 KR 1020057014232 A KR1020057014232 A KR 1020057014232A KR 20057014232 A KR20057014232 A KR 20057014232A KR 100778196 B1 KR100778196 B1 KR 100778196B1
Authority
KR
South Korea
Prior art keywords
layer
sige layer
sige
composition ratio
film thickness
Prior art date
Application number
KR1020057014232A
Other languages
English (en)
Other versions
KR20050097970A (ko
Inventor
이치로 시오노
마사하루 니노미야
하즈무 고우가미
Original Assignee
가부시키가이샤 섬코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 섬코 filed Critical 가부시키가이샤 섬코
Publication of KR20050097970A publication Critical patent/KR20050097970A/ko
Application granted granted Critical
Publication of KR100778196B1 publication Critical patent/KR100778196B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/0251—Graded layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility

Abstract

제1 층 형성 공정과 제2 층 형성 공정 및 열 처리 공정과 연마 공정을 가지고, 제1 층 형성 공정은 막두께의 증가에 의해 전위를 발생시켜 격자 완화가 발생하는 막두께인 임계 막두께의 2배보다 얇게, 상기 제1 SiGe층의 막두께를 설정하고, 제2 층 형성 공정은, 제2 SiGe층의 Ge 조성비를 적어도 제1 SiGe층 혹은 Si와의 접촉면에서 제1 SiGe층에서의 Ge 조성비의 층 중 최대값보다 낮게, 또한, 적어도 일부에 Ge 조성비가 표면을 향해 점차 증가한 경사 조성 영역을 형성한다. 이에 따라, 관통 전위 밀도가 낮고, 표면 거칠기가 작음과 동시에, 디바이스 제조 공정 등의 열 처리 시에 있어서의 표면이나 계면의 거칠기의 악화를 방지한다.

Description

반도체 기판과 전계 효과형 트랜지스터 및 이들의 제조 방법{SEMICONDUCTOR SUBSTRATE, FIELD-EFFECT TRANSISTOR, AND THEIR PRODUCTION METHODS}
본 발명은, 고속 MOSFET 등에 사용되는 반도체 기판과 전계 효과형 트랜지스터 및 이들의 제조 방법에 관한 것이다.
최근 Si(실리콘) 기판 상에 SiGe(실리콘·게르마늄)층을 개재시켜 에피택셜 성장시킨 변형 Si층을 채널 영역에 사용한 고속의 MOSFET, MODFET, HEMT가 제안되어 있다. 이 변형 Si-FET에서는, Si에 비해 격자정수가 큰 SiGe에 의해 Si층에 인장 변형이 발생해, 그 때문에 Si의 밴드 구조가 변화하여 축퇴(縮退)가 풀려 캐리어 이동도가 높아진다. 따라서, 이 변형 Si층을 채널 영역으로서 사용함으로써 통상의 1.3∼8배 정도의 고속화가 가능해지는 것이다. 또, 프로세스로서 CZ법에 의한 통상의 Si 기판을 기판으로서 사용할 수 있어, 종래의 CMOS 공정에서 고속 CMOS를 실현 가능하게 하는 것이다.
그러나, FET의 채널 영역으로서 요구되는 상기 변형 Si층을 에피택셜 성장시키기 위해서는, Si 기판 상에 양질의 SiGe층을 에피택셜 성장시킬 필요가 있는데, Si와 SiGe의 격자정수의 차이로 인해, 전위(轉位) 등에 의해 결정성에 문제가 있었다. 이 때문에, 종래 이하와 같은 여러가지 제안이 행해지고 있다.
예를 들면, SiGe의 Ge 조성비를 일정한 완만한 경사로 변화시킨 버퍼층을 사용하는 방법, Ge(게르마늄) 조성비를 스텝형(계단상)으로 변화시킨 버퍼층을 사용하는 방법, Ge 조성비를 초격자형으로 변화시킨 버퍼층을 사용하는 방법 및 Si의 오프컷 웨이퍼를 사용해 Ge 조성비를 일정한 경사로 변화시킨 버퍼층을 사용하는 방법 등이 제안되어 있다.
이하에 문헌을 열거한다.
특허 문헌 1 : 미국특허 제6,107,653호 명세서
특허 문헌 2 : 미국특허 제5,442,205호 명세서
특허 문헌 3 : 미국특허 제5,221,413호 명세서
특허 문헌 4 : 국제공개 제98/00857호 팜플렛
특허 문헌 5 : 일본 특개평 6-252046호 공보
그러나, 상기 종래의 기술에서는, 이하와 같은 과제가 남겨져 있다.
즉, 상기 종래의 기술을 사용해 성막(成膜)된 SiGe층은, 관통 전위 밀도나 표면 거칠기가 디바이스 및 제조 프로세스로서 요구되는 레벨에는 미치지 못한 상태였다.
예를 들면, Ge 조성비를 경사시킨 버퍼층을 사용하는 경우에는, 관통 전위 밀도를 비교적 낮게 할 수 있지만, 표면 거칠기가 악화해 버리는 문제가 있고, 반대로 Ge 조성비를 계단상으로 한 버퍼층을 사용하는 경우에는, 표면 거칠기를 비교적 적게 할 수 있지만, 관통 전위 밀도가 커져버리는 문제가 있었다. 또, 오프컷 웨이퍼를 사용하는 경우에는, 전위가 성막 방향이 아니라 옆으로 치우치기 쉽게 되 는데, 아직 충분한 저 전위화를 도모하는 것은 불가능하다. 표면 거칠기에 대해서도, 최근의 LSI 등에 있어서의 포토리소그래피 공정에 요구되는 레벨에는 아직 달하지 못하고 있다.
본 발명은, 상술한 과제를 감안하여 이루어진 것으로서, 관통 전위 밀도를 낮게 또한 표면 거칠기도 실용 레벨까지 작게 할 수 있는 반도체 기판과 전계 효과형 트랜지스터 및 이들의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 기판의 제조 방법은, Si 기판 상에 SiGe층을 에피택셜 성장시킨 반도체 기판의 제조 방법으로서,
상기 Si 기판 상에, 제1 SiGe층을 에피택셜 성장시키는 제1 층 형성 공정과,
상기 제1 SiGe층 상에 직접 또는 에피택셜 성장시킨 Si층을 개재시켜 제2 SiGe층을 에피택셜 성장시키는 제2 층 형성 공정과,
상기 제1 SiGe층 및 제2 SiGe층을 에피택셜 성장에 의해 형성하는 도중 또는 형성 후에 이 에피택셜 성장의 온도를 초과하는 온도로 열처리를 실시하는 열처리 공정과,
상기 제2 SiGe층 형성 후에 상기 열처리로 발생한 표면의 요철을 연마에 의해 제거하는 연마 공정을 갖고,
상기 제1 층 형성 공정은, 막두께의 증가에 의해 전위를 발생시켜 격자 완화가 발생하는 막두께인 임계 막두께의 2배보다 얇게 상기 제1 SiGe층의 막두께를 설정하고,
상기 제2 층 형성 공정은, 상기 제2 SiGe층의 Ge 조성비를 상기 제1 SiGe층 또는 상기 Si층과의 접촉면에서 제1 SiGe층에서의 Ge 조성비의 층 중의 최대값보다 낮게, 또한, 두께의 일부 또는 전체에 Ge 조성비가 표면에 가까울수록 점차 증가한 경사 조성 영역을 형성함으로써 상기 과제를 해결했다.
삭제
삭제
삭제
삭제
삭제
또, 본 발명에 있어서, 상기 제2 SiGe층은, 상기 제1 SiGe층 상에 직접 배치되고, 또한, 층 전체가 Ge 조성비가 표면에 가까울수록 점차 증가한 경사 조성층인 것이 바람직하다.
본 발명의 상기 제1 SiGe층은, Ge 조성비 x가 0.05 이상 또한 0.3 이하인 수단을 채용할 수도 있다.
본 발명은 Si 기판 상에 SiGe층을 개재시켜 변형 Si층이 형성된 반도체 기판의 제조 방법으로서,
상기 반도체 기판의 제조 방법에 의해 제작된 반도체 기판의 상기 제2 SiGe층 상에 직접 또는 다른 SiGe층을 개재시켜 상기 변형 Si층을 에피택셜 성장시키는 것이 가능하다.
본 발명의 반도체 기판의 제조 방법은, Si 기판 상에 SiGe층을 에피택셜 성장시킨 반도체 기판의 제조 방법으로서,
상기 Si 기판 상에, 제1 SiGe층을 에피택셜 성장시키는 제1 층 형성 공정과,
상기 제1 SiGe층 상에 직접 또는 에피택셜 성장시킨 Si층을 개재시켜 제2 SiGe층을 에피택셜 성장시키는 제2 층 형성 공정과,
상기 제1 SiGe층 및 제2 SiGe층을 에피택셜 성장에 의해 형성하는 도중 또는 형성 후에 이 에피택셜 성장의 온도를 초과하는 온도로 열처리를 실시하는 열처리 공정과,
상기 제2 SiGe층 형성 후에 상기 열처리로 발생한 표면의 요철을 연마에 의해 제거하는 연마 공정을 갖고,
상기 제1 층 형성 공정은, 막두께의 증가에 의해 전위를 발생시켜 격자 완화가 발생하는 막두께인 임계 막두께의 2배보다 얇게 상기 제1 SiGe층의 막두께를 설정하고,
상기 제2 층 형성 공정은, 표면에 가까울수록 Ge 조성비를 점차 증가시킨 SiGe의 경사 조성층을 에피택셜 성장시키는 공정과,
상기 경사 조성층의 최종적인 Ge 조성비로 경사 조성층 상에 SiGe의 일정 조성층을 에피택셜 성장시키는 공정을 연속한 Ge 조성비로 복수회 반복하여, Ge 조성비가 성막 방향으로 경사를 갖고 계단상으로 변화하는 상기 제2 SiGe층을 성막하고,
이 제2 SiGe층 하면의 Ge 조성비를, 상기 제1 SiGe층에서의 Ge 조성비의 층 중의 최대값보다 낮게 함으로써 상기 과제를 해결했다.
삭제
삭제
삭제
삭제
삭제
또, 본 발명에 있어서, 상기 제1 SiGe층은, Ge 조성비 x가 0.05 이상 또한 0.3 이하인 수단을 채용할 수도 있다.
본 발명은 Si 기판 상에 SiGe층을 개재시켜 변형 Si층이 형성된 반도체 기판의 제조 방법으로서,
상기에 기재된 반도체 기판의 제조 방법에 의해 제작된 반도체 기판의 상기 제2 SiGe층 상에 직접 또는 다른 SiGe층을 개재시켜 상기 변형 Si층을 에피택셜 성장시키는 것이 가능하다.
본 발명의 반도체 기판은, Si 기판과,
이 Si 기판 상의 제1 SiGe층과,
이 제1 SiGe층 상에 직접 또는 Si층을 개재시켜 배치된 제2 SiGe층을 구비하고,
상기 제1 SiGe층은, 막두께의 증가에 의해 전위를 발생시켜 격자 완화가 발생하는 막두께인 임계 막두께의 2배보다 얇은 막두께이며,
상기 제2 SiGe층은, 그 Ge 조성비가 상기 제1 SiGe층 또는 상기 Si층과의 접촉면에서 제1 SiGe층에서의 Ge 조성비의 층 중의 최대값보다 낮고, 또한, 두께의 일부 또는 전부에 Ge 조성비가 표면에 가까울수록 점차 증가한 경사 조성 영역을 갖고,
상기의 반도체 기판의 제조 방법에 의해 제작됨으로써 상기 과제를 해결했다.
삭제
삭제
삭제
삭제
삭제
또, 본 발명에 있어서, 상기 제1 SiGe층은, Ge 조성비 x가 0.05 이상 또한 0.3 이하인 수단을 채용할 수도 있다.
본 발명의 상기 제2 SiGe은, 상기 제1 SiGe층 상에 직접 배치되고, 또한, 층 전체가 Ge 조성비가 표면에 가까울수록 점차 증가한 경사 조성층인 것이 가능하다.
본 발명에 있어서, 상기 반도체 기판의 상기 제2 SiGe층 상에 직접 또는 다른 SiGe층을 개재시켜 배치된 변형 Si층을 구비하고 있는 것이 바람직하다.
본 발명의 반도체 기판은, Si 기판과,
이 Si 기판 상의 제1 SiGe층과,
이 제1 SiGe층 상에 직접 또는 Si층을 개재시켜 배치된 제2 SiGe층을 구비하고,
상기 제1 SiGe층은, 막두께의 증가에 의해 전위를 발생시켜 격자 완화가 발생하는 막두께인 임계 막두께의 2배보다 얇은 막두께이고,
상기 제2 SiGe층은, 표면에 가까울수록 Ge 조성비가 점차 증가하는 SiGe의 경사 조성층과 이 경사 조성층의 상면의 Ge 조성비로 경사 조성층 상에 배치된 SiGe의 일정 조성층을 교대로 또한 연속한 Ge 조성비로 복수층 적층 상태로 하여 구성되고,
상기 제2 SiGe층 하면의 Ge 조성비는, 상기 제1 SiGe층에서의 Ge 조성비의 층 중의 최대값보다 낮게 구성되고,
상술한 반도체 기판의 제조 방법에 의해 제작됨으로써 상기 과제를 해결했다.
삭제
삭제
삭제
삭제
삭제
또, 본 발명에 있어서, 상기 제1 SiGe층은, Ge 조성비 x가 0.05 이상 또한 0.3 이하인 수단을 채용할 수도 있다.
본 발명에 있어서, 상기 반도체 기판의 상기 제2 SiGe층 상에 직접 또는 다른 SiGe층을 개재시켜 배치된 변형 Si층을 구비하는 것이 가능하다.
본 발명의 전계 효과형 트랜지스터의 제조 방법은, SiGe층 상에 에피택셜 성장된 변형 Si층에 채널 영역이 형성되는 전계 효과형 트랜지스터의 제조 방법으로서,
또, 상술한 반도체 기판의 제조 방법에 의해 제작된 반도체 기판의 상기 변형 Si층에 상기 채널 영역을 형성함으로써 상기 과제를 해결했다.
본 발명의 전계 효과형 트랜지스터는, SiGe층 상에 에피택셜 성장된 변형 Si층에 채널 영역이 형성되는 전계 효과형 트랜지스터로서,
상술한 전계 효과형 트랜지스터의 제조 방법에 의해 제작됨으로써 상기 과제를 해결했다.
본 발명의 반도체 기판의 제조 방법은, 제1 층 형성 공정과 제2 층 형성 공정과 열처리 공정과 연마 공정을 가짐으로써, 막두께의 증가에 의해 전위를 발생시켜 격자 완화가 발생하는 막두께인 임계 막두께의 2배보다 얇게 제1 SiGe층의 막두께를 설정하고, 제2 SiGe층의 Ge 조성비를 적어도 제1 SiGe층 또는 상기 Si층과의 접촉면에서 제1 SiGe층에서의 Ge 조성비의 층 중의 최대값보다 낮게, 또한, 제2 SiGe층은 적어도 일부에 Ge 조성비가 표면을 향해 점차 증가한 경사 조성 영역을 갖기 때문에, Si 기판과 제1 SiGe층의 계면 및 제1 SiGe층과 제2 SiGe층의 계면 부근에 효율적으로 전위를 집중시킬 수 있어, 제2 SiGe층 표면의 관통 전위 밀도 및 표면 거칠기를 저감할 수 있고, 또한, SiGe층을 에피택셜 성장에 의해 형성하는 도중 또는 형성 후에 에피택셜 성장의 온도를 초과하는 온도로 열처리를 실시해, SiGe층 형성 후에 열처리로 발생한 표면의 요철을 연마에 의해 제거하기 때문에, 기판에 사전 열 이력을 가지게 해 격자 완화나 전위의 운동에 의한 표면 거칠기의 악화를 미리 발생시켜 표면 거칠기의 악화에 의해 발생한 요철을 연마 제거하여 표면이 평탄화되게 된다. 따라서, 이 기판에 디바이스 제조 공정 등으로 열처리를 실시하더라도, 표면이나 계면의 거칠기의 악화가 다시 발생하는 것을 방지할 수 있다.
상기의 열처리 공정 및 연마 공정은, 제1 층 형성 공정, 제2 층 형성 공정 중 어느 한 공정의 도중 또는 형성 후에 행할 수 있다.
여기서, 제1 SiGe층이 임계 막두께의 2배보다 얇게 성막되기 때문에, 제1 SiGe층 성막 중에는 막두께에 따라 변형 에너지가 커지지만 전위는 거의 생성되지 않는다. 다음에, 제2 SiGe층의 에피택셜 성장을 시작하면, 이미 제1 SiGe층에 변형 에너지가 축적되어 있기 때문에, 제2 SiGe층의 막두께가 얇은 단계에서, 전위의 생성과 성장이, 제1 SiGe층 양측의 계면 및 제2 SiGe층 내의 제1 SiGe층측부터 시작되어, 제1 SiGe층 및 제2 SiGe층의 격자 완화가 시작된다. 이 때, 제2 SiGe층의 Ge 조성비가 제1 SiGe층 또는 상기 Si층과의 접촉면에서 제1 SiGe층에서의 Ge 조성비의 층 중의 최대값보다 낮으므로, 전위는, 제1 SiGe층 양측의 계면을 따라 집중적으로 생성되어, 제1 SiGe층 양측의 계면에서의 전위의 생성이, 제2 SiGe층의 격자 완화를 도와서, 제2 SiGe층 내에서의 전위의 생성이나 성장이 억제되는 동시에, 제2 SiGe층 표면의 표면 거칠기의 악화도 억제된다.
또한, 제2 SiGe층의 경사 조성 영역에서는, 전위가 균등하게 생성되어, 전위끼리의 얽힘이 발생해, 경사 조성 영역 중의 전위 밀도가 감소하는 동시에, 전위의 성장이 가로 방향으로 유도되게 됨으로써 표면 영역에서의 관통 전위 밀도가 감소하여, 표면 거칠기의 악화도 억제되는 효과가 있다.
종래의 제1 SiGe층이 없는 경우의 경사 조성 영역에서는, 경사 조성 영역의 막두께가 소정의 막두께 이상이 되어 임계 막두께를 초과했을 때 전위의 생성이 시작되고, 일단 전위 밀도의 증가를 거친 후에, 다시 경사 조성 영역을 형성한 경우에, 상기의 효과가 얻어진다. 즉, 종래의 구조에서는, 경사 조성 영역의 상측의 일부의 영역에서만 상기의 효과가 얻어진다.
한편, 제1 SiGe층이 있는 본 발명의 구조에서는, 이미 제1 SiGe층에 변형 에너지가 축적되어 있으므로, 제2 SiGe층의 막두께가 얇은 단계에서, 전위의 생성이 제2 SiGe층 내에서 시작되기 때문에, 제2 SiGe층 내의 경사 조성 영역 전체에서 상기의 효과가 얻어져, 제2 SiGe층의 표면 영역에서의 관통 전위 밀도가 감소하여, 표면 거칠기의 악화도 억제된다.
또한, 제1 SiGe층은, Si 기판 표면에서의 수분이나 산소 성분 또는 탄소 성분과 같은 불순물을 제거하는 층으로서 기능하여, Si 기판의 표면 오염에 기인한 결함을 억제하는 효과가 있다.
또한, 제1 SiGe층의 성막 중에 전위가 생성되기 시작하면, 전위가 다방향으로 성장하기 시작하므로, 전위가 성장하는 방향을 억제하는 것이 곤란해져, 관통 전위나 표면 거칠기를 저감시키는 것이 어렵다. 그래서, 제1 SiGe층의 막두께는, 임계 막두께의 2배를 넘지 않는 범위에서, 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇은 막두께로 설정할 필요가 있다. 동시에, 제1 SiGe층의 막두께는, 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께에 가까운 막두께일수록 효과적이다. 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께는, 성막의 온도 조건 등에 따라 다르다. 그래서, 각각의 성막 조건에 있어서, 임계 막두께의 2배를 넘지 않는 범위에서, 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께 부근에서, 본 발명의 효과가 효과적으로 얻어지는 막두께를 선택하면 된다.
또, 본 발명의 반도체 기판 및 반도체 기판의 제조 방법에서는, 상술한 바와 같이, 제1 SiGe층의 Ge 조성비가 일정하기 때문에, 동일한 Ge 조성비로 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께가 가장 얇아지고, 가장 얇은 막두께로 본 발명의 효과가 얻어져, 성막에 요하는 시간이 짧다고 하는 이점이 있다. 또, 이들 반도체 기판 및 반도체 기판의 제조 방법에서는, 제1 SiGe층을 임계 막두께(성막 온도에 관계없이, Ge 조성비 및 격자상수만으로부터 산출되는 전위가 발생하여 격자 완화가 발생하는 막두께를 말한다) tc의 2배 미만의 두께로 함으로써, 제1 SiGe층의 막두께를 용이하게 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께 내로 설정할 수 있다.
즉, 상기 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께는 성막 온도에 따라 변화하기 때문에, Ge 조성비 x 및 격자상수만으로부터 이론적으로 구한 이상적인 임계 막두께 tc의 2배 미만으로 하면, 실제로 전위의 생성이나 격자완화가 현저하게 시작되는 막두께보다 얇아져, 본 발명의 효과를 얻을 수 있다. 또한, 상기 임계 막두께는, 평형 상태로 성막되는 것을 전제로 하고 있기 때문에, 성막 온도에 관계없이 Ge 조성비 및 격자상수만으로 결정되지만, 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께는, 평형 상태뿐만 아니라 저온 성장 등의 비평형 상태로 성막된 경우도 포함한 것으로, 성막 온도에 따라 결정된다.
또한, 상기한 바와 같이 본 발명의 반도체 기판 및 반도체 기판의 제조 방법에서는, 상기 제1 SiGe층의 Ge 조성비 x가 0.05 이상 또한 0.3 이하이므로, 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께가 너무 얇거나 너무 두껍거나 하는 일 없이, 적절한 두께의 제1 SiGe층에서 본 발명의 효과가 효과적으로 얻어진다.
즉, 제1 SiGe층의 Ge 조성비 x가 0.05보다 작은 경우는, 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께가 너무 두꺼워지므로, 제1 SiGe층의 성막에 요하는 시간이 길어지고, 또한 제1 SiGe층의 표면 거칠기가 악화되어 버린다.
한편, 제1 SiGe층의 Ge 조성비 x가 0.3보다 큰 경우는, 매우 얇은 막두께에서, 실제로 전위의 생성이나 격자 완화가 현저하게 시작되어 버리므로, 제1 SiGe층을 제어성 좋게 형성하는 것이 어렵다.
또, 상기 제1 SiGe층의 Ge 조성비 x가 0.05 이상 또한 0.3 이하이면, 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께가 적절한 두께로 되어, 제 1 SiGe층 양측의 계면을 따라 전위가 집중적으로 생성되어, 제1 SiGe층 양측의 계면에서의 전위의 생성이, 제2 SiGe층의 격자 완화를 돕는 효과를 효과적으로 얻을 수 있다.
이들 반도체 기판 및 반도체 기판의 제조 방법에서는, 상기 제2 SiGe층이 상기 제1 SiGe층 상에 직접 배치되고, 또한, 층 전체가 Ge 조성비가 표면을 향해 점차 증가한 경사 조성층으로 이루어지기 때문에, 본 발명의 효과를 얻기 위해서 필요한 층이 효율적으로 배치되어, 가장 얇은 막두께로 본 발명의 효과가 얻어져, 성막에 요하는 시간이 짧다고 하는 이점이 있다.
본 발명에서의 반도체 기판 및 반도체 기판의 제조 방법에서는, 막두께의 증가에 의해 전위를 발생시켜 격자 완화가 발생하는 막두께인 임계 막두께의 2배보다 얇게 제1 SiGe층의 막두께를 설정하고, 제2 SiGe층 하면의 Ge 조성비를 제1 SiGe 층에서의 Ge 조성비의 층 중의 최대값보다 낮게 하기 때문에, Si 기판과 제1 SiGe층의 계면 및 제1 SiGe층과 제2 SiGe층의 계면 부근에 효율적으로 전위를 집중시킬 수 있고, 제2 SiGe층 표면의 관통 전위 밀도 및 표면 거칠기를 저감할 수 있으며, 또한, SiGe층을 에피택셜 성장에 의해 형성하는 도중 또는 형성 후에 에피택셜 성장의 온도를 넘은 온도로 열처리를 행하여, SiGe층 형성 후에 열 처리에서 생긴 표면의 요철을 연마에 의해 제거하기 때문에, 기판에 사전 열 이력을 가지게 해 격자 완화나 전위의 운동에 의한 표면 거칠기의 악화를 미리 발생시켜 표면 거칠기의 악화에 의해 생긴 요철을 연마 제거하여 표면이 평탄화되게 된다. 따라서, 이 기판에 디바이스 제조 공정 등으로 열 처리를 행해도, 표면이나 계면의 거칠기의 악화가 다시 발생하는 것을 방지할 수 있다.
여기에서, 제1 SiGe층이 임계 막두께의 2배보다 얇게 성막되기 때문에, 제1 SiGe층 성막 중에서는 막두께에 따라서 변형 에너지가 커지지만 전위는 거의 생성되지 않는다. 다음에, 제2 SiGe층의 에피택셜 성장을 시작하면, 이미 제1 SiGe층에 변형 에너지가 축적되어 있기 때문에, 제2 SiGe층의 막두께가 얇은 단계에서, 전위의 생성과 성장이, 제1 SiGe층 양측의 계면 및 제2 SiGe층 내의 제1 SiGe층측으로부터 시작되어, 제1 SiGe층 및 제2 SiGe층의 격자 완화가 시작된다. 이 때, 제2 SiGe층의 Ge 조성비가 제1 SiGe층 혹은 상기 Si층과의 접촉면에서 제1 SiGe층에서의 Ge 조성비의 층 중의 최대값보다 낮기 때문에, 전위는, 제1 SiGe층 양측의 계면을 따라서 집중하여 생성되고, 제1 SiGe층 양측의 계면에서의 전위의 생성이, 제2 SiGe층의 격자 완화를 도와, 제2 SiGe층 내에서의 전위의 생성이나 성장이 억제되는 동시에, 제2 SiGe층 표면의 표면 거칠기의 악화도 억제된다.
또한, 제1 SiGe층은, Si 기판 표면에서의 수분이나 산소 성분 혹은 탄소 성분과 같은 불순물을 제거하는 층으로서 기능하여, Si 기판의 표면 오염에 기인한 결함을 억제하는 효과가 있다.
또, 제1 SiGe층의 성막 중에 전위가 생성되기 시작하면, 전위가 다방향으로 성장하기 시작하기 때문에, 전위가 성장하는 방향을 억제하는 것이 곤란해져, 관통 전위나 표면 거칠기를 저감시키는 것이 어렵다. 그래서, 제1 SiGe층의 막두께는, 임계 막두께의 2배를 넘지 않는 범위에서, 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇은 막두께로 설정할 필요가 있다. 동시에, 제1 SiGe층의 막두께는, 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께에 가까운 막두께일수록 효과적이다. 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께는, 성막의 온도 조건 등에 따라 다르다. 그래서, 각각의 성막 조건에서, 임계 막두께의 2배를 넘지 않는 범위에서, 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께 부근에서, 본 발명의 효과가 효과적으로 얻어지는 막두께를 선택하면 된다.
또, 표면을 향해서 Ge 조성비가 점차 증가하는 SiGe의 경사 조성층과 이 경사 조성층의 상면의 Ge 조성비로 경사 조성층 상에 배치된 SiGe의 일정 조성층을 교대로 또한 연속한 Ge 조성비로 복수층 적층 상태로 하여 제2 SiGe층으로 하기 때문에, 제2 SiGe층 전체로서 Ge 조성비가 경사 계단상의 층이 되어, 계면에서 전위가 가로방향으로 치우치기 쉽게 되어, 관통 전위가 발생하기 어려워지는 동시에, 계면에서의 조성 변화가 작기 때문에, 계면에서의 전위 발생이 억제되어, 경사 조성층의 층 내에서 전위가 균등하게 발생하여, 표면 거칠기의 악화를 억제할 수 있다.
본 발명자들은, SiGe의 성막 기술에 대해서 연구를 행하여 온 결과, 결정 중의 전위가 이하와 같은 경향을 갖는 것을 알았다.
즉, SiGe층을 성막할 때에, 성막 중에 발생하는 전위는 성막 방향에 대해서 기울어진 방향 또는 가로방향(성막 방향에 직교하는 방향 : <110> 방향) 중 어느 하나로 치우치기 쉬운 특성을 갖고 있다. 또, 전위는 층의 계면에서 가로방향으로 치우치기 쉽지만, 조성이 급준하게 변화하는 계면에서는, 상기 기울어진 방향으로 치우치기 쉽게 되는 동시에 많은 전위가 고밀도로 발생한다고 생각된다.
따라서, Ge 조성비를 단순한 계단상으로 하여 성막하면, 급준인 조성 변화로 되는 계면 부분에서 많은 전위가 고밀도로 발생하는 동시에, 전위가 성막 방향의 기울어진 방향으로 치우치기 쉬워, 관통 전위로 될 우려가 높다고 생각된다. 또, Ge 조성비를 단순히 완만하게 경사지게 해 성막하면, 상기 기울어진 방향으로 치우쳐진 전위가 가로방향으로 빠져나가는 계기가 되는 부분(계면 등)이 없어, 표면에까지 관통하여 버린다고 생각된다.
이들에 대해서, 본 발명의 반도체 기판의 제조 방법에서는, 표면을 향해서 Ge 조성비를 점차 증가시킨 SiGe의 경사 조성층을 에피택셜 성장시키는 공정과, 상기 경사 조성층의 최종적인 Ge 조성비로 경사 조성층 상에 SiGe의 일정 조성층을 에피택셜 성장시키는 공정을 연속한 Ge 조성비로 복수회 반복하여, Ge 조성비가 성막 방향으로 경사를 갖고 계단상으로 변화하는 상기 제2 SiGe층을 성막하기 때문에, 경사 조성층과 일정 조성층이 교대로 복수단 형성되어 Ge 조성비가 경사 계단상의 층으로 되어, 전위 밀도가 작고 또한 표면 거칠기가 작은 SiGe층을 형성할 수 있다.
즉, 계면에서 전위가 가로방향으로 치우치기 쉽게 되고, 관통 전위가 발생하기 어렵게 된다. 또, 계면에서의 조성 변화가 작기 때문에, 계면에서의 전위 발생이 억제되어, 경사 조성층의 층 내에서 전위가 균등하게 발생하여, 표면 거칠기의 악화를 억제할 수 있다.
또한, 제2 SiGe층의 경사 조성 영역에서는, 전위가 균등하게 생성되어, 전위끼리의 얽힘이 일어나, 경사 조성 영역 중의 전위 밀도가 감소하는 동시에, 전위의 성장이 가로방향에 유도됨으로써 표면 영역에서의 관통 전위 밀도가 감소하여, 표면 거칠기의 악화도 억제되는 효과가 있다.
종래의 제1 SiGe층이 없는 경우의 경사 조성 영역에서는, 경사 조성 영역의 막두께가 소정의 막두께 이상이 되어 임계 막두께를 넘었을 때에 전위의 생성이 시작되고, 일단 전위 밀도의 증가를 거친 후에, 다시 경사 조성 영역을 형성한 경우에, 상기의 효과가 얻어진다. 즉, 종래의 구조에서는, 경사 조성 영역의 상측의 일부의 영역에서만 상기의 효과가 얻어진다.
한편, 제1 SiGe층이 있는 본 발명의 구조에서는, 이미 제1 SiGe층에 변형 에너지가 축적되어 있기 때문에, 제2 SiGe층의 막두께가 얇은 단계에서, 전위의 생성이 제2 SiGe층 내에서 시작되므로, 제2 SiGe층 내의 경사 조성 영역 전체에서 상기의 효과가 얻어지고, 제2 SiGe층의 표면 영역에서의 관통 전위 밀도가 감소하여, 표면 거칠기의 악화도 억제된다.
이들의 반도체 기판 및 반도체 기판의 제조 방법에서는, 상기 SiGe층 상에 직접 또는 다른 SiGe층을 통해서 변형 Si층을 에피택셜 성장하기 때문에, 결함이 적고, 표면 거칠기가 작은 양질의 변형 Si층이 얻어지고, 또, 연마 공정후에 SiGe층 상에 직접 또는 다른 SiGe층을 통해서 변형 Si층이 에피택셜 성장되기 때문에, 표면 상태가 양호한 SiGe층 상에 Si층이 성막되어, 양질의 변형 Si층을 가질 수 있으므로, 예를 들면 변형 Si층을 채널 영역으로 하는 MOSFET 등을 이용한 집적 회로용의 반도체 기판 및 그 제조 방법으로서 적합하다.
이들 전계 효과형 트랜지스터 및 전계 효과형 트랜지스터의 제조 방법에서는, 상기 본 발명의 반도체 기판 또는 상기 본 발명의 반도체 기판의 제조 방법에 의해 제작된 반도체 기판의 상기 변형 Si층에 채널 영역을 갖기 때문에, 디바이스 제조시에 열 처리가 행해져도 표면 상태가 양호한 SiGe층 상에 양질의 변형 Si층이 얻어지고, 고특성인 전계 효과형 트랜지스터를 고수율로 얻을 수 있다.
도 1은, 본 발명에 따른 제1 실시 형태에서의 반도체 기판을 도시하는 단면도이다.
도 2는, 본 발명에 따른 제1 실시 형태에서의 변형 Si층을 구비한 반도체 기판의 막두께에 대한 Ge 조성비를 나타내는 그래프이다.
도 3은, 본 발명에 따른 제1 실시 형태에서의 열 처리와 연마와 변형 Si층 형성을 공정순으로 도시하는 단면도이다.
도 4는, 본 발명에 따른 실시 형태에서의 MOSFET를 도시하는 개략적인 단면도이다.
도 5는, 본 발명에 따른 제2 실시 형태에서의 반도체 기판을 도시하는 단면 도이다.
도 6은, 본 발명에 따른 제2 실시 형태에서의 반도체 기판의 막두께에 대한 Ge 조성비를 나타내는 그래프이다.
도 7은, 본 발명에 따른 제3 실시 형태에서의 반도체 기판의 막두께에 대한 Ge 조성비를 나타내는 그래프이다.
도 8은, 발명에 따른 제4 실시 형태에서의 반도체 기판의 막두께에 대한 Ge 조성비를 나타내는 그래프이다.
도 9는, 본 발명에 따른 제5 실시 형태에서의 반도체 기판의 막두께에 대한 Ge 조성비를 나타내는 그래프이다.
도 10은, 본 발명에 따른 제6 실시 형태에서의 반도체 기판의 막두께에 대한 Ge 조성비를 나타내는 그래프이다.
도 11은, 본 발명에 따른 제7 실시 형태에서의 반도체 기판을 도시하는 단면도이다.
도 12는, 본 발명에 따른 제7 실시 형태에서의 반도체 기판의 막두께에 대한 Ge 조성비를 나타내는 그래프이다.
도 13은, 본 발명에 따른 제7 실시 형태에서의 제2 SiGe층을 도시하는 단면도이다.
도 14는, 본 발명에 따른 제7 실시 형태에서의 제2 SiGe층의 막두께에 대한 Ge 조성비를 나타내는 그래프이다.
도 15는, 본 발명에 따른 제8 실시 형태에서의 제2 SiGe층의 막두께에 대한Ge 조성비를 나타내는 그래프이다.
도 16은, 본 발명에 따른 제8 실시 형태에 있어서의 제2 SiGe층을 도시하는 단면도이다.
도 17은, 본 발명에 따른 제9 실시 형태의 각 예에서의 제1 SiGe층의 막두께에 대한 Ge 조성비를 나타내는 그래프이다.
도 18은, 본 발명에 따른 실시예 및 비교예에서의 제조 플로우 챠트를 도시하는 도면이다.
도 19는, 본 발명에 따른 실시예 및 비교예에서의 연마 전 웨이퍼의 층 구조 및 Ge 조성비를 도시하는 설명도이다.
이하, 본 발명에 따른 제1 실시 형태를, 도면에 기초하여 설명한다.
도 1은, 본 발명의 변형 Si층을 구비한 반도체 웨이퍼(반도체 기판)(W)의 단면 구조를 도시하는 것으로, 이 반도체 웨이퍼(W)의 구조를 그 제조 프로세스와 맞추어 설명하면, 우선, 도 1 및 도 2에 도시하는 바와 같이, Si 기판(1) 상에, Ge 조성비 x가 0에서 0.3까지 성막 방향으로(표면을 향해서) 경사를 갖고 점차 증가하는 경사 조성층(경사 조성 영역)인 제1 SiGe층(2)을 감압 CVD법에 의해 에피택셜 성장시킨다. 또한, 상기 감압 CVD법에 의한 성막은, 캐리어 가스로서 H2를 이용하고, 소스 가스로서 SiH4 및 GeH4를 이용하고 있다.
다음에, 제1 SiGe층(2) 상에 이 제1 SiGe층(2)의 최종적인 Ge 조성비(0.3)로 일정 조성층 또한 완화층인 제2 SiGe층(3)을 에피택셜 성장시킨다. 이들의 제1 SiGe층(2) 및 제2 SiGe층(3)은, 변형 Si층을 성막하기 위한 SiGe 버퍼층으로서 기능한다.
그리고, 이들 제1 SiGe층(2) 및 제2 SiGe층(3)의 형성 도중 또는 형성 후에, 도 3의 (a)에 도시하는 바와 같이, 열 처리를 행하여, 미리 SiGe층에 표면 거칠기의 악화를 발생시켜 둔다. 이 열 처리 조건은, 예를 들면 800℃∼1100℃와 같은 온도로 SiGe층의 에피택셜 성장의 온도를 넘는 온도와 1분∼200분과 같은 열 처리 시간으로 설정된다. 또한, 본 실시 형태에서는, 제2 SiGe층(3)의 성막 도중에, 일단 소스 가스의 공급을 정지하여 성막을 멈추고, 이 상태에서 1000℃까지 승온한 상태로 10분의 어닐링을 행한다. 이 어닐링 처리 후에, 제2 SiGe층(3)의 성막 온도까지 강온하여, 소스 가스를 다시 공급하여 나머지의 성막을 행한다.
다음에, 열 처리에 의해서 표면에 표면 거칠기의 악화에 의한 요철이 발생한 제2 SiGe층(3)의 표면을, 도 3의 (b)에 도시하는 바와 같이, CMP(Chemical Mechanical Polishing) 등에 의해 연마하고, 평탄화하여 표면 거칠기의 악화에 의해 생긴 요철을 제거한다.
또한, 상기 제1 SiGe층(2) 및 제2 SiGe층(3)의 막두께는, 예를 들면 각각 1.5㎛ 및 0.75㎛으로 하고 있다.
또한, 연마된 제2 SiGe층(3) 상에, 도 3의 (c)에 도시하는 바와 같이, Si층을 에피택셜 성장시켜 변형 Si층(5)을 형성하여, 반도체 웨이퍼(W)를 제작한다.
본 실시 형태에서는, 제2 SiGe층(3)을 에피택셜 성장에 의해 형성하는 도중 또는 형성 후에 이 에피택셜 성장의 온도를 넘는 온도로 열 처리를 행하여, 제2 SiGe층(3) 형성 후에 열 처리로 생긴 표면의 요철을 연마에 의해 제거하기 때문에, 기판에 사전 열 이력을 가지게 해 격자 완화나 전위의 운동에 의한 표면 거칠기의 악화를 미리 발생시키고 있으므로, 디바이스 제조 공정 등에서 열 처리를 행하였을 때에, 표면이나 계면의 거칠기의 악화가 다시 발생하는 것을 방지할 수 있다.
또, 제1 SiGe층(2)이, Ge 조성비가 표면을 향해서 점차 증가하는 경사 조성 영역이기 때문에, SiGe층 중의 특히 표면측에서 전위의 밀도를 억제할 수 있다.
다음에, 본 발명에 따른 상기 실시 형태의 반도체 기판을 이용한 전계 효과형 트랜지스터(MOSFET)를, 그 제조 프로세스와 맞추어 도 4를 참조하여 설명한다.
도 4는, 본 발명의 전계 효과형 트랜지스터의 개략적인 구조를 도시하는 것으로서, 이 전계 효과형 트랜지스터를 제조하기 위해서는, 상기의 제조 공정에서 제작한 변형 Si층을 구비한 반도체 웨이퍼(W) 표면의 변형 Si층(5) 상에 SiO2의 게이트 산화막(6) 및 게이트 폴리실리콘막(7)을 순차적으로 퇴적한다. 그리고, 채널 영역이 되는 부분 상의 게이트 폴리실리콘막(7) 상에 게이트 전극(도시 생략)을 패터닝하여 형성한다.
다음에, 게이트 산화막(6)도 패터닝하여 게이트 전극 아래 이외의 부분을 제거한다. 또한, 게이트 전극을 마스크에 이용한 이온 주입에 의해, 변형 Si층(5) 및 제2 SiGe층(3)에 n형 혹은 p형의 소스 영역(S) 및 드레인 영역(D)을 자기 정합적으로 형성한다. 이 후, 소스 영역(S) 및 드레인 영역(D) 상에 소스 전극 및 드레인 전극(도시 생략)을 각각 형성하여, 변형 Si층(5)이 채널 영역이 되는 n형 혹 은 p형 MOSFET가 제조된다.
이와 같이 제작된 MOSFET에서는, 상기 제법으로 제작된 변형 Si층을 구비한 반도체 웨이퍼(W) 상의 변형 Si층(5)에 채널 영역이 형성되기 때문에, 디바이스 제조시에 있어서 열 처리가 가해져도 표면이나 계면의 거칠기의 악화가 발생하지 않고, 양질의 변형 Si층(5)에 의해 동작 특성이 우수한 MOSFET를 고수율로 얻을 수 있다. 예를 들면, 상기 게이트 산화막(6)을 형성할 때, 열 산화막을 형성하기 위해서 반도체 웨이퍼(W)가 가열되지만, 반도체 웨이퍼(W)가 미리 사전 열 이력을 가지고 있어, 열 산화막 형성시에 있어서 SiGe층이나 변형 Si층에 표면이나 계면의 거칠기의 악화가 발생하지 않는다.
또한, 본 발명의 기술 범위는 상기 실시 형태에 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않는 범위에서 여러가지의 변경을 가하는 것이 가능하다.
예를 들면, 상기 실시 형태에서는, SiGe층의 열 처리를 제2 SiGe층의 형성 도중에 행하였지만, 제1 SiGe층의 형성 도중이나 제2 SiGe층의 형성 후에 열처리를 행해도 상관없다.
또, 상기 실시 형태의 변형 Si층을 구비한 반도체 웨이퍼(W)의 변형 Si층 상에 SiGe층을 더 구비한 반도체 웨이퍼도 본 발명에 포함된다. 또, 제2 SiGe층 상에 직접 변형 Si층을 성막하였지만, 제2 SiGe층 상에 또 다른 SiGe층을 성막하고, 이 SiGe층을 통해서 변형 Si층을 에피택셜 성장시켜도 상관없다.
또, 본 실시 형태에서는, MOSFET용의 기판으로서 SiGe층을 갖는 반도체 웨이퍼를 제작하였지만, 다른 용도에 적용하는 기판으로 해도 상관없다. 예를 들면, 본 발명의 반도체 기판을 태양 전지용의 기판에 적용해도 된다. 즉, 상술한 각 실시 형태의 Si 기판 상에 최표면에서 100% Ge가 되도록 Ge 조성비를 점차 증가시킨 경사 조성 영역인 SiGe층을 성막하고, 또한 이 위에 GaAs(갈륨비소)를 성막함으로써, 태양 전지용 기판을 제작해도 된다. 이 경우, 저전위 밀도로 고특성의 태양 전지용 기판이 얻어진다.
이하, 본 발명에 따른 제2 실시 형태를, 도면에 기초하여 설명한다.
본 실시 형태에서는, 전술한 실시 형태와 제1, 제2 SiGe층이 다르다.
도 5는, 본 발명의 반도체 웨이퍼(반도체 기판)(W)의 단면 구조를 도시하는 것으로, 이 반도체 웨이퍼의 구조를 그 제조 프로세스와 맞추어 설명하면, 우선, CZ법 등으로 인상(引上) 성장시켜 제작된 p형 혹은 n형 Si 기판(1) 상에, 도 5 및 도 6에 도시하는 바와 같이, Ge 조성비 x가 일정(예를 들면 x=0.15)하고 상술한 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께보다도 얇은 두께(예를 들면 300㎚)의 제1 SiGe층(2)을 예를 들면 감압 CVD법에 의해 에피택셜 성장시킨다.
이 때, 제1 SiGe층(2)이 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇게 성막되기 때문에, 제1 SiGe층(2) 성막 중에서는 막두께에 따라서 변형 에너지가 커지지만 전위나 격자 완화는 거의 발생하지 않는다.
또한, 제1 SiGe층(2)의 두께는 임계 막두께(tc)의 2배 미만의 두께로 한다.
삭제
삭제
삭제
삭제
다음에, 제1 SiGe층(2) 상에 제2 SiGe층(3)을 에피택셜 성장시킨다. 이 제2 SiGe층(3)은, 그 Ge 조성비 y가 적어도 제1 SiGe층(2)과의 접촉면에서 제1 SiGe층(2)에서의 Ge 조성비 x의 층 중의 최대값보다 낮게 설정된다. 또, 제2 SiGe층(3)은, 그 Ge 조성비 y가 표면을 향해서 점차 증가하는 경사 조성층(예를 들면, Ge 조성비 y가 0에서 0.3까지 증가하는 층)(경사 조성 영역)으로, 예를 들면 1.1㎛의 두께까지 성막된다.
여기에서, 이들 제1 SiGe층(2) 및 제2 SiGe층(3)의 형성 도중 또는 형성 후에, 상술한 제1 실시 형태에서 도 3의 (a)에 도시하는 열 처리와 동등한 열 처리를 행하여, 미리 SiGe층에 표면 거칠기의 악화를 발생시키는 동시에, 열 처리에 의해서 표면에 표면 거칠기의 악화에 의한 요철이 발생한 제2 SiGe층(3)의 표면을, 상술한 제1 실시 형태에서 도 3의 (b)에 도시하는 바와 같이, CMP 등에 의해 연마하고, 평탄화하여 표면 거칠기의 악화에 의해 생긴 요철을 제거한다.
제2 SiGe층(3)의 에피택셜 성장을 시작하면, 이미 제1 SiGe층(2)에 변형 에너지가 축적되어 있기 때문에, 제2 SiGe층(3)의 막두께가 얇은 단계에서, 전위의 생성과 성장이, 제1 SiGe층(2) 양측의 계면 및 제2 SiGe층(3) 내의 제1 SiGe층(2)측으로부터 시작되어, 제1 SiGe층(2) 및 제2 SiGe층(3)의 격자 완화가 시작된다. 이 때, 제2 SiGe층(3)의 Ge 조성비가 제1 SiGe층(2)의 접촉면에서 제1 SiGe층(2)에서의 Ge 조성비의 층 중의 최대값보다 낮기 때문에, 전위는, 제1 SiGe층(2) 양측의 계면(2a, 2b)을 따라서 집중적으로 생성되고, 제1 SiGe층(2) 양측의 계면(2a, 2b)에서의 전위의 생성이, 제2 SiGe층(3)의 격자 완화를 도와, 제2 SiGe층(3) 내에서의 전위의 생성이나 성장이 억제되는 동시에, 제2 SiGe층(3) 표면의 표면 거칠기의 악화도 억제된다.
또한, Ge 조성비 z가 제2 SiGe층(3)이 최종적인 Ge 조성비와 동일(예를 들면, z가 0.3)하고 일정 조성비의 SiGe 완화층(4)을 소정 두께(예를 들면, 0.4㎛)만큼 에픽택셜 성장시키고, 다음에, 이 SiGe 완화층(4) 상에 단결정 Si를 에피택셜 성장시켜 변형 Si층(5)을 연마 후에 소정 두께(예를 들면, 20㎚)가 되도록 형성함으로써, 본 실시 형태의 반도체 웨이퍼(W)가 제작된다.
또한, 상기 감압 CVD법에 의한 성막은, 캐리어 가스로서 H2를 이용하고, 소스 가스로서 SiH4 및 GeH4를 이용하고 있다.
이와 같이 본 실시형태의 반도체 웨이퍼(W)로는 전술의 제1 실시형태와 마찬가지로, 제2 SiGe층(3)을 에피택셜 성장에 의해 형성하는 도중 또는 형성 후에 상기 에피택셜 성장의 온도를 넘는 온도에서 열처리를 실시하고, 제2 SiGe층(3) 형성 후에 열처리로 생긴 표면의 요철을 연마에 의해 제거하기 때문에, 기판에 사전 열 이력을 가지게 해 격자 완화나 전위의 운동에 의한 표면 거칠기의 악화를 미리 발생시키고 있기 때문에, 디바이스 제조 공정 등에서 열처리를 실시했을 때에 표면이 나 계면의 거칠기의 악화가 다시 발생하는 것을 막을 수 있음과 동시에, 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇게 제1 SiGe층(2)의 막두께를 설정하고, 제2 SiGe층(3)의 Ge 조성비 y를 적어도 제1 SiGe층(2)과의 접촉면에서 제1 SiGe층(2)에서의 Ge 조성비 x의 층 중의 최대값보다 낮게 하기 때문에, Si 기판(1)과 제1 SiGe층(2)과의 계면(2a) 및 제1 SiGe층(2)과 제2 SiGe층(3)과의 계면(2b)에 효율적으로 전위를 집중시킬 수 있어 관통 전위 밀도 및 표면 거칠기를 저감시킬 수 있다.
또한, 제1 SiGe층(2)의 Ge 조성비가 일정하기 때문에, 동일한 Ge 조성비로 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께가 가장 얇아지고, 가장 얇은 막두께에서 본 발명의 효과가 얻어지며, 성막에 필요한 시간이 짧다는 이점이 있다.
또한, 제1 SiGe층(2)을 임계 막두께 tc의 2배 미만의 두께로 함으로써 후술하는 실험 결과에 근거하여 제1 SiGe층(2)의 막두께를 용이하게 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께 내로 설정할 수 있다.
또한, 본 실시형태에서는 제2 SiGe층(3)이 Ge 조성비를 점차 증가시킨 경사 조성층(경사 조성 영역)으로 됨으로써, 전위가 균등하게 생성되고, 전위끼리의 얽힘이 일어나, 제2 SiGe층(3) 중의 전위 밀도가 감소됨과 동시에, 전위의 성장이 가로방향으로 유도됨으로써 표면 영역에서의 관통 전위 밀도가 감소되고, 표면 거칠기의 악화도 억제되는 효과가 있다.
또한, 본 실시형태에서는 제2 SiGe층(3)의 성막 전에 이미 제1 SiGe층(2)에 변형 에너지가 축적되어 있기 때문에, 제2 SiGe층(3)의 막두께가 얇은 단계에서, 전위의 생성이 제2 SiGe층(3) 내에서 시작되므로, 제2 SiGe층(3) 내의 경사 조성 영역 전체에서 상기의 효과가 얻어지고, 제2 SiGe층(3)의 표면 영역에서의 관통 전위 밀도가 감소하여 표면 거칠기의 악화도 억제된다.
또한, 제1 SiGe층(2)은 Si 기판(1) 표면에서의 수분이나 산소 성분 혹은 탄소 성분과 같은 불순물을 제거하는 층으로서 기능하고, Si 기판(1)의 표면 오염에 기인한 결함을 억제하는 효과가 있다.
한편, 본 실시형태에 있어서도, 상기의 반도체 웨이퍼(W)를 이용한 전계 효과형 트랜지스터(MOSFET)를 전술한 제1 실시형태에서의 도 4와 같이 제조할 수 있다.
다음에, 본 발명에 따른 제3 실시형태를 도 7에 근거하여 설명한다.
본 실시형태와 제2 실시형태의 상이한 점은, 제2 실시형태에서의 제1 SiGe층(2)에서는 Ge 조성비가 일정하게 설정되어 있는데 대해서, 본 실시형태에서는 도 7에 도시하는 바와 같이, 제1 SiGe층(12)의 Ge 조성비 x를 Si 기판(1)과의 접촉 면에서 층 중의 최대값으로 하고, Ge 조성비 x를 점차 감소시키고 있는 점이다.
즉, 본 실시형태에서는 제1 SiGe층(12)의 형성 공정에 있어서, 성막 개시 시에는 Ge 조성비 x를 0.3으로 하고, 그 후 서서히 감소시켜 최종적으로는 Ge 조성비x를 거의 O까지 변화시키며, 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇은 소정 두께(예를 들면, 350㎚)만큼 성장시킨 경사 조성층으로 한다.
본 실시형태에서는, 제1 SiGe층(12)의 Ge 조성비 x를 Si 기판(1)과의 접촉면에서 층 중의 최대값으로 함으로써, 성막 시의 변형 에너지가 Si 기판(1)과의 계면측에 집중하게 되고, 제2 SiGe층(3) 성막 개시 시에 생기는 격자 완화 시에 제2 SiGe층(3)과의 계면보다도 Si 기판(1)과의 계면에 많은 전위를 발생시킬 수 있다. 이에 따라, 제2 SiGe층(3) 표면측으로부터 멀어진 위치에 전위를 집중시킬 수 있고, 전술의 실시형태와 마찬가지로 관통 전위나 표면 거칠기를 저감시키는 것이 가능해진다.
다음에, 본 발명에 따른 제4 실시형태를 도 8에 근거하여 설명한다.
본 실시형태와 제3 실시형태의 상이한 점은, 제3 실시형태의 제1 SiGe층(12)이 Ge 조성비를 점차 감소시킨 경사 조성층인데 대해서, 제4 실시형태에서는 도 8에 도시하는 바와 같이, 제1 SiGe층(22)의 형성 공정에 있어서, 성막 개시 시에는 Ge 조성비(x)를 0.3으로 하고, 그 후 서서히 감소시켜 Ge 조성비 x를 거의 0까지 변화시켜 소정 두께(예를 들면, 350㎚)로 성막 한 후, 다시 Ge 조성비 x를 서서히 증가시켜 최종적으로 0.3까지 소정 두께(예를 들면, 350㎚)로 성막한 조성 변화층으로 한 점에서 상이하다.
또한, 이 제1 SiGe층(22)의 두께도 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇게 설정한다.
이 제4 실시형태에 있어서도, 제1 SiGe층(22)의 Ge 조성비 x가 Si 기판(1) 및 제2 SiGe층(3)과의 접촉면에서 층 중의 최대값이 되므로, 제2 실시형태와 마찬 가지로 Si 기판(1) 및 제2 SiGe층(3)과의 계면에 많은 전위를 발생시킬 수 있다.
다음에, 본 발명에 따른 제5 및 제6 실시형태를 도 9 및 도 10에 근거하여 설명한다.
제5 실시형태와 제2 실시형태의 상이한 점은, 제2 실시형태에서의 제1 SiGe층(2)에서는 Ge 조성비가 일정하게 설정되어 있는데 대해서, 제5 실시형태에서는 도 9에 도시하는 바와 같이, 제1 SiGe층(32)의 Ge 조성비 x를 거의 0에서 서서히 증가시켜 최종적으로 0.3까지 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇은 소정 두께(예를 들면, 350㎚)로 성막하고 있는 점이다.
또한, 제6 실시형태와 제2 실시형태의 상이한 점은, 제2 실시형태에서의 제1 SiGe층(2)에서는 Ge 조성비가 일정하게 설정되어 있는데 대해서, 제6 실시형태에서는 도 10에 도시하는 바와 같이, 제1 SiGe층(42)의 Ge 조성비 x를 거의 O에서 서서히 증가시켜 0.3까지 소정 두께(예를 들면, 350㎚)로 성막하고, 다시 그 후 Ge 조성비 x를 0.3에서 서서히 감소시켜 거의 0까지 소정 두께(예를 들면, 350㎚)로 성막하고 있는 점이다. 한편, 제1 SiGe층(42)의 두께는 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇게 설정된다.
이들 제5 및 제6 실시형태에서는 상기의 실시형태와 동등한 효과를 얻을 수 있음과 동시에, 모두 제1 SiGe층(32, 42)이 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇은 막두께로 형성되므로, 제2 SiGe층(3)의 성막 시에 제1 SiGe층(32, 42)의 양측의 계면에 전위가 집중적으로 발생하고, 관통 전위나 표면 거칠기를 저감시킬 수 있다. 한편, 제5 및 제6 실시형태에서는 제1 SiGe 층(32, 42)의 층 중에서의 Ge 조성비의 최대값이 Si 기판(1)과의 계면측에 없기 때문에, 제2 및 제3 실시형태 쪽이, 보다 관통 전위 및 표면 거칠기의 개선 효과를 얻을 수 있다.
한편, 상기의 제2~ 제6 실시형태에서는 제1 SiGe층 중에서 막두께에 대한 Ge 조성비의 분포로서 5가지 분포로 했지만 다른 분포로 해도 상관없다. 예를 들면, 제1 SiGe층을 Ge 조성비가 상이한 복수의 SiGe층으로 이루어지는 다층막으로 해도 상관없다. 또한, 상기 다층막으로 Si층을 포함하는 다층막으로 해도 상관없다.
또한, 상기 각 실시형태에서는 제1 SiGe층 내에서 Ge 조성비를 변화시키는 경우, 막두께에 대해서 일정 비율로 조성을 변화시켰지만, 그 비율을 일정하지 않게 한 구조로 해도 상관없다. 또한, 제1 SiGe층은 Ge를 포함하는 층으로, 변형 에너지를 축적할 수 있으며 되고, 이들 이외의 어떠한 Ge 조성비의 분포라도 상관없다. 또한, 상기 각 실시형태에서는 제2 SiGe층 내에서 Ge 조성비를 표면을 향하여 점차 증가시킨 경사 조성 영역을 막두께에 대해서 일정 비율로 조성을 변화시켰지만, 그 비율을 일정하지 않게 한 구조로 해도 상관없다. 또한, 그 조성 경사를 계단상의 Ge 조성비의 변화로 해도 상관없다. 또한, 상기 각 실시형태에서는 제1 SiGe층 상에 직접 제2 SiGe층을 배치했지만 Si층을 통하여 제2 SiGe층을 배치해도 상관없다. 또한, 상기 각 실시형태의 반도체 웨이퍼(W)의 변형 Si층 상에 다시 SiGe층을 성막해도 상관없다.
다음에, 본 발명에 따른 제7 실시형태를 도면에 근거하여 설명한다.
도 11은 본 실시형태의 반도체 웨이퍼(반도체 기판)(W)의 단면 구조를 도시 하는 것으로, 이 반도체 웨이퍼의 구조를 그 제조 프로세스와 맞추어 설명하면, 우선, CZ법 등으로 인상 성장시켜 제작된 p형 혹은 n형 Si 기판(1) 상에 도11 및 도12에 도시하는 바와 같이, Ge 조성비 x가 일정(예를 들면 x=O.15)하고 상술한 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께보다도 얇은 두께(예를 들면 30O㎚)의 제1 SiGe층(2)을 예를 들면 감압 CVD법에 의해 에피택셜 성장시킨다.
이 때, 제1 SiGe층(2)이 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇게 성막되기 때문에, 제1 SiGe층(2) 성막 중에는 막두께에 따라 변형 에너지가 커지지만 전위나 격자 완화는 거의 발생하지 않는다.
또한, 제1 SiGe층(2)의 두께는 임계 막두께 tc의 2배 미만의 두께로 한다.
삭제
삭제
삭제
삭제
다음에, 제1 SiGe층(2) 상에 제2 SiGe층(3)을 에피택셜 성장시킨다. 이 제2 SiGe층(3)은 그 Ge 조성비 y가 적어도 제1 SiGe층(2)과의 접촉면에서 제1 SiGe층(2)에서의 Ge 조성비 x의 층 중의 최대값보다 낮게 설정된다. 또한, 제2 SiGe층(3)은 Ge 조성비 x가 0부터 y(예를 들면 y=O.3)까지 성막 방향으로 경사를 가지고 계단상으로 변화하는 Si1 - xGex의 단계 경사층이다.
다음에, 제2 SiGe층(3) 상에 Ge 조성비가 일정한 Si1 - yGey의 완화층(4)를 에피택셜 성장시킨다. 또한, Ge 조성비 z(본 실시형태에서는 z=y)로 Si1 - zGez의 완화층(4) 상에 Si를 에피택셜 성장시켜 변형 Si층(5)을 형성함으로써, 본 실시형태의 변형 Si층을 구비한 반도체 웨이퍼(W)가 제작된다. 또한, 각 층의 막두께는 예를 들면, 제2 SiGe층(3)이 1.5㎛, 완화층(4)이 0.7~0.8㎛, 변형 Si층(5)이 15~22nm이다.
상기 제2 SiGe층(3)의 성막은 도 12 내지 도 14에 도시하는 바와 같이, 표면을 향하여 Ge 조성비를 소정값까지 점차 증가시킨 SiGe의 경사 조성층(3a)을 에피택셜 성장시키는 공정과, 경사 조성층(3a)의 최종적인 Ge 조성비로 경사 조성층(3a) 상에 SiGe의 일정 조성층(3b)를 에피택셜 성장시키는 공정을 연속한 Ge 조성비로 복수회 반복하여 행해진다. 또한, 제2 SiGe층(3) 하면의 Ge 조성비는 제1 SiGe층(2) 상면의 Ge 조성비 이하로 설정된다. 한편, 본 실시형태에서는 제2 SiGe층(3)의 Ge 조성비를 제로부터 점차 증가시키고 있다.
예를 들면, 본 실시형태에서는 경사 조성층(3a) 및 일정 조성층(3b)의 에피택셜 성장 공정을 5회 반복하여 행하여 제2 SiGe층(3)을 형성한다. 즉, 1회의 경사 조성층(3a) 및 일정 조성층(3b)의 에피택셜 성장 공정을 1단계로 하면, 우선 최초의 단계로서 제1 경사 조성층(3a)을 Si 기판(1) 상에, Ge 조성비를 O에서부터 O.06까지 점차 증가시켜 성장시키고, 그 위에 Ge 조성비가 0.06인 제1 일정 조성층 (3b)을 형성한다. 다음에, 제2 단계로서 Ge 조성비 O.06인 제1 일정 조성층(3b) 상에 제2 경사 조성층(3a)을 Ge 조성비를 O.06부터 O.12까지 점차 증가시켜 성장시키고, 그 위에 Ge 조성비가 0.12인 제2 일정 조성층(3b)을 형성한다.
그리고, 제3 단계로서 Ge 조성비 O.12인 제2 일정 조성층(3b) 상에 제3 경사 조성층(3a)을, Ge 조성비를 O.12부터 0.18까지 점차 증가시켜 성장시키고, 그 위에 Ge 조성비가 O.18인 제3 일정 조성층(3b)을 형성한다. 다음에, 제4 단계로서 Ge 조성비 O.18인 제3 일정 조성층(3b) 상에 제4 경사 조성층(3a)을 Ge 조성비를 0.18부터 O.24까지 점차 증가시켜 성장시키고, 그 위에 Ge 조성비가 0.24인 제4 일정 조성층(3b)을 형성한다. 또한, 마지막 단계로서 Ge 조성비 0.24인 제4 일정 조성층(3b) 상에 제5 경사 조성층(3a)을, Ge 조성비를 0.24부터 0.3까지 점차 증가시켜 성장시키고, 그 위에 Ge 조성비가 O.3인 제5 일정 조성층(3b)을 형성한다. 한편, 본 실시형태에서는, 각 경사 조성층(3a) 및 각 일정 조성층(3b)의 막두께는 모두 동일하게 설정되어 있다.
상기 제2 SiGe층(3)의 에피택셜 성장을 시작하면, 이미 제1 SiGe층(2)에 변형 에너지가 축적되어 있기 때문에, 제2 SiGe층(3)의 막두께가 얇은 단계에서, 전위의 생성과 성장이 제1 SiGe층(2) 양측의 계면 및 제2 SiGe층(3) 내의 제1 SiGe층(2)측에서 시작되고, 제1 SiGe층(2) 및 제2 SiGe층(3)의 격자 완화가 시작된다. 이 때, 제2 SiGe층(3)의 Ge 조성비가 제1 SiGe층(2)의 접촉면에서 제1 SiGe층(2)에서의 Ge 조성비의 층 중의 최대값보다 낮기 때문에, 전위는 제1 SiGe층(2) 양측의 계면(2a, 2b)을 따라서 집중적으로 생성되고, 제1 SiGe층(2) 양측의 계면(2a, 2b) 에서의 전위의 생성이 제2 SiGe층(3)의 격자 완화를 도와, 제2 SiGe층(3) 내에서의 전위의 생성이나 성장이 억제됨과 동시에, 제2 SiGe층(3) 표면의 표면 거칠기의 악화도 억제된다.
여기서, 이들 제1 SiGe층(2) 및 제2 SiGe층(3)의 형성 도중 또는 형성 후에, 상술의 제1 실시형태에서 도 3(a)에 도시하는 열처리와 동등한 열처리를 실시하고, 미리 SiGe층에 표면 거칠기의 악화를 발생시킴과 동시에, 열처리에 의해서 표면에 표면 거칠기의 악화에 의한 요철이 발생한 제2 SiGe층(3)의 표면을, 상술의 제1 실시형태에서 도 3(b)에 도시하는 바와 같이, CMP 등에 의해 연마하고, 평탄화하여 표면 거칠기의 악화에 의해 생긴 요철을 제거한다.
또한, Ge 조성비(z)가 제2 SiGe층(3)의 최종적인 Ge 조성비와 동일하고(예를 들면, z가 0.3), 일정 조성비의 SiGe 완화층(4)을 소정 두께(예를 들면, 0.75㎛)만큼 에피택셜 성장시키고, 다음에, 상기 SiGe 완화층(4) 상에 단결정 Si를 에피택셜 성장시켜 변형 Si층(5)을 소정 두께(예를 들면, 20㎚)만큼 형성함으로써 본 실시형태의 반도체 웨이퍼(W)가 제작된다.
한편, 상기 감압 CVD법에 의한 성막은 예를 들면 캐리어 가스로서 H2를 이용하고 소스 가스로서 SiH4 및 GeH4를 이용하고 있다.
이와 같이 본 실시형태의 반도체 웨이퍼(W)에서는, 상술한 제1 실시형태와 동일하게, 제2 SiGe층(3)을 에피택셜 성장에 의해 형성하는 도중 또는 형성 후에 상기 에피택셜 성장의 온도를 넘는 온도에서 열처리를 실시하고, 제2 SiGe층(3) 형 성 후에 열처리로 생긴 표면의 요철을 연마에 의해 제거하기 때문에, 기판에 사전 열 이력을 가지게 해 격자 완화나 전위의 운동에 의한 표면 거칠기의 악화를 미리 발생시키고 있으므로, 디바이스 제조 공정 등에서 열처리를 실시했을 시에 표면이나 계면의 거칠기의 악화가 다시 발생하는 것을 막을 수 있음과 동시에, 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇게 제1 SiGe층(2)의 막두께를 설정하고, 제2 SiGe층(3)의 Ge 조성비 y를 적어도 제1 SiGe층(2)과의 접촉면에서 제1 SiGe층(2)에서의 Ge 조성비 x의 층 중의 최대값보다 낮게 하므로, Si 기판(1)과 제1 SiGe층(2)의 계면(2a) 및 제1 SiGe층(2)과 제2 SiGe층(3)의 계면(2b)에 효율적으로 전위를 집중시킬 수 있어, 관통 전위 밀도 및 표면 거칠기를 저감시킬 수 있다.
또한, 제1 SiGe층(2)의 Ge 조성비가 일정하기 때문에, 동일한 Ge 조성비로 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께가 가장 얇아지고, 가장 얇은 막두께로 본 발명의 효과를 얻을 수 있어 성막에 필요한 시간이 짧다는 이점이 있다.
또한, 제1 SiGe층(2)을 임계 막두께 tc의 2배 미만의 두께로 함으로써 후술하는 실험 결과에 근거하여, 제1 SiGe층(2)의 막두께를 용이하게 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께 내로 설정할 수 있다.
또한, 본 실시형태에서는 제2 SiGe층(3)의 성막 전에 이미 제1 SiGe층(2)에 변형 에너지가 축적되어 있기 때문에, 제2 SiGe층(3)의 막두께가 얇은 단계에서 전 위의 생성이 제2 SiGe층(3) 내에서 시작되기 때문에, 제2 SiGe층(3) 내의 경사 조성 영역 전체에서 상기의 효과가 얻어지고, 제2 SiGe층(3)의 표면 영역에서의 관통 전위 밀도가 감소하여 표면 거칠기의 악화도 억제된다.
또한, 제1 SiGe층(2)은 Si 기판(1) 표면에서의 수분이나 산소 성분 혹은 탄소 성분과 같은 불순물을 제거하는 층으로서 기능하고, Si 기판(1)의 표면 오염에 기인한 결함을 억제하는 효과가 있다.
또한, 본 실시형태에서는 제2 SiGe층(3)의 형성에 있어서, 표면을 향해서 Ge 조성비를 점차 증가시킨 SiGe의 경사 조성층(3a)을 에피택셜 성장시키는 공정과, 경사 조성층(3a)의 최종적인 Ge 조성비로 경사 조성층(3a) 상에 SiGe의 일정 조성층(3b)을 에피택셜 성장시키는 공정을 연속한 Ge 조성비로 복수회 반복하기 때문에, 경사 조성층(3a)과 일정 조성층(3b)이 교대로 복수단 형성되어 Ge 조성비가 경사 계단상의 층이 되고, 상술한 바와 같이 전위 밀도가 적고 또한 표면 거칠기가 적은 SiGe층을 형성할 수 있다.
즉, 본 실시형태에서는 격자 완화에 필요한 전위를 균등하게 발생시킴과 동시에, 전위를 가능한 한 가로방향으로 치우치게 하여 표면상에 관통해 나오지 않도록 SiGe층을 성막할 수 있기 때문에 양호한 표면 상태를 얻을 수 있다.
한편, 본 실시형태에 있어서도 상기의 반도체 웨이퍼(W)를 이용한 전계 효과형 트랜지스터(MOSFET)를 전술한 제1 실시형태에서의 도 4와 같이 제조할 수 있다.
다음에, 본 발명에 따른 제8 실시형태를 도 15 및 도 16에 근거하여 설명한다.
본 실시형태와 제7 실시형태의 상이한 점은, 제7 실시형태에서의 제2 SiGe층(3)에서는 경사 조성층(3a) 및 일정 조성층(3b)의 막두께가 각각 동일하게 설정되어 있는데 대해서, 제8 실시형태에서는 도 15 및 도 16에 도시하는 바와 같이, 경사 조성층(13a) 및 일정 조성층(13b)을 에피택셜 성장시키는 공정에 있어서, 각각 반복할 때마다 경사 조성층(13a) 및 일정 조성층(13b)의 두께를 점차 얇게 하여 제2 SiGe층(13)을 형성하는 점이다. 또한, 제7 실시형태에서는 경사 조성층(3a) 및 일정 조성층(3b)의 에피택셜 성장 공정을 5회 반복하여 행하고 있지만, 본 실시형태에서는 경사 조성층(13a) 및 일정 조성층(13b)의 에피택셜 성장 공정을 4회 반복하여 행하여 제2 SiGe층(13)을 형성하고 있는 점에서도 상이하다.
즉, 본 실시형태에서는 경사 조성층(13a) 및 일정 조성층(13b)의 에피택셜 성장 공정에 있어서, 제1 경사 조성층(13a) 및 제1 일정 조성층(13b)을 성장시킨 후에, 제1 경사 조성층(13a) 및 제1 일정 조성층(13b)보다 얇게 제2 경사 조성층(13a) 및 제2 일정 조성층(13b)을 성장시킨다. 또한, 마찬가지로 하여 제2 경사 조성층(13a) 및 제2 일정 조성층(13b)보다 얇게 제3 경사 조성층(13a) 및 제3 일정 조성층(13b)을 성장시키고, 마지막으로 제3 경사 조성층(13a) 및 제3 일정 조성층(13b)보다 얇게 제4 경사 조성층(13a) 및 제4 일정 조성층(13b)을 성장시켜 제2 SiGe층(13)을 형성한다.
여기에서, 이들 제4 일정 조성층(13b)의 형성 도중 또는 형성 후에, 상술의 실시형태와 동일한 열처리를 실시하고, 미리 SiGe층에 표면 거칠기의 악화를 발생시킴과 동시에 열처리에 의해서 표면에 표면 거칠기의 악화에 의한 요철이 발생한 제4 일정 조성층(13b)의 표면을 CMP 등에 의해 연마하고 평탄화하여 표면 거칠기의 악화에 의해 생긴 요철을 제거한다.
즉, 제1 경사 조성층(13a) 및 제1 일정 조성층(13b)을 l1, 제2 경사 조성층(13a) 및 제2 일정 조성층(13b)을 l2, 제3 경사 조성층(13a) 및 제3 일정 조성층(13b)을 l3, 제4 경사 조성층(13a) 및 제4 일정 조성층(13b)을 l4로 하면, l1>l2>l3>l4가 되도록 적층한다. 여기에서, 제4 경사 조성층(13a) 및 제4 일정 조성층(13b)을 l4는 연마 후를 나타내고 있다.
또한, 전위가 생기는 한계 막두께는 Ge 조성비에 따라 변하지만, 상기 각 층은, 이 한계 막두께보다는 두껍게 설정되고, 격자 완화에 필요한 전위를 각 층에서 균등하게 생기도록 하고 있다.
또한, 각 경사 조성층(13a)에서의 Ge 조성비의 경사는, 각각 동일하게 되도록 설정되어 있다.
상술한 바와 같이, 전위는 Ge 조성비가 높을수록 발생하기 쉬워지므로, 제7 실시 형태와 같이 동일한 두께로 성막을 반복한 경우, 상층일수록 전위가 많이 발생하는데 대해, 본 실시 형태와 같이, 반복할 때마다 경사 조성층(13a) 및 일정 조성층(13b)의 두께를 점차 얇게 함으로써, 각 층에서 보다 전위를 균등하게 발생시킬 수 있다.
다음에, 본 발명에 관한 제9 실시 형태를, 도 17에 의거해 설명한다.
본 실시 형태와 제7 실시 형태의 상이한 점은, 제7 실시 형태에 있어서의 제 1 SiGe층(2)에서는, Ge 조성비가 일정하게 설정되는데 대해, 본 실시 형태에서는, 도 17에 도시하는 바와 같이, 제1 SiGe층의 Ge 조성비 x가 일정하지 않은 점이다. 예를 들면, 본 실시 형태의 제1 예는, 도 17의 (a)에 도시하는 바와 같이, 제1 SiGe층(12)의 Ge 조성비 x를 Si 기판(1)과의 접촉면에서 층 중의 최대값으로 하여, Ge 조성비 x를 점차 감소시키고 있다.
즉, 본 실시 형태의 제1 예에서는, 제1 SiGe층(12)의 형성 공정에서, 성막 개시 시에는 Ge 조성비 x를 0.3으로 하고, 그 후 서서히 감소시켜 최종적으로는 Ge 조성비 x를 거의 0까지 변화시켜, 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇은 소정 두께(예를 들면, 350㎚)만큼 성장시킨 경사 조성층으로 한다.
본 실시 형태에서는, 제1 SiGe층(12)의 Ge 조성비 x를 Si 기판(1)과의 접촉면에서 층 중의 최대값으로 함으로써, 성막 시의 변형 에너지가 Si 기판(1)과의 계면측에 집중하게 되어, 제2 SiGe층(3) 성막 개시 시에 생기는 격자 완화 시에, 제2 SiGe층(3)과의 계면보다도 Si 기판(1)과의 계면에 많은 전위를 발생시킬 수 있다. 이에 따라, 제2 SiGe층(3) 표면측에서 떨어진 위치에 전위를 집중시킬 수 있고, 제7 실시 형태와 마찬가지로, 관통 전위나 표면 거칠기를 저감시키는 것이 가능해진다.
또한, 본 실시 형태의 제2 예는, 도 17의 (b)에 도시하는 바와 같이, 제1 SiGe층(22)의 형성 공정에서, 성막 개시 시에는 Ge 조성비 x를 0.3으로 하고, 그 후 서서히 감소시켜 Ce 조성비(x)를 거의 0까지 변화시켜 소정 두께(예를 들면, 350㎚)로 성막시킨 후, 다시 Ge 조성비 x를 서서히 증가시켜 최종적으로 0.3까지 소정 두께(예를 들면, 350㎚)로 성막한 조성 변화층으로 하고 있다.
또한, 이 제1 SiGe층(22)의 두께도, 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇게 설정한다.
이 제2 예에 있어서도, 제1 SiGe층(22)의 Ge 조성비 x가 Si 기판(1) 및 제2 SiGe층(3)과의 접촉면에서 층 중의 최대값으로 되기 때문에, 제1 실시 형태와 마찬가지로, Si 기판(1) 및 제2 SiGe층(3)과의 계면에 많은 전위를 발생시킬 수 있다.
또한, 본 실시 형태의 제3 예는, 도 17의 (c)에 도시하는 바와 같이, 제1 SiGe층(32)의 Ge 조성비 x를 거의 0부터 서서히 증가시켜 최종적으로 0.3까지 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇은 소정 두께(예를 들면, 350㎚)로 성막하고 있다.
또한, 본 실시 형태의 제4 예는, 도 17의 (d)에 도시하는 바와 같이, 제1 SiGe층(42)의 Ge 조성비 x를 거의 0부터 서서히 증가시켜 0.3까지 소정 두께(예를 들면, 350㎚)로 성막하고, 또한 그 후 Ge 조성비 x를 0.3부터 서서히 감소시켜 거의 0까지 소정 두께(예를 들면, 350㎚)로 성막하고 있다. 또한, 제1 SiGe층(42)의 두께는, 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇게 설정된다.
이들 제3 및 제4 예에서는, 모두 제1 SiGe층(32, 42)이 실제로 전위의 생성이나 격자 완화가 현저하게 시작되는 막두께보다 얇은 막두께로 형성되기 때문에, 제2 SiGe층(3)의 성막 시에 제1 SiGe층(32, 42)의 양 측의 계면에 전위가 집중적으로 발생하여, 관통 전위나 표면 거칠기를 저감시킬 수 있다. 또한, 제4 및 제5 예에서는, 제1 SiGe층(32, 42)의 층 중에 있어서의 Ge 조성비의 최대값이 Si 기판(1)과의 계면측에 없기 때문에, 제1 및 제2 실시 형태쪽이, 보다 관통 전위 및 표면 거칠기의 개선 효과를 얻을 수 있다.
또한, 본 발명의 기술 범위는 상기 실시 형태에 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않는 범위에서 다양한 변경을 가하는 것이 가능하다.
예를 들면, 상기 각 실시 형태에서는, 제1 SiGe층 중에서 막두께에 대한 Ge 조성비의 분포로서 5종류의 분포로 하였지만, 다른 분포로 해도 상관없다. 예를 들면, 제1 SiGe층을 Ge 조성비가 다른 복수의 SiGe층으로 이루어지는 다층막으로 해도 상관없다. 또한, 상기 다층막으로 Si층을 포함하는 다층막으로 해도 상관없다.
또한, 상기 각 실시 형태에서는, 제1 SiGe층 내에서 Ge 조성비를 변화시키는 경우, 막두께에 대해 일정한 비율로 조성을 변화시켰는데, 그 비율을 일정하지 않게 한 구조로 해도 상관없다.
또한, 제1 SiGe층은, Ge를 포함하는 층이고, 변형 에너지를 축적할 수 있으면 되고, 이들 이외의 어떠한 Ge 조성비의 분포라도 상관없다.
또한, 상기 각 실시 형태에서는, 제2 SiGe층 내에서 Ge 조성비를 표면을 향해 점차 증가시킨 경사 조성층을, 막두께에 대해 일정 비율로 조성을 변화시켰는데, 그 비율을 일정하지 않게 한 구조로 해도 상관없다.
또한, 상기 각 실시 형태에서는, 제1 SiGe층 상에 직접 제2 SiGe층을 배치했 는데, Si층을 개재하여 제2 SiGe층을 배치해도 상관없다.
또한, 상기 각 실시 형태의 반도체 웨이퍼의 변형 Si층 상에, 다시 SiGe층을 성막해도 상관없다.
또한, 상기 각 실시 형태에서는, MOSFET용의 기판으로서 SiGe층을 가지는 반도체 웨이퍼를 제작했는데, 다른 용도에 적용하는 기판으로 해도 상관없다. 예를 들면, 본 발명의 반도체 기판의 제조 방법 및 반도체 기판을 태양 전지나 광 소자용 기판에 적용해도 된다. 즉, 상술한 각 실시 형태에 있어서, 최표면에서 65%부터 100% Ge 혹은 100% Ge가 되도록 제2 SiGe층 및 제3 SiGe층을 성막하고, 또한 이 위에 InGaP(인듐갈륨인) 혹은 GaAs(갈륨비소)나 AlGaAs(알루미늄갈륨비소)를 성막함으로써, 태양 전지나 광 소자용 기판을 제작해도 된다. 이 경우, 저전위 밀도로 고특성의 태양 전지용 기판을 얻을 수 있다.
실시예
다음에, 상기 실시 형태에 의거해 연마 전 열처리를 한 경우의 표면이나 계면의 거칠기 악화를, 도 18, 도 19를 참조하여 구체적으로 설명한다.
상기 제7 실시 형태에 의거해, 실시예 및 비교예로서, 모두 직경 200㎜의 Si 기판(1)을 이용해, 낱장 공급식 감압형 에피택셜 성막 장치에 의해, 캐리어 수소에 SiH4 및 GeH4을 혼합, 압력(5000∼15000Pa) 및 온도 680∼850℃의 범위에서 성막을 행했다. 이들 실시예 및 비교예의 제작 플로우 챠트를, 도 18에 도시한다.
이 경우, 어닐링 처리 및 연마 처리 전에, 도 19에 도시하는 바와 같이, 제1 SiGe층(2), 제2 SiGe층(3), 완화층(4) 및 변형 Si층(5)을, 각각 30㎚, 2.0㎛. 1.0 ㎛ 및 20㎚ 성막했다. 또한, 제1 SiGe층(2)의 Ge 조성비는, 0.15로 하는 동시에, 제2 SiGe층(3)은, 경사 조성층(3a)이 3층 형성되고, 최표면의 경사 조성층(3a)에서 최종적인 Ge 조성비를 0.30으로 했다.
연마 전의 어닐링 처리는, 낱장 공급식 감압형 에피택셜 성막 장치에 의해, 질소 가스 플로우 중, 1100℃ 30분으로 실시했다.
또한, 어닐링 처리 후의 연마 처리(CMP 처리)는, 연마 부분을 0.5㎛으로 하고, 이 연마 처리 후에 일반적인 SC1세정을 실시하였다.
다음에, SC1 세정 후, 제2 SiGe층(3)을 당초와 동일한 성막 조건으로, 0.5㎛ 재성막, 다시 변형 Si층(4)을, 20㎚ 성막했다.
마지막에, 디바이스 제조 공정 중 열처리의 모의 시험으로서, 본 실시예 및 비교예의 열 내성을 비교하기 위해서, 가로형 열처리로를 이용해, 질소 가스 플로우 중, 1100℃ 30분의 열처리를 더 실시했다.
상기와 같이 제작한 본 실시예 및 비교예에 대해서, 표면 거칠기계에 의한 측정을 행했다. 또한, 비교를 위해, 연마 전 및 디바이스 열처리의 모의 시험 전후에서 각각 측정을 행했다.
또한, 표면 거칠기계에서의 측정은, 주사선 길이 1㎜, 컷 오프 길이 0.1㎜, 측정 단계 0.2㎛에서 행했다.
이들 측정 결과는, 이하와 같다.
<거칠기 측정 : 1> (본 실시예 및 비교예 : 연마 전 웨이퍼)
RMS : 1.75㎚
<거칠기 측정 : 2-1> (본 실시예 : 연마 후 재성막 직후 웨이퍼)
RMS : 0.24㎚
<거칠기 측정 : 2-2> (비교예 : 연마 후 재성막 직후 웨이퍼)
RMS : 0.75㎚
<거칠기 측정 : 3-1> (본 실시예 : 열처리 모의 시험 후 웨이퍼)
RMS : 0.30㎚
<거칠기 측정 : 3-2> (비교예 : 열처리 모의 시험 후 웨이퍼)
RMS : 0.85㎚
상기 결과로부터, 본 실시예는 비교예에 비해, 열처리 모의 시험 후의 RMS의 변화가 매우 적고, 양호한 표면 상태인 것을 알았다.
본 발명에 의하면, 이하의 효과를 발휘한다.
(1) 본 발명의 반도체 기판 및 반도체 기판의 제조 방법에 의하면, 막두께의 증가에 의해 전위를 발생하여 격자 완화가 생기는 막두께인 임계 막두께의 2배보다 얇게 제1 SiGe층의 막두께를 설정하고, 제2 SiGe층의 Ge 조성비를 적어도 제1 SiGe층 혹은 상기 Si층과의 접촉면에서 제1 SiGe층에 있어서의 Ge 조성비의 층 중의 최대값보다 낮게, 또한, 제2 SiGe층은 적어도 일부에 Ge 조성비가 표면을 향해 점차 증가한 경사 조성 영역을 가지므로, Si 기판과 제1 SiGe층의 계면 및 제1 SiGe층과 제2 SiGe층의 계면 부근에 효율적으로 전위를 집중시킬 수 있어, 제2 SiGe층 표면의 관통 전위 밀도 및 표면 거칠기를 저감시킬 수 있다.
(2) 본 발명의 반도체 기판 및 반도체 기판의 제조 방법에 의하면, SiGe층을 에피택셜 성장에 의해 형성하는 도중 또는 형성 후에 상기 에피택셜 성장의 온도를 넘는 온도로 열 처리를 실시하고, SiGe층 형성 후에 열처리로 생긴 표면의 요철을 연마에 의해 제거하므로, 사전 열이력에 의한 표면의 요철이 연마 제거된 이 기판에 디바이스 제조 공정 등으로 열처리를 실시해도, 표면이나 계면의 거칠기가 다시 악화되는 것을 막을 수 있다.
(3) 본 발명의 반도체 기판 및 반도체 기판의 제조 방법에 의하면, 막두께의 증가에 의해 전위를 발생하여 격자 완화가 생기는 막두께인 임계 막두께의 2배보다 얇게 제1 SiGe층의 막두께를 설정하고, 표면을 향해 Ge 조성비가 점차 증가하는 SiGe의 경사 조성층과 상기 경사 조성층의 상면의 Ge 조성비로 경사 조성층 상에 배치된 SiGe의 일정 조성층을 교대로 또한 연속한 Ge 조성비로 복수층 적층 상태로 하여 제2 SiGe층을 구성하고, 제2 SiGe층 하면의 Ge 조성비를, 제1 SiGe층에 있어서의 Ge 조성비의 층 중의 최대값보다 낮게 하므로, Si 기판과 제1 SiGe층과의 계면 및 제1 SiGe층과 제2 SiGe층의 계면 부근에 효율적으로 전위를 집중시킬 수 있는 동시에, 또한 전위를 가로 방향으로 치우치게 해 표면 상에 관통해 나가지 않도록 할 수 있다. 따라서, 이들 상승 효과에 의해서, 관통 전위 밀도 및 표면 거칠기가 작은 양질의 결정성 기판을 얻을 수 있다.
(4) 또한, 본 발명의 전계 효과형 트랜지스터 및 전계 효과형 트랜지스터의 제조 방법에 의하면, 상기 본 발명의 반도체 기판 또는 상기 본 발명의 반도체 기판의 제조 방법에 의해 제작된 반도체 기판의 상기 변형 Si층에 상기 채널 영역이 형성되므로, 양질의 변형 Si층에 의해 고 특성의 MOSFET를 고 수율로 얻을 수 있다.

Claims (20)

  1. Si 기판 상에 SiGe층을 에피택셜 성장시킨 반도체 기판의 제조 방법에 있어서,
    상기 Si 기판 상에, 제1 SiGe층을 에피택셜 성장시키는 제1 층 형성 공정과,
    상기 제1 SiGe층 상에 직접 또는 에피택셜 성장시킨 Si층을 개재시켜 제2 SiGe층을 에피택셜 성장시키는 제2 층 형성 공정과,
    상기 제1 SiGe층 및 제2 SiGe층을 에피택셜 성장에 의해 형성하는 도중 또는 형성 후에 이 에피택셜 성장의 온도를 넘는 온도로 열처리를 실시하는 열처리 공정과,
    상기 제2 SiGe층 형성 후에 상기 열처리로 발생한 표면의 요철을 연마에 의해 제거하는 연마 공정을 갖고,
    상기 제1 층 형성 공정은, 막두께의 증가에 의해 전위를 발생시켜 격자 완화가 발생하는 막두께인 임계 막두께의 2배보다 얇게 상기 제1 SiGe층의 막두께를 설정하고,
    상기 제2 층 형성 공정은, 상기 제2 SiGe층의 Ge 조성비를 상기 제1 SiGe층 또는 상기 Si층과의 접촉면에서 제1 SiGe층에서의 Ge 조성비의 층 중의 최대값보다 낮게, 또한, 두께의 일부 또는 전체에 Ge 조성비가 표면에 가까울수록 점차 증가한 경사 조성 영역을 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 SiGe층은, Ge 조성비 x가 0.05 이상 또한 0.3 이하인 것을 특징으로 하는 반도체 기판의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 SiGe층은 상기 제1 SiGe층 상에 직접 배치되고, 또한, 층 전체가, Ge 조성비가 표면에 가까울수록 점차 증가한 경사 조성층인 것을 특징으로 하는 반도체 기판의 제조 방법.
  5. Si 기판 상에 SiGe층을 개재시켜 변형 Si층이 형성된 반도체 기판의 제조 방법에 있어서,
    제1항에 기재된 반도체 기판의 제조 방법에 의해 제작된 반도체 기판의 상기 제2 SiGe층 상에 직접 또는 다른 SiGe층을 개재시켜 상기 변형 Si층을 에피택셜 성장시키는 것을 특징으로 하는 반도체 기판의 제조 방법.
  6. Si 기판 상에 SiGe층을 에피택셜 성장시킨 반도체 기판의 제조 방법에 있어서,
    상기 Si 기판 상에, 제1 SiGe층을 에피택셜 성장시키는 제1 층 형성 공정과,
    상기 제1 SiGe층 상에 직접 또는 에피택셜 성장시킨 Si층을 개재시켜 제2 SiGe층을 에피택셜 성장시키는 제2 층 형성 공정과,
    상기 제1 SiGe층 및 제2 SiGe층을 에피택셜 성장에 의해 형성하는 도중 또는 형성 후에 이 에피택셜 성장의 온도를 넘는 온도로 열처리를 실시하는 열처리 공정과,
    상기 제2 SiGe층 형성 후에 상기 열처리로 발생한 표면의 요철을 연마에 의해 제거하는 연마 공정을 갖고,
    상기 제1 층 형성 공정은, 막두께의 증가에 의해 전위를 발생시켜 격자 완화가 발생하는 막두께인 임계 막두께의 2배보다 얇게 상기 제1 SiGe층의 막두께를 설정하고,
    상기 제2 층 형성 공정은, 표면에 가까울수록 Ge 조성비를 점차 증가시킨 SiGe의 경사 조성층을 에피택셜 성장시키는 공정과,
    상기 경사 조성층의 최종적인 Ge 조성비로 경사 조성층 상에 SiGe의 일정 조성층을 에피택셜 성장시키는 공정을 연속한 Ge 조성비로 복수회 반복하여, Ge 조성비가 성막 방향으로 경사를 갖고 계단상으로 변화하는 상기 제2 SiGe층을 성막하고,
    이 제2 SiGe층 하면의 Ge 조성비를, 상기 제1 SiGe층에서의 Ge 조성비의 층 중의 최대값보다 낮게 하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  7. 삭제
  8. 제6항에 있어서,
    상기 제1 SiGe층은, Ge 조성비 x가 0.05 이상 또한 0.3 이하인 것을 특징으로 하는 반도체 기판의 제조 방법.
  9. Si 기판 상에 SiGe층을 개재시켜 변형 Si층이 형성된 반도체 기판의 제조 방법에 있어서,
    제6항에 기재된 반도체 기판의 제조 방법에 의해 제작된 반도체 기판의 상기 제2 SiGe층 상에 직접 또는 다른 SiGe층을 개재시켜 상기 변형 Si층을 에피택셜 성장시키는 것을 특징으로 하는 반도체 기판의 제조 방법.
  10. Si 기판과,
    이 Si 기판 상의 제1 SiGe층과,
    이 제1 SiGe층 상에 직접 또는 Si층을 개재시켜 배치된 제2 SiGe층을 구비하고,
    상기 제1 SiGe층은, 막두께의 증가에 의해 전위를 발생시켜 격자 완화가 발생하는 막두께인 임계 막두께의 2배보다 얇은 막두께이며,
    상기 제2 SiGe층은, 그 Ge 조성비가 상기 제1 SiGe층 또는 상기 Si층과의 접촉면에서 제1 SiGe층에서의 Ge 조성비의 층 중의 최대값보다 낮게, 또한, 두께의 일부 또는 전체에 Ge 조성비가 표면에 가까울수록 점차 증가한 경사 조성 영역을 갖고,
    제1항에 기재된 반도체 기판의 제조 방법에 의해 제작된 것을 특징으로 하는 반도체 기판.
  11. 삭제
  12. 제10항에 있어서,
    상기 제1 SiGe층은, Ge 조성비 x가 0.05 이상 또한 0.3 이하인 것을 특징으로 하는 반도체 기판.
  13. 제10항에 있어서,
    상기 제2 SiGe층은, 상기 제1 SiGe층 상에 직접 배치되고, 또한, 층 전체가 Ge 조성비가 표면에 가까울수록 점차 증가한 경사 조성층인 것을 특징으로 하는 반도체 기판.
  14. 제10항에 기재된 반도체 기판의 상기 제2 SiGe층 상에 직접 또는 다른 SiGe층을 개재시켜 배치된 변형 Si층을 구비하고 있는 것을 특징으로 하는 반도체 기판.
  15. Si 기판과,
    이 Si 기판 상의 제1 SiGe층과,
    이 제1 SiGe층 상에 직접 또는 Si층을 개재시켜 배치된 제2 SiGe층을 구비하고,
    상기 제1 SiGe층은, 막두께의 증가에 의해 전위를 발생시켜 격자 완화가 발생하는 막두께인 임계 막두께의 2배보다 얇은 막두께이고,
    상기 제2 SiGe층은, 표면에 가까울수록 Ge 조성비가 점차 증가하는 SiGe의 경사 조성층과 이 경사 조성층의 상면의 Ge 조성비로 경사 조성층 상에 배치된 SiGe의 일정 조성층을 교대로 또한 연속한 Ge 조성비로 복수층 적층 상태로 하여 구성되고,
    상기 제2 SiGe층 하면의 Ge 조성비는, 상기 제1 SiGe층에서의 Ge 조성비의 층 중의 최대값보다 낮게 구성되고,
    제6항에 기재된 반도체 기판의 제조 방법에 의해 제작된 것을 특징으로 하는 반도체 기판.
  16. 삭제
  17. 제15항에 있어서,
    상기 제1 SiGe층은, Ge 조성비 x가 0.05 이상 또한 0.3 이하인 것을 특징으로 하는 반도체 기판.
  18. 제15항에 기재된 반도체 기판의 상기 제2 SiGe층 상에 직접 또는 다른 SiGe층을 개재시켜 배치된 변형 Si층을 구비하고 있는 것을 특징으로 하는 반도체 기판.
  19. SiGe층 상에 에피택셜 성장된 변형 Si층에 채널 영역이 형성되는 전계 효과형 트랜지스터의 제조 방법에 있어서,
    제5항 또는 제9항에 기재된 반도체 기판의 제조 방법에 의해 제작된 반도체 기판의 상기 변형 Si층에 상기 채널 영역을 형성하는 것을 특징으로 하는 전계 효 과형 트랜지스터의 제조 방법.
  20. SiGe층 상에 에피택셜 성장된 변형 Si층에 채널 영역이 형성되는 전계 효과형 트랜지스터에 있어서,
    제19항에 기재된 전계 효과형 트랜지스터의 제조 방법에 의해 제작된 것을 특징으로 하는 전계 효과형 트랜지스터.
KR1020057014232A 2003-02-04 2003-02-06 반도체 기판과 전계 효과형 트랜지스터 및 이들의 제조방법 KR100778196B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003027596A JP4306266B2 (ja) 2003-02-04 2003-02-04 半導体基板の製造方法
JPJP-P-2003-00027596 2003-02-04

Publications (2)

Publication Number Publication Date
KR20050097970A KR20050097970A (ko) 2005-10-10
KR100778196B1 true KR100778196B1 (ko) 2007-11-22

Family

ID=32844177

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057014232A KR100778196B1 (ko) 2003-02-04 2003-02-06 반도체 기판과 전계 효과형 트랜지스터 및 이들의 제조방법

Country Status (8)

Country Link
US (1) US7405142B2 (ko)
EP (2) EP2631933B1 (ko)
JP (1) JP4306266B2 (ko)
KR (1) KR100778196B1 (ko)
CN (1) CN1759468B (ko)
AU (1) AU2003303885A1 (ko)
TW (1) TWI222106B (ko)
WO (1) WO2004070800A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160091173A (ko) * 2015-01-23 2016-08-02 삼성전자주식회사 반도체 기판 및 이를 포함하는 반도체 장치

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2411047B (en) * 2004-02-13 2008-01-02 Iqe Silicon Compounds Ltd Compound semiconductor device and method of producing the same
JP2006108365A (ja) * 2004-10-05 2006-04-20 Renesas Technology Corp 半導体装置およびその製造方法
US20060088966A1 (en) * 2004-10-21 2006-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a smooth EPI layer and a method for its manufacture
DE102004053307B4 (de) * 2004-11-04 2010-01-07 Siltronic Ag Mehrschichtenstruktur umfassend ein Substrat und eine darauf heteroepitaktisch abgeschiedene Schicht aus Silicium und Germanium und ein Verfahren zu deren Herstellung
US7229901B2 (en) * 2004-12-16 2007-06-12 Wisconsin Alumni Research Foundation Fabrication of strained heterojunction structures
DE102005000826A1 (de) * 2005-01-05 2006-07-20 Siltronic Ag Halbleiterscheibe mit Silicium-Germanium-Schicht und Verfahren zu deren Herstellung
JP2006210698A (ja) * 2005-01-28 2006-08-10 Toshiba Ceramics Co Ltd 歪みシリコンウェーハ
JP2007194336A (ja) * 2006-01-18 2007-08-02 Sumco Corp 半導体ウェーハの製造方法
JP4271210B2 (ja) 2006-06-30 2009-06-03 株式会社東芝 電界効果トランジスタ、集積回路素子、及びそれらの製造方法
JP5141029B2 (ja) 2007-02-07 2013-02-13 富士通セミコンダクター株式会社 半導体装置とその製造方法
US8957454B2 (en) 2011-03-03 2015-02-17 International Rectifier Corporation III-Nitride semiconductor structures with strain absorbing interlayer transition modules
US8466502B2 (en) 2011-03-24 2013-06-18 United Microelectronics Corp. Metal-gate CMOS device
US8445363B2 (en) 2011-04-21 2013-05-21 United Microelectronics Corp. Method of fabricating an epitaxial layer
US8324059B2 (en) 2011-04-25 2012-12-04 United Microelectronics Corp. Method of fabricating a semiconductor structure
US8426284B2 (en) 2011-05-11 2013-04-23 United Microelectronics Corp. Manufacturing method for semiconductor structure
US8481391B2 (en) 2011-05-18 2013-07-09 United Microelectronics Corp. Process for manufacturing stress-providing structure and semiconductor device with such stress-providing structure
US8431460B2 (en) 2011-05-27 2013-04-30 United Microelectronics Corp. Method for fabricating semiconductor device
US8716750B2 (en) 2011-07-25 2014-05-06 United Microelectronics Corp. Semiconductor device having epitaxial structures
US8575043B2 (en) 2011-07-26 2013-11-05 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US8647941B2 (en) 2011-08-17 2014-02-11 United Microelectronics Corp. Method of forming semiconductor device
US8674433B2 (en) 2011-08-24 2014-03-18 United Microelectronics Corp. Semiconductor process
US8476169B2 (en) 2011-10-17 2013-07-02 United Microelectronics Corp. Method of making strained silicon channel semiconductor structure
US8691659B2 (en) 2011-10-26 2014-04-08 United Microelectronics Corp. Method for forming void-free dielectric layer
US8754448B2 (en) 2011-11-01 2014-06-17 United Microelectronics Corp. Semiconductor device having epitaxial layer
US8647953B2 (en) 2011-11-17 2014-02-11 United Microelectronics Corp. Method for fabricating first and second epitaxial cap layers
US8709930B2 (en) 2011-11-25 2014-04-29 United Microelectronics Corp. Semiconductor process
US9136348B2 (en) 2012-03-12 2015-09-15 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
US9202914B2 (en) 2012-03-14 2015-12-01 United Microelectronics Corporation Semiconductor device and method for fabricating the same
US8664069B2 (en) 2012-04-05 2014-03-04 United Microelectronics Corp. Semiconductor structure and process thereof
US8866230B2 (en) 2012-04-26 2014-10-21 United Microelectronics Corp. Semiconductor devices
US8835243B2 (en) 2012-05-04 2014-09-16 United Microelectronics Corp. Semiconductor process
US8951876B2 (en) 2012-06-20 2015-02-10 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US8796695B2 (en) 2012-06-22 2014-08-05 United Microelectronics Corp. Multi-gate field-effect transistor and process thereof
US8969190B2 (en) * 2012-08-24 2015-03-03 Globalfoundries Inc. Methods of forming a layer of silicon on a layer of silicon/germanium
US8710632B2 (en) 2012-09-07 2014-04-29 United Microelectronics Corp. Compound semiconductor epitaxial structure and method for fabricating the same
CN103107233B (zh) * 2012-12-06 2016-08-10 杭州赛昂电力有限公司 单晶硅太阳能电池及其制作方法
CN103107227B (zh) * 2012-12-06 2016-08-31 杭州赛昂电力有限公司 非晶硅薄膜太阳能电池及其制作方法
US9117925B2 (en) 2013-01-31 2015-08-25 United Microelectronics Corp. Epitaxial process
US8753902B1 (en) 2013-03-13 2014-06-17 United Microelectronics Corp. Method of controlling etching process for forming epitaxial structure
US9034705B2 (en) 2013-03-26 2015-05-19 United Microelectronics Corp. Method of forming semiconductor device
KR20140122328A (ko) * 2013-04-09 2014-10-20 에스케이하이닉스 주식회사 반도체 기판 및 제조 방법과, 이를 이용한 반도체 장치 및 제조 방법
US9064893B2 (en) 2013-05-13 2015-06-23 United Microelectronics Corp. Gradient dopant of strained substrate manufacturing method of semiconductor device
US8853060B1 (en) 2013-05-27 2014-10-07 United Microelectronics Corp. Epitaxial process
US9076652B2 (en) 2013-05-27 2015-07-07 United Microelectronics Corp. Semiconductor process for modifying shape of recess
US8765546B1 (en) 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
US8895396B1 (en) 2013-07-11 2014-11-25 United Microelectronics Corp. Epitaxial Process of forming stress inducing epitaxial layers in source and drain regions of PMOS and NMOS structures
US8981487B2 (en) 2013-07-31 2015-03-17 United Microelectronics Corp. Fin-shaped field-effect transistor (FinFET)
KR102104062B1 (ko) * 2013-10-31 2020-04-23 삼성전자 주식회사 기판 구조체, 이를 포함한 ｃｍｏｓ 소자 및 ｃｍｏｓ 소자 제조 방법
US9362277B2 (en) 2014-02-07 2016-06-07 Globalfounries Inc. FinFET with multilayer fins for multi-value logic (MVL) applications and method of forming
US9922941B1 (en) 2016-09-21 2018-03-20 International Business Machines Corporation Thin low defect relaxed silicon germanium layers on bulk silicon substrates
FR3064398B1 (fr) * 2017-03-21 2019-06-07 Soitec Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003022970A (ja) * 2001-07-06 2003-01-24 Mitsubishi Materials Silicon Corp 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5442205A (en) 1991-04-24 1995-08-15 At&T Corp. Semiconductor heterostructure devices with strained semiconductor layers
US5221413A (en) 1991-04-24 1993-06-22 At&T Bell Laboratories Method for making low defect density semiconductor heterostructure and devices made thereby
US5352912A (en) * 1991-11-13 1994-10-04 International Business Machines Corporation Graded bandgap single-crystal emitter heterojunction bipolar transistor
JP3270945B2 (ja) * 1992-06-04 2002-04-02 富士通株式会社 ヘテロエピタキシャル成長方法
KR0131183B1 (ko) 1993-12-03 1998-08-17 양승택 V-홈을 이용한 이종접합 구조의 박막 제조방법
US6039803A (en) 1996-06-28 2000-03-21 Massachusetts Institute Of Technology Utilization of miscut substrates to improve relaxed graded silicon-germanium and germanium layers on silicon
US6107653A (en) 1997-06-24 2000-08-22 Massachusetts Institute Of Technology Controlling threading dislocation densities in Ge on Si using graded GeSi layers and planarization
US6723621B1 (en) * 1997-06-30 2004-04-20 International Business Machines Corporation Abrupt delta-like doping in Si and SiGe films by UHV-CVD
FR2773177B1 (fr) * 1997-12-29 2000-03-17 France Telecom Procede d'obtention d'une couche de germanium ou silicium monocristallin sur un substrat de silicium ou germanium monocristallin, respectivement, et produits multicouches obtenus
JP3658745B2 (ja) * 1998-08-19 2005-06-08 株式会社ルネサステクノロジ バイポーラトランジスタ
JP4269541B2 (ja) * 2000-08-01 2009-05-27 株式会社Ｓｕｍｃｏ 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法
JP3488914B2 (ja) * 2001-01-19 2004-01-19 名古屋大学長 半導体装置製造方法
JP2002241195A (ja) * 2001-02-15 2002-08-28 Mitsubishi Materials Silicon Corp エピタキシャル多層膜の製造方法及びエピタキシャル多層膜
JP2002289533A (ja) * 2001-03-26 2002-10-04 Kentaro Sawano 半導体表面の研磨方法、半導体デバイスの製造方法および半導体デバイス
JP2002359188A (ja) * 2001-05-31 2002-12-13 Mitsubishi Materials Silicon Corp 歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法、及び半導体基板と電界効果型トランジスタ
WO2003015140A1 (fr) * 2001-08-06 2003-02-20 Sumitomo Mitsubishi Silicon Corporation Substrat semiconducteur, transistor a effet de champ et procedes de fabrication de ces elements

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003022970A (ja) * 2001-07-06 2003-01-24 Mitsubishi Materials Silicon Corp 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160091173A (ko) * 2015-01-23 2016-08-02 삼성전자주식회사 반도체 기판 및 이를 포함하는 반도체 장치
KR102257423B1 (ko) * 2015-01-23 2021-05-31 삼성전자주식회사 반도체 기판 및 이를 포함하는 반도체 장치

Also Published As

Publication number Publication date
TWI222106B (en) 2004-10-11
TW200415707A (en) 2004-08-16
EP1592048A4 (en) 2011-03-02
EP1592048B1 (en) 2016-11-16
CN1759468A (zh) 2006-04-12
KR20050097970A (ko) 2005-10-10
US20060258126A1 (en) 2006-11-16
WO2004070800A1 (ja) 2004-08-19
CN1759468B (zh) 2010-05-12
JP2004241507A (ja) 2004-08-26
JP4306266B2 (ja) 2009-07-29
US7405142B2 (en) 2008-07-29
EP2631933A1 (en) 2013-08-28
EP1592048A1 (en) 2005-11-02
EP2631933B1 (en) 2016-08-24
AU2003303885A1 (en) 2004-08-30

Similar Documents

Publication Publication Date Title
KR100778196B1 (ko) 반도체 기판과 전계 효과형 트랜지스터 및 이들의 제조방법
KR100650454B1 (ko) 반도체 기판과 전계 효과형 트랜지스터 및 ＳｉＧｅ층의 형성 방법 및 이것을 이용한 변형 Ｓｉ층의 형성 방법과 전계 효과형 트랜지스터의 제조 방법
KR100671279B1 (ko) 변형 실리콘 웨이퍼 및 그 제조방법
KR100571333B1 (ko) 반도체 기판의 제조 방법 및 전계 효과형 트랜지스터의제조 방법 및 반도체 기판 및 전계 효과형 트랜지스터
KR100738766B1 (ko) 반도체 기판의 제조 방법 및 전계 효과형 트랜지스터의 제조 방법
KR100710513B1 (ko) 반도체 기판 및 전계 효과형 트랜지스터 및 그 제조 방법
JP3985519B2 (ja) 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法
JP4039013B2 (ja) 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法
JP4296727B2 (ja) 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法
JP4325139B2 (ja) 半導体基板の製造方法及び電界効果型トランジスタの製造方法
JP4557505B2 (ja) 半導体基板の製造方法
JP4345249B2 (ja) 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法
KR100776965B1 (ko) 반도체 기판 및 전계 효과형 트랜지스터 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20121105

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131104

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141112

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151106

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20161104

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20171103

Year of fee payment: 11