JP4325139B2 - 半導体基板の製造方法及び電界効果型トランジスタの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタに関する。
【０００２】
【従来の技術】
近年、Ｓｉ（シリコン）基板上にＳｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより通常の１．３〜８倍程度の高速化が可能になるものである。また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
しかしながら、ＦＥＴのチャネル領域として要望される上記歪みＳｉ層をエピタキシャル成長するには、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の違いから、転位等により結晶性に問題があった。このために、従来、以下のような種々の提案が行われていた。
【０００４】
例えば、ＳｉＧｅのＧｅ組成比を一定の緩い傾斜で増加させたバッファ層を用いる方法、Ｇｅ（ゲルマニウム）組成比をステップ状（階段状）に変化させたバッファ層を用いる方法、Ｇｅ組成比を超格子状に変化させたバッファ層を用いる方法及びＳｉのオフカットウェーハを用いてＧｅ組成比を一定の傾斜で変化させたバッファ層を用いる方法等が提案されている（U.S.Patent 5,442,205、U.S.Patent 5,221,413、PCT WO98/00857、特開平6-252046号公報等）。
【０００５】
上記従来技術、例えば、Ｇｅ組成比を一定の緩い傾斜で増加させたバッファ層を用いる場合等では、発生した転位のため、転位線の分布を反映した凹凸（いわゆるクロスハッチ）が発生してしまう。この凹凸はデバイス製造工程のフォトリソグラフィ工程で問題となるため、従来は、通常のＳｉ同様の研磨工程を用いて研磨が行われている。例えば、Ｓｉ基板上にＧｅ層（Ｇｅ１００％）の膜を作製するにあたって、Ｇｅ組成比を０から漸次増加させたＳｉＧｅの傾斜組成層を成膜した場合、Ｇｅ組成比０．５のところでＣＭＰ(Chemical Mechanical Polishing)を施したものと、そのまま成膜したものとを比較して、ＣＭＰを施した方がＧｅ１００％となった最表面のラフネスが小さくなったことが開示されている(US6107653)。
【０００６】
【発明が解決しようとする課題】
上記技術の開示以降、クロスハッチによるラフネスを低減するために研磨を施す手段が用いられる場合があるが、ＳｉＧｅ層を厚く積んで削り代とする方法は、ＳｉＧｅ層を厚く積む程削り代を多く必要としていた。すなわち、ＳｉＧｅ層を厚く積む程、研磨前の表面ラフネスは悪化してしまい、削り代をより多く設定しなければならないという不都合があった。例えば、Ｇｅ組成比を０から０．３まで漸次増加させた傾斜組成層上に膜厚を変えてＧｅ組成比０．３の緩和層を成膜し、その表面ラフネスをＲＭＳ値として測定した場合、図７に示すように、緩和層の膜厚が厚いほどＲＭＳ値が高くなっていることがわかる。また、Ｒａｍａｎ分光により決定したＳｉＧｅ緩和層の緩和係数は、図８に示すように、いずれの膜厚の緩和層も十分に緩和していることがわかる。なお、緩和係数はＳｉＧｅが完全に緩和した時を１００％とし、Ｓｉと同じ格子定数に歪んだときを０％として、エピタキシャル膜の緩和の度合いを表す係数である。さらに、Ｇｅ組成比０．３の緩和層を１．５μｍ成膜したサンプルを研磨したときと、０．７５μｍ成膜したサンプルを研磨したときとの研磨量とラフネス（ＲＭＳ値）との関係を、図９に示す。この図からも分かるように、ラフネスは研磨量と共に飽和し、到達ラフネスはほぼ同じ値となる。
以上の結果から、ＳｉＧｅ層を厚く積んで削り代とする方法は、ＳｉＧｅ層が厚いほど削り代を多く必要とするので、Ｇｅ組成比０．３の緩和層を削り残す際のマージンを考慮すれば、非常に精密な研磨が要求される。また、傾斜組成層の所まで削り込んでしまうと、例えば、その上にＧｅ組成比０．３のＳｉＧｅ層を成膜した場合、格子定数の違いに起因する新たな転位が発生する不都合が生じてしまう。
【０００７】
本発明は、前述の課題に鑑みてなされたもので、研磨により表面ラフネスを低減する技術で、ＳｉＧｅ層の削り代を少なくすることができる半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。
すなわち、本発明の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、前記Ｓｉ基板上に前記ＳｉＧｅ層をエピタキシャル成長するＳｉＧｅ成膜工程と、該ＳｉＧｅ成膜工程後に前記ＳｉＧｅ層上にＳｉ層を成膜するＳｉ成膜工程と、該Ｓｉ成膜工程後に前記Ｓｉ層表面から前記ＳｉＧｅ層の途中まで研磨する研磨工程と、前記研磨工程前に前記Ｓｉ層を８００℃以上の温度で熱処理するアニール工程とを有することを特徴とする。
また本発明は、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、前記Ｓｉ基板上に前記ＳｉＧｅ層をエピタキシャル成長するＳｉＧｅ成膜工程と、該ＳｉＧｅ成膜工程後に前記ＳｉＧｅ層上にＳｉ層を成膜するＳｉ成膜工程と、該Ｓｉ成膜工程後に前記Ｓｉ層表面から前記ＳｉＧｅ層の途中まで研磨する研磨工程とを有することができる。
【０００９】
この半導体基板の製造方法では、ＳｉＧｅ成膜工程後にＳｉＧｅ層上にＳｉ層を成膜するＳｉ成膜工程と、該Ｓｉ成膜工程後にＳｉ層表面からＳｉＧｅ層の途中まで研磨する研磨工程とを有するので、ＳｉＧｅ層の場合と異なりＳｉ層を厚く積んでもラフネスは悪化せず、Ｓｉ層により十分な削り代を得ることができると共に少ないＳｉＧｅ層の削り代で良好な表面ラフネスを得ることができる。
【００１０】
また、本発明の半導体基板の製造方法は、前記研磨工程前に前記Ｓｉ層を８００℃以上の温度で熱処理するアニール工程を有する技術が採用される。すなわち、この半導体基板の製造方法では、研磨工程前にＳｉ層を８００℃以上の温度で熱処理するアニール工程を有するので、最表面のＳｉ原子が表面拡散し、再配置する効果により表面ラフネスが低減する。したがって、より表面ラフネスが小さくなったＳｉ層から研磨することができるので、研磨工程でＳｉＧｅ層のより良好な表面ラフネスを得ることができる。
【００１１】
さらに、本発明の半導体基板の製造方法は、前記アニール工程において、水素雰囲気中で前記熱処理を行うことが好ましい。すなわち、この半導体基板の製造方法では、水素雰囲気中で熱処理を行うので、Ｓｉ原子の再配置効果がより促進されて、さらに表面ラフネスが低減される。
【００１２】
また、本発明の半導体基板の製造方法は、前記Ｓｉ成膜工程において、前記ＳｉＧｅ層を０．３μｍ以上の膜厚で成膜し、前記Ｓｉ成膜工程において、前記Ｓｉ層を０．１μｍ以上の膜厚で成膜し、前記研磨工程において、前記Ｓｉ層表面から０．２μｍ以上の厚さを研磨することが好ましい。すなわち、この半導体基板の製造方法では、ＳｉＧｅ層及びＳｉ層を０．３μｍ以上及び０．１μｍ以上の膜厚でそれぞれ成膜し、Ｓｉ層表面から０．２μｍ以上の厚さを研磨することにより、厚いＳｉ層により十分な削り代が得られると共に、ＳｉＧｅ層が十分に残った状態でラフネスの小さい基板を得ることができる。
【００１３】
また、本発明の半導体基板の製造方法は、前記ＳｉＧｅ成膜工程において、前記ＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成することが好ましい。すなわち、この半導体基板の製造方法では、ＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成するので、傾斜組成領域においてＧｅ組成比が漸次増えるために、転位がＳｉＧｅ層に沿った方向にのび易くなってＳｉＧｅ層中の特に表面側で転位の密度を抑制することができ、表面ラフネスがより改善される。
【００１４】
本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、上記本発明の半導体基板の製造方法により作製されたことを特徴とする。すなわち、この半導体基板は、上記本発明の半導体基板の製造方法により作製されているので、良好な表面ラフネスを有している。
【００１５】
また、本発明の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板の製造方法であって、上記本発明の半導体基板の製造方法により作製された半導体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して前記歪みＳｉ層をエピタキシャル成長することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、上記本発明の歪みＳｉ層が形成された半導体基板の製造方法により作製されたことを特徴とする。
【００１６】
これらの半導体基板の製造方法及び半導体基板では、ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層がエピタキシャル成長されるので、表面ラフネスの小さな良質な歪みＳｉ層が得られ、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用として好適な半導体基板を得ることができる。
【００１７】
本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、上記本発明の歪みＳｉを有する半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする。
また、本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の電界効果型トランジスタの製造方法により作製されたことを特徴とする。
【００１８】
これらの電界効果型トランジスタの製造方法及び電界効果型トランジスタは、上記本発明の歪みＳｉ層を有する半導体基板の製造方法により作製された半導体基板の歪みＳｉ層にチャネル領域を形成するので、良好な表面ラフネスの歪みＳｉ層により高特性な電界効果型トランジスタを高歩留まりで得ることができる。
【００１９】
【発明の実施の形態】
以下、本発明に係る第１実施形態を、図１から図６を参照しながら説明する。
【００２０】
図１は、本発明の半導体ウェーハ（半導体基板）Ｗの断面構造を工程順に示すものであり、この半導体ウェーハの構造をその製造プロセスと合わせて説明すると、まず、ＣＺ法等で引上成長して作製されたｐ型あるいはｎ型Ｓｉ基板１上に、図１の（ａ）及び図２に示すように、表面に向けて層内のＧｅ組成比を０から０．３まで漸次増加させた第１のＳｉＧｅ層（傾斜組成領域）２を、例えば減圧ＣＶＤ法によりエピタキシャル成長する。
【００２１】
次に、第１のＳｉＧｅ層２上に、該第１のＳｉＧｅ層２の最終的なＧｅ組成比０．３で一定組成比の第２のＳｉＧｅ層３を、緩和層としてエピタキシャル成長する。さらに、第２のＳｉＧｅ層３上にＳｉをエピタキシャル成長して研磨用Ｓｉ層４を形成する。なお、各層の膜厚は、例えば、第１のＳｉＧｅ層２が１．５μｍ、第２のＳｉＧｅ層３が０．７５μｍ、研磨用Ｓｉ層４が０．２５μｍである。また、上記減圧ＣＶＤ法による成膜は、例えばキャリアガスとしてＨ2を用い、ソースガスとしてＳｉＨ4及びＧｅＨ4を用いている。
【００２２】
上記研磨用Ｓｉ層４の厚さを変えて成膜した場合のＲＭＳ値及びＲａｍａｎ分光により決定した第２のＳｉＧｅ層３の緩和係数を、図３及び図４に示す。すなわち、上記成膜直後のウェーハは、その表面にクロスハッチ、すなわち数μｍ周期で数十ｎｍの大きな凹凸が生じているが、研磨用Ｓｉ層４を厚く積んでも、図４に示すように、ラフネスは悪化しない。また、第２のＳｉＧｅ層３は、図５に示すように、いずれも十分に緩和していることが分かる。
【００２３】
クロスハッチを取り除くため、次に、ＣＭＰにより研磨用Ｓｉ層４表面から第２のＳｉＧｅ層３の途中まで、図１の（ｂ）に示すように、研磨を行い、ラフネスを低減しておく。例えば、研磨量を０．５μｍとし、第２のＳｉＧｅ層３が十分に残った状態とする。
このとき、研磨量とＲＭＳ値との関係から、図４に示すように、研磨量０．５μｍでは、十分にラフネスが小さい基板が得られる。
【００２４】
さらに、研磨後の第２のＳｉＧｅ層３上に、図１の（ｃ）に示すように、Ｓｉをエピタキシャル成長して歪みＳｉ層５を１５〜２２ｎｍの膜厚で形成して、本実施形態の歪みＳｉ層を備えた半導体ウェーハＷを作製する。この半導体ウェーハＷの歪みＳｉ層５表面におけるラフネスを測定した結果、上記研磨直後とほぼ同じ値が得られた。
【００２５】
このように本実施形態の半導体ウェーハＷでは、第２のＳｉＧｅ層３の成膜後に第２のＳｉＧｅ層３上に研磨用Ｓｉ層４を成膜し、さらに該研磨用Ｓｉ層４の成膜後に研磨用Ｓｉ層４表面から第２のＳｉＧｅ層３の途中まで研磨するので、研磨用Ｓｉ層４により十分な削り代を得ることができると共に、第２のＳｉＧｅ層３の少ない削り代で良好な表面ラフネスを得ることができる。
【００２６】
なお、第２のＳｉＧｅ層３及び研磨用Ｓｉ層４を０．３μｍ以上及び０．１μｍ以上の膜厚でそれぞれ成膜し、研磨用Ｓｉ層４表面から０．２μｍ以上の厚さを研磨することにより、厚いＳｉ層により十分な削り代が得られると共に、第２のＳｉＧｅ層３が十分に残った状態でラフネスの小さい基板を得ることができる。
【００２７】
次に、本発明の上記半導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その製造プロセスと合わせて図６を参照して説明する。
【００２８】
図６は、本発明の電界効果型トランジスタの概略的な構造を示すものであって、この電界効果型トランジスタを製造するには、上記の製造工程で作製した半導体ウェーハＷ表面の歪みＳｉ層５上にＳｉＯ2のゲート酸化膜６及びゲートポリシリコン膜７を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜７上にゲート電極（図示略）をパターニングして形成する。
【００２９】
次に、ゲート酸化膜６もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪みＳｉ層５及び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成して、歪みＳｉ層５がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴが製造される。
【００３０】
このように作製されたＭＯＳＦＥＴでは、上記製法で作製された半導体ウェーハＷ上の歪みＳｉ層５にチャネル領域が形成されるので、表面ラフネスが低減された良質な歪みＳｉ層５により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【００３１】
次に、本発明に係る第２実施形態を、図７を参照しながら説明する。
【００３２】
第２実施形態と第１実施形態との異なる点は、第１実施形態では研磨用Ｓｉ層４を成膜後にそのまま研磨用Ｓｉ層４を研磨処理しているのに対し、第２実施形態では、図７の（ａ）に示すように、研磨用Ｓｉ層４を成膜した後、図７の（ｂ）に示すように、この状態の基板を水素雰囲気中において８００℃以上の温度（例えば、１０００℃１０分）で熱処理して研磨用Ｓｉ層４をアニール処理し、その後に、図７の（ｃ）に示すように、第１実施形態と同様に研磨処理を行う点である。
【００３３】
すなわち、本実施形態では、研磨工程前に研磨用Ｓｉ層４を水素雰囲気中において８００℃以上の温度で熱処理するので、最表面のＳｉ原子が表面拡散し、再配置する効果により表面ラフネスが低減する。したがって、より表面ラフネスが小さくなった研磨用Ｓｉ層４を研磨することになるので、研磨工程でより表面ラフネスが小さい第２のＳｉＧｅ層３を得ることができる。
【００３４】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００３５】
例えば、上記実施形態では、研磨方法としてＳｉウェーハの仕上げ研磨におけるＣＭＰ技術を用いたが、その他の研磨手段を用いても構わない。例えば、多層配線技術等におけるＣＭＰ技術やイオンスパッタ法等による研磨手段でも良い。また、上記実施形態では、削り代となる研磨用Ｓｉ層が単結晶膜であるが、多結晶膜であっても構わない。
また、緩和層である第２のＳｉＧｅ層はＧｅ組成比０．３としたが、目的に応じてＧｅ組成比が０．０５から１（５％Ｇｅから１００％Ｇｅ）までの値に設定しても構わない。
【００３６】
また、上記実施形態の半導体ウェーハの歪みＳｉ層上に、さらにＳｉＧｅ層を成膜しても構わない。
また、上記実施形態では、ＭＯＳＦＥＴ用の基板としてＳｉＧｅ層を有する半導体ウェーハを作製したが、他の用途に適用する基板としても構わない。例えば、本発明の半導体基板の製造方法及び半導体基板を太陽電池や光素子用の基板に適用してもよい。すなわち、上述した各実施形態のＳｉ基板上に最表面で６５％から１００％Ｇｅあるいは１００％Ｇｅとなるように第１のＳｉＧｅ層及び第２のＳｉＧｅ層を成膜し、上記酸化膜形成、酸化膜除去及び仕上げ研磨した表面上にＩｎＧａＰ（インジウムガリウムリン）あるいはＧａＡｓ（ガリウムヒ素）やＡｌＧａＡｓ（アルミガリウムヒ素）を成膜することで、太陽電池や光素子用基板を作製してもよい。この場合、良好な表面ラフネスで高特性の太陽電池用基板が得られる。
【００３７】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体基板及び半導体基板の製造方法によれば、ＳｉＧｅ成膜工程後にＳｉＧｅ層上にＳｉ層を成膜するＳｉ成膜工程と、該Ｓｉ成膜工程後にＳｉ層表面からＳｉＧｅ層の途中まで研磨する研磨工程とを有するので、Ｓｉ層により十分な削り代を得ることができると共に少ないＳｉＧｅ層の削り代で良好な表面ラフネスを得ることができ、生産性に優れた基板を得ることができる。
さらに、このＳｉＧｅ層上に歪みＳｉ層を形成すれば、表面ラフネスの小さな良質な歪みＳｉ層が得られ、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用として好適な半導体基板を得ることができる。
【００３８】
また、本発明の電界効果型トランジスタ及び電界効果型トランジスタの製造方法によれば、上記本発明の半導体基板又は上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域が形成されるので、良好な表面ラフネスで良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】 本発明に係る第１実施形態における半導体基板を工程順に示す断面図である。
【図２】 本発明に係る第１実施形態における第１のＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図３】 本発明に係る第１実施形態において、研磨用Ｓｉ層の膜厚に対するＲＭＳ値を示すグラフである。
【図４】 本発明に係る第１実施形態において、研磨用Ｓｉ層の膜厚に対するＳｉＧｅ層の緩和係数を示すグラフである。
【図５】 本発明に係る第１実施形態において、研磨量に対するＲＭＳ値を示すグラフである。
【図６】 本発明に係る第１実施形態におけるＭＯＳＦＥＴを示す概略的な断面図である。
【図７】 本発明に係る第２実施形態における半導体基板を工程順に示す断面図である。
【図８】 本発明に係る従来例において、ＳｉＧｅ層の膜厚に対するＲＭＳ値を示すグラフである。
【図９】 本発明に係る従来例において、ＳｉＧｅ層の膜厚に対するＳｉＧｅの緩和係数を示すグラフである。
【図１０】 本発明に係る従来例において、ＳｉＧｅ層の研磨量に対するＲＭＳ値を示すグラフである。
【符号の説明】
１ Ｓｉ基板
２ 第１のＳｉＧｅ層（傾斜組成領域）
３ 第２のＳｉＧｅ層
４ 研磨用Ｓｉ層
５ 歪みＳｉ層
６ ＳｉＯ2ゲート酸化膜
７ ゲートポリシリコン膜
Ｓ ソース領域
Ｄ ドレイン領域
Ｗ 半導体ウェーハ（半導体基板）
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタに関する。
【０００２】
【従来の技術】
近年、Ｓｉ（シリコン）基板上にＳｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより通常の１．３〜８倍程度の高速化が可能になるものである。また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
しかしながら、ＦＥＴのチャネル領域として要望される上記歪みＳｉ層をエピタキシャル成長するには、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の違いから、転位等により結晶性に問題があった。このために、従来、以下のような種々の提案が行われていた。
【０００４】
例えば、ＳｉＧｅのＧｅ組成比を一定の緩い傾斜で増加させたバッファ層を用いる方法、Ｇｅ（ゲルマニウム）組成比をステップ状（階段状）に変化させたバッファ層を用いる方法、Ｇｅ組成比を超格子状に変化させたバッファ層を用いる方法及びＳｉのオフカットウェーハを用いてＧｅ組成比を一定の傾斜で変化させたバッファ層を用いる方法等が提案されている（U.S.Patent 5,442,205、U.S.Patent 5,221,413、PCT WO98/00857、特開平6-252046号公報等）。
【０００５】
上記従来技術、例えば、Ｇｅ組成比を一定の緩い傾斜で増加させたバッファ層を用いる場合等では、発生した転位のため、転位線の分布を反映した凹凸（いわゆるクロスハッチ）が発生してしまう。この凹凸はデバイス製造工程のフォトリソグラフィ工程で問題となるため、従来は、通常のＳｉ同様の研磨工程を用いて研磨が行われている。例えば、Ｓｉ基板上にＧｅ層（Ｇｅ１００％）の膜を作製するにあたって、Ｇｅ組成比を０から漸次増加させたＳｉＧｅの傾斜組成層を成膜した場合、Ｇｅ組成比０．５のところでＣＭＰ(Chemical Mechanical Polishing)を施したものと、そのまま成膜したものとを比較して、ＣＭＰを施した方がＧｅ１００％となった最表面のラフネスが小さくなったことが開示されている(US6107653)。
【０００６】
【発明が解決しようとする課題】
上記技術の開示以降、クロスハッチによるラフネスを低減するために研磨を施す手段が用いられる場合があるが、ＳｉＧｅ層を厚く積んで削り代とする方法は、ＳｉＧｅ層を厚く積む程削り代を多く必要としていた。すなわち、ＳｉＧｅ層を厚く積む程、研磨前の表面ラフネスは悪化してしまい、削り代をより多く設定しなければならないという不都合があった。例えば、Ｇｅ組成比を０から０．３まで漸次増加させた傾斜組成層上に膜厚を変えてＧｅ組成比０．３の緩和層を成膜し、その表面ラフネスをＲＭＳ値として測定した場合、図７に示すように、緩和層の膜厚が厚いほどＲＭＳ値が高くなっていることがわかる。また、Ｒａｍａｎ分光により決定したＳｉＧｅ緩和層の緩和係数は、図８に示すように、いずれの膜厚の緩和層も十分に緩和していることがわかる。なお、緩和係数はＳｉＧｅが完全に緩和した時を１００％とし、Ｓｉと同じ格子定数に歪んだときを０％として、エピタキシャル膜の緩和の度合いを表す係数である。さらに、Ｇｅ組成比０．３の緩和層を１．５μｍ成膜したサンプルを研磨したときと、０．７５μｍ成膜したサンプルを研磨したときとの研磨量とラフネス（ＲＭＳ値）との関係を、図９に示す。この図からも分かるように、ラフネスは研磨量と共に飽和し、到達ラフネスはほぼ同じ値となる。
以上の結果から、ＳｉＧｅ層を厚く積んで削り代とする方法は、ＳｉＧｅ層が厚いほど削り代を多く必要とするので、Ｇｅ組成比０．３の緩和層を削り残す際のマージンを考慮すれば、非常に精密な研磨が要求される。また、傾斜組成層の所まで削り込んでしまうと、例えば、その上にＧｅ組成比０．３のＳｉＧｅ層を成膜した場合、格子定数の違いに起因する新たな転位が発生する不都合が生じてしまう。
【０００７】
本発明は、前述の課題に鑑みてなされたもので、研磨により表面ラフネスを低減する技術で、ＳｉＧｅ層の削り代を少なくすることができる半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。
すなわち、本発明の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、前記Ｓｉ基板上に前記ＳｉＧｅ層をエピタキシャル成長するＳｉＧｅ成膜工程と、該ＳｉＧｅ成膜工程後に前記ＳｉＧｅ層上にＳｉ層を成膜するＳｉ成膜工程と、該Ｓｉ成膜工程後に前記Ｓｉ層表面から前記ＳｉＧｅ層の途中まで研磨する研磨工程と、前記研磨工程前に前記Ｓｉ層を８００℃以上の温度で熱処理するアニール工程とを有することを特徴とする。
また本発明は、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、前記Ｓｉ基板上に前記ＳｉＧｅ層をエピタキシャル成長するＳｉＧｅ成膜工程と、該ＳｉＧｅ成膜工程後に前記ＳｉＧｅ層上にＳｉ層を成膜するＳｉ成膜工程と、該Ｓｉ成膜工程後に前記Ｓｉ層表面から前記ＳｉＧｅ層の途中まで研磨する研磨工程とを有することができる。
【０００９】
この半導体基板の製造方法では、ＳｉＧｅ成膜工程後にＳｉＧｅ層上にＳｉ層を成膜するＳｉ成膜工程と、該Ｓｉ成膜工程後にＳｉ層表面からＳｉＧｅ層の途中まで研磨する研磨工程とを有するので、ＳｉＧｅ層の場合と異なりＳｉ層を厚く積んでもラフネスは悪化せず、Ｓｉ層により十分な削り代を得ることができると共に少ないＳｉＧｅ層の削り代で良好な表面ラフネスを得ることができる。
【００１０】
また、本発明の半導体基板の製造方法は、前記研磨工程前に前記Ｓｉ層を８００℃以上の温度で熱処理するアニール工程を有する技術が採用される。すなわち、この半導体基板の製造方法では、研磨工程前にＳｉ層を８００℃以上の温度で熱処理するアニール工程を有するので、最表面のＳｉ原子が表面拡散し、再配置する効果により表面ラフネスが低減する。したがって、より表面ラフネスが小さくなったＳｉ層から研磨することができるので、研磨工程でＳｉＧｅ層のより良好な表面ラフネスを得ることができる。
【００１１】
さらに、本発明の半導体基板の製造方法は、前記アニール工程において、水素雰囲気中で前記熱処理を行うことが好ましい。すなわち、この半導体基板の製造方法では、水素雰囲気中で熱処理を行うので、Ｓｉ原子の再配置効果がより促進されて、さらに表面ラフネスが低減される。
【００１２】
また、本発明の半導体基板の製造方法は、前記Ｓｉ成膜工程において、前記ＳｉＧｅ層を０．３μｍ以上の膜厚で成膜し、前記Ｓｉ成膜工程において、前記Ｓｉ層を０．１μｍ以上の膜厚で成膜し、前記研磨工程において、前記Ｓｉ層表面から０．２μｍ以上の厚さを研磨することが好ましい。すなわち、この半導体基板の製造方法では、ＳｉＧｅ層及びＳｉ層を０．３μｍ以上及び０．１μｍ以上の膜厚でそれぞれ成膜し、Ｓｉ層表面から０．２μｍ以上の厚さを研磨することにより、厚いＳｉ層により十分な削り代が得られると共に、ＳｉＧｅ層が十分に残った状態でラフネスの小さい基板を得ることができる。
【００１３】
また、本発明の半導体基板の製造方法は、前記ＳｉＧｅ成膜工程において、前記ＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成することが好ましい。すなわち、この半導体基板の製造方法では、ＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成するので、傾斜組成領域においてＧｅ組成比が漸次増えるために、転位がＳｉＧｅ層に沿った方向にのび易くなってＳｉＧｅ層中の特に表面側で転位の密度を抑制することができ、表面ラフネスがより改善される。
【００１４】
本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、上記本発明の半導体基板の製造方法により作製されたことを特徴とする。すなわち、この半導体基板は、上記本発明の半導体基板の製造方法により作製されているので、良好な表面ラフネスを有している。
【００１５】
また、本発明の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板の製造方法であって、上記本発明の半導体基板の製造方法により作製された半導体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して前記歪みＳｉ層をエピタキシャル成長することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、上記本発明の歪みＳｉ層が形成された半導体基板の製造方法により作製されたことを特徴とする。
【００１６】
これらの半導体基板の製造方法及び半導体基板では、ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層がエピタキシャル成長されるので、表面ラフネスの小さな良質な歪みＳｉ層が得られ、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用として好適な半導体基板を得ることができる。
【００１７】
本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、上記本発明の歪みＳｉを有する半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする。
また、本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の電界効果型トランジスタの製造方法により作製されたことを特徴とする。
【００１８】
これらの電界効果型トランジスタの製造方法及び電界効果型トランジスタは、上記本発明の歪みＳｉ層を有する半導体基板の製造方法により作製された半導体基板の歪みＳｉ層にチャネル領域を形成するので、良好な表面ラフネスの歪みＳｉ層により高特性な電界効果型トランジスタを高歩留まりで得ることができる。
【００１９】
【発明の実施の形態】
以下、本発明に係る第１実施形態を、図１から図６を参照しながら説明する。
【００２０】
図１は、本発明の半導体ウェーハ（半導体基板）Ｗの断面構造を工程順に示すものであり、この半導体ウェーハの構造をその製造プロセスと合わせて説明すると、まず、ＣＺ法等で引上成長して作製されたｐ型あるいはｎ型Ｓｉ基板１上に、図１の（ａ）及び図２に示すように、表面に向けて層内のＧｅ組成比を０から０．３まで漸次増加させた第１のＳｉＧｅ層（傾斜組成領域）２を、例えば減圧ＣＶＤ法によりエピタキシャル成長する。
【００２１】
次に、第１のＳｉＧｅ層２上に、該第１のＳｉＧｅ層２の最終的なＧｅ組成比０．３で一定組成比の第２のＳｉＧｅ層３を、緩和層としてエピタキシャル成長する。さらに、第２のＳｉＧｅ層３上にＳｉをエピタキシャル成長して研磨用Ｓｉ層４を形成する。なお、各層の膜厚は、例えば、第１のＳｉＧｅ層２が１．５μｍ、第２のＳｉＧｅ層３が０．７５μｍ、研磨用Ｓｉ層４が０．２５μｍである。また、上記減圧ＣＶＤ法による成膜は、例えばキャリアガスとしてＨ2を用い、ソースガスとしてＳｉＨ4及びＧｅＨ4を用いている。
【００２２】
上記研磨用Ｓｉ層４の厚さを変えて成膜した場合のＲＭＳ値及びＲａｍａｎ分光により決定した第２のＳｉＧｅ層３の緩和係数を、図３及び図４に示す。すなわち、上記成膜直後のウェーハは、その表面にクロスハッチ、すなわち数μｍ周期で数十ｎｍの大きな凹凸が生じているが、研磨用Ｓｉ層４を厚く積んでも、図４に示すように、ラフネスは悪化しない。また、第２のＳｉＧｅ層３は、図５に示すように、いずれも十分に緩和していることが分かる。
【００２３】
クロスハッチを取り除くため、次に、ＣＭＰにより研磨用Ｓｉ層４表面から第２のＳｉＧｅ層３の途中まで、図１の（ｂ）に示すように、研磨を行い、ラフネスを低減しておく。例えば、研磨量を０．５μｍとし、第２のＳｉＧｅ層３が十分に残った状態とする。
このとき、研磨量とＲＭＳ値との関係から、図４に示すように、研磨量０．５μｍでは、十分にラフネスが小さい基板が得られる。
【００２４】
さらに、研磨後の第２のＳｉＧｅ層３上に、図１の（ｃ）に示すように、Ｓｉをエピタキシャル成長して歪みＳｉ層５を１５〜２２ｎｍの膜厚で形成して、本実施形態の歪みＳｉ層を備えた半導体ウェーハＷを作製する。この半導体ウェーハＷの歪みＳｉ層５表面におけるラフネスを測定した結果、上記研磨直後とほぼ同じ値が得られた。
【００２５】
このように本実施形態の半導体ウェーハＷでは、第２のＳｉＧｅ層３の成膜後に第２のＳｉＧｅ層３上に研磨用Ｓｉ層４を成膜し、さらに該研磨用Ｓｉ層４の成膜後に研磨用Ｓｉ層４表面から第２のＳｉＧｅ層３の途中まで研磨するので、研磨用Ｓｉ層４により十分な削り代を得ることができると共に、第２のＳｉＧｅ層３の少ない削り代で良好な表面ラフネスを得ることができる。
【００２６】
なお、第２のＳｉＧｅ層３及び研磨用Ｓｉ層４を０．３μｍ以上及び０．１μｍ以上の膜厚でそれぞれ成膜し、研磨用Ｓｉ層４表面から０．２μｍ以上の厚さを研磨することにより、厚いＳｉ層により十分な削り代が得られると共に、第２のＳｉＧｅ層３が十分に残った状態でラフネスの小さい基板を得ることができる。
【００２７】
次に、本発明の上記半導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その製造プロセスと合わせて図６を参照して説明する。
【００２８】
図６は、本発明の電界効果型トランジスタの概略的な構造を示すものであって、この電界効果型トランジスタを製造するには、上記の製造工程で作製した半導体ウェーハＷ表面の歪みＳｉ層５上にＳｉＯ2のゲート酸化膜６及びゲートポリシリコン膜７を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜７上にゲート電極（図示略）をパターニングして形成する。
【００２９】
次に、ゲート酸化膜６もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪みＳｉ層５及び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成して、歪みＳｉ層５がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴが製造される。
【００３０】
このように作製されたＭＯＳＦＥＴでは、上記製法で作製された半導体ウェーハＷ上の歪みＳｉ層５にチャネル領域が形成されるので、表面ラフネスが低減された良質な歪みＳｉ層５により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【００３１】
次に、本発明に係る第２実施形態を、図７を参照しながら説明する。
【００３２】
第２実施形態と第１実施形態との異なる点は、第１実施形態では研磨用Ｓｉ層４を成膜後にそのまま研磨用Ｓｉ層４を研磨処理しているのに対し、第２実施形態では、図７の（ａ）に示すように、研磨用Ｓｉ層４を成膜した後、図７の（ｂ）に示すように、この状態の基板を水素雰囲気中において８００℃以上の温度（例えば、１０００℃１０分）で熱処理して研磨用Ｓｉ層４をアニール処理し、その後に、図７の（ｃ）に示すように、第１実施形態と同様に研磨処理を行う点である。
【００３３】
すなわち、本実施形態では、研磨工程前に研磨用Ｓｉ層４を水素雰囲気中において８００℃以上の温度で熱処理するので、最表面のＳｉ原子が表面拡散し、再配置する効果により表面ラフネスが低減する。したがって、より表面ラフネスが小さくなった研磨用Ｓｉ層４を研磨することになるので、研磨工程でより表面ラフネスが小さい第２のＳｉＧｅ層３を得ることができる。
【００３４】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００３５】
例えば、上記実施形態では、研磨方法としてＳｉウェーハの仕上げ研磨におけるＣＭＰ技術を用いたが、その他の研磨手段を用いても構わない。例えば、多層配線技術等におけるＣＭＰ技術やイオンスパッタ法等による研磨手段でも良い。また、上記実施形態では、削り代となる研磨用Ｓｉ層が単結晶膜であるが、多結晶膜であっても構わない。
また、緩和層である第２のＳｉＧｅ層はＧｅ組成比０．３としたが、目的に応じてＧｅ組成比が０．０５から１（５％Ｇｅから１００％Ｇｅ）までの値に設定しても構わない。
【００３６】
また、上記実施形態の半導体ウェーハの歪みＳｉ層上に、さらにＳｉＧｅ層を成膜しても構わない。
また、上記実施形態では、ＭＯＳＦＥＴ用の基板としてＳｉＧｅ層を有する半導体ウェーハを作製したが、他の用途に適用する基板としても構わない。例えば、本発明の半導体基板の製造方法及び半導体基板を太陽電池や光素子用の基板に適用してもよい。すなわち、上述した各実施形態のＳｉ基板上に最表面で６５％から１００％Ｇｅあるいは１００％Ｇｅとなるように第１のＳｉＧｅ層及び第２のＳｉＧｅ層を成膜し、上記酸化膜形成、酸化膜除去及び仕上げ研磨した表面上にＩｎＧａＰ（インジウムガリウムリン）あるいはＧａＡｓ（ガリウムヒ素）やＡｌＧａＡｓ（アルミガリウムヒ素）を成膜することで、太陽電池や光素子用基板を作製してもよい。この場合、良好な表面ラフネスで高特性の太陽電池用基板が得られる。
【００３７】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体基板及び半導体基板の製造方法によれば、ＳｉＧｅ成膜工程後にＳｉＧｅ層上にＳｉ層を成膜するＳｉ成膜工程と、該Ｓｉ成膜工程後にＳｉ層表面からＳｉＧｅ層の途中まで研磨する研磨工程とを有するので、Ｓｉ層により十分な削り代を得ることができると共に少ないＳｉＧｅ層の削り代で良好な表面ラフネスを得ることができ、生産性に優れた基板を得ることができる。
さらに、このＳｉＧｅ層上に歪みＳｉ層を形成すれば、表面ラフネスの小さな良質な歪みＳｉ層が得られ、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用として好適な半導体基板を得ることができる。
【００３８】
また、本発明の電界効果型トランジスタ及び電界効果型トランジスタの製造方法によれば、上記本発明の半導体基板又は上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域が形成されるので、良好な表面ラフネスで良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】 本発明に係る第１実施形態における半導体基板を工程順に示す断面図である。
【図２】 本発明に係る第１実施形態における第１のＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図３】 本発明に係る第１実施形態において、研磨用Ｓｉ層の膜厚に対するＲＭＳ値を示すグラフである。
【図４】 本発明に係る第１実施形態において、研磨用Ｓｉ層の膜厚に対するＳｉＧｅ層の緩和係数を示すグラフである。
【図５】 本発明に係る第１実施形態において、研磨量に対するＲＭＳ値を示すグラフである。
【図６】 本発明に係る第１実施形態におけるＭＯＳＦＥＴを示す概略的な断面図である。
【図７】 本発明に係る第２実施形態における半導体基板を工程順に示す断面図である。
【図８】 本発明に係る従来例において、ＳｉＧｅ層の膜厚に対するＲＭＳ値を示すグラフである。
【図９】 本発明に係る従来例において、ＳｉＧｅ層の膜厚に対するＳｉＧｅの緩和係数を示すグラフである。
【図１０】 本発明に係る従来例において、ＳｉＧｅ層の研磨量に対するＲＭＳ値を示すグラフである。
【符号の説明】
１ Ｓｉ基板
２ 第１のＳｉＧｅ層（傾斜組成領域）
３ 第２のＳｉＧｅ層
４ 研磨用Ｓｉ層
５ 歪みＳｉ層
６ ＳｉＯ2ゲート酸化膜
７ ゲートポリシリコン膜
Ｓ ソース領域
Ｄ ドレイン領域
Ｗ 半導体ウェーハ（半導体基板）
Claims (6)
- Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、
前記Ｓｉ基板上に前記ＳｉＧｅ層をエピタキシャル成長するＳｉＧｅ成膜工程と、
該ＳｉＧｅ成膜工程後に前記ＳｉＧｅ層上にＳｉ層を成膜するＳｉ成膜工程と、
該Ｓｉ成膜工程後に前記Ｓｉ層表面から前記ＳｉＧｅ層の途中まで研磨する研磨工程と、
前記研磨工程前に前記Ｓｉ層を８００℃以上の温度で熱処理するアニール工程とを有することを特徴とする半導体基板の製造方法。 - 請求項１に記載の半導体基板の製造方法において、
前記ＳｉＧｅ成膜工程は、前記ＳｉＧｅ層を０．３μｍ以上の膜厚で成膜し、
前記Ｓｉ成膜工程は、前記Ｓｉ層を０．１μｍ以上の膜厚で成膜し、
前記研磨工程は、前記Ｓｉ層表面から０．２μｍ以上の厚さを研磨することを特徴とする半導体基板の製造方法。 - 請求項１又は２に記載の半導体基板の製造方法において、
前記アニール工程は、水素雰囲気中で前記熱処理を行うことを特徴とする半導体基板の製造方法。 - 請求項１から３のいずれかに記載の半導体基板の製造方法において、
前記ＳｉＧｅ成膜工程は、前記ＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成することを特徴とする半導体基板の製造方法。 - Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板の製造方法であって、
請求項１から４のいずれかに記載の半導体基板の製造方法により作製された半導体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して前記歪みＳｉ層をエピタキシャル成長することを特徴とする半導体基板の製造方法。 - ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、
請求項５に記載の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001342485A JP4325139B2 (ja) | 2001-11-07 | 2001-11-07 | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001342485A JP4325139B2 (ja) | 2001-11-07 | 2001-11-07 | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003142686A JP2003142686A (ja) | 2003-05-16 |
| JP4325139B2 true JP4325139B2 (ja) | 2009-09-02 |
Family
ID=19156334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001342485A Expired - Fee Related JP4325139B2 (ja) | 2001-11-07 | 2001-11-07 | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4325139B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8376573B2 (en) | 2005-07-13 | 2013-02-19 | Perkinelmer Technologies Gmbh & Co. Kg | Flashlamp cartridge for removable connection to a socket |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7138316B2 (en) * | 2003-09-23 | 2006-11-21 | Intel Corporation | Semiconductor channel on insulator structure |
| EP1605498A1 (en) * | 2004-06-11 | 2005-12-14 | S.O.I. Tec Silicon on Insulator Technologies S.A. | A method of manufacturing a semiconductor wafer |
| US20060138601A1 (en) * | 2004-12-27 | 2006-06-29 | Memc Electronic Materials, Inc. | Internally gettered heteroepitaxial semiconductor wafers and methods of manufacturing such wafers |
| JP4894390B2 (ja) | 2006-07-25 | 2012-03-14 | 信越半導体株式会社 | 半導体基板の製造方法 |
| EP2251897B1 (en) * | 2009-05-13 | 2016-01-06 | Siltronic AG | A method for producing a wafer comprising a silicon single crystal substrate having a front and a back side and a layer of SiGe deposited on the front side |
-
2001
- 2001-11-07 JP JP2001342485A patent/JP4325139B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8376573B2 (en) | 2005-07-13 | 2013-02-19 | Perkinelmer Technologies Gmbh & Co. Kg | Flashlamp cartridge for removable connection to a socket |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003142686A (ja) | 2003-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A625 | Written request for application examination (by other person) |
Free format text: JAPANESE INTERMEDIATE CODE: A625 Effective date: 20041105 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060822 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080325 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080526 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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