JP2004356644A - 半導体基板の製造方法 - Google Patents
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Abstract
歪み層/歪み印加結晶層構造において、歪み印加結晶層構造より発生する結晶欠陥による歪み層の結晶性劣化を低減し、かつ絶縁層上に歪み層/歪み印加結晶層構造を薄膜で形成した基板の形成方法を提供する。
【解決手段】
Si基板上の絶縁層と、別のSi基板上のSiGe層とを、半導体張り合わせ技術を用いて接合し、SiGe層側のSi基板を研磨等により除去する。
【選択図】 図3
Description
また、Siの電子移動度を向上させる別の方法として、MOSFETのチャネル長をより短くする短チャネル化の方法がある。しかしながら短チャネル化をすすめると浮遊容量の影響が大きくなるため、期待通りに電子移動度を向上することが困難になる。
J.Welser, J.L.Hoyl,S.Tagkagi, and J.F.Gibbons,IEDM 94−373
本発明の第1の半導体基板の製造方法は、
半導体層表面に絶縁膜を形成する工程と、
第1の半導体層が第2の半導体層上に形成された積層層を形成する工程と、
前記半導体層と前記積層層とを前記絶縁膜及び前記第1の半導体層を合わせるように貼り合わせる工程と、
前記第1の半導体層と、前記第2の半導体層の少なくとも一部とが残るように前記積層層を除去する工程とを具備し、
前記半導体層上に前記絶縁膜、格子緩和された前記第1の半導体層、及び引っ張り格子歪が印加された前記第2の半導体層とが積層された半導体基板を形成することを特徴とする半導体基板の製造方法である。
半導体層表面に絶縁膜を形成する工程と、
第1の半導体層が第2の半導体層上に形成された積層層を形成する工程と、
前記積層層の前記第1の半導体層上に絶縁膜を積層する工程と
前記半導体層と前記積層層とを、前記半導体層上に形成された絶縁膜と、前記第1の半導体層上に形成された絶縁膜とを合わせるように貼り合わせる工程と、
前記第1の半導体層と前記第2の半導体層の少なくとも一部とが残るように前記積層層を除去する工程とを具備し、
前記半導体層上に前記絶縁膜、格子緩和された前記第1の半導体層、及び引っ張り格子歪が印加された前記第2の半導体層とが積層された半導体基板を形成することを特徴とする半導体基板の製造方法である。
半導体層(A)表面に絶縁膜を形成する工程と、
半導体層(B)上に第1の半導体層が形成された積層層を形成する工程と、
前記半導体層(A)表面に形成された絶縁膜と前記半導体層(B)表面に形成された前記第1の半導体層とを合わせるように、前記半導体層(A)と前記積層層とを貼り合わせる工程と、
前記第1の半導体層が少なくとも残るように前記積層層を除去する工程と、
前記第1の半導体層上に第2の半導体層を積層する工程とを具備し、
前記半導体層(A)上に前記絶縁膜、格子緩和された前記第1の半導体層、及び引っ張り格子歪が印加された前記第2の半導体層とが積層された半導体基板を形成することを特徴とする半導体基板の製造方法である。
半導体層(A)基板表面に絶縁膜を形成する工程と、
半導体層(B)の表面に第1の半導体層を形成する工程と、
前記第1の半導体層上に絶縁膜を形成する工程と、
前記半導体層(A)と前記半導体層(B)とを、前記半導体層(A)上に形成された絶縁膜と、前記第1の半導体層上に形成された絶縁膜とを合わせるように貼り合わせる工程と、
前記第1の半導体層が少なくとも残るように前記半導体層(B)を除去する工程と、
前記第1の半導体層上に第2の半導体層を積層し前記第1の半導体層及び引っ張り格子歪を印加させた前記第2の半導体層との積層構造を形成する工程とを具備し、
前記半導体層(A)上に前記絶縁膜、格子緩和された第1の半導体層、及び格子歪が印加された第2の半導体層とが積層された半導体基板を形成することを特徴とする半導体基板の製造方法である。
ところで、SiとGeの共有結合半径は、それぞれ1.17および1.22である。
通常のエピタキシャル成長技術でSi基板上でSiGe層とSi層をこの順で積層すると、図2Aに示すようにSiGe層4′の格子は下のSi層3の格子に整合して縦長に変形し、SiGe層4′に図の縦方向の引っ張り歪が生じる。このようなSiGe層4′上に形成されたSi層5′は十分な引っ張り歪が加わらない。
また例えば特開平11−121377号公報にはB(ホウ素)の共有結合半径が0.88であることを利用してSiGe層にドーパント濃度の1020〜1021原子/cm3のBを添加させたものである。この技術はSOI基板作成時の水素剥離法においてカット後のCMPを不要にするものである。図2Bはこの技術における格子整合を模式的に示したものであり、Si層にB添加SiGe層4´´が積層されており、さらにSi層5´を積層する。B添加SiGe層4´´はエッチングストッパとして使用されるもので後で除去される。上記の文献ではSi層5´をデバイス層とすることができるとしているがこのSi層は工程中においてSiGe(B)層4´´から熱拡散されるBを含有し残留圧縮歪を有することになる。このデバイス層としてのSi層5´には歪は加わらない。
(第1の実施形態)
図3は本発明の第1の実施例に係る半導体基板の製造方法を説明するための半導体基板の断面図である。
図4は本発明の第2の実施例に係る半導体基板の製造方法を示す断面図である。
図5は本発明の第3の実施例に係る半導体基板の製造方法を段階的に示す半導体基板の断面図である。
(第4の実施形態)
図7は本発明の第4の実施例に係る半導体基板の製造方法を示す断面図である。
図9は本発明の第5の実施例に係る半導体基板の製造方法を示す半導体基板の断面図である。
図10は本発明の第6の実施例に係る半導体基板の製造方法を示す半導体基板の断面図である。
図11は本発明の第7の実施例に係る半導体基板の製造方法を示す半導体基板の断面図である。
2・・・・絶縁層(Si酸化膜層)
3・・・・SOI層
4・・・・SiGe層
5・・・・歪Si層
6・・・・歪エピタキシャルSi層
7・・・・傾斜組成SiGe層
8・・・・再成長で形成する歪Si層
9・・・・絶縁層
10・・・・歪Si層
11・・・・SiGe層
12・・・・絶縁層
13・・・・SiGe層
21・・・・Si基板
31・・・・SiGe基板
33・・・・転位
Claims (15)
- 半導体層表面に絶縁膜を形成する工程と、
第1の半導体層が第2の半導体層上に形成された積層層を形成する工程と、
前記半導体層と前記積層層とを前記絶縁膜及び前記第1の半導体層を合わせるように貼り合わせる工程と、
前記第1の半導体層と、前記第2の半導体層の少なくとも一部とが残るように前記積層層を除去する工程とを具備し、
前記半導体層上に前記絶縁膜、格子緩和された前記第1の半導体層、及び引っ張り格子歪が印加された前記第2の半導体層とが積層された半導体基板を形成することを特徴とする半導体基板の製造方法。 - 前記半導体層はSi基板であり、前記積層層の前記第1の半導体層はSiGe層であり、前記第2の半導体層はSi層であることを特徴とする請求項1記載の半導体基板の製造方法。
- 前記半導体層はSi基板であり、前記積層層の第1の半導体層はSiGe層、前記第2の半導体層はSi層であり、前記SiGe層は膜厚方向にGe濃度勾配があり前記Si層側から反対側に向かってGe濃度が低くなっていることを特徴とする請求項1記載の半導体基板の製造方法。
- 前記半導体層はSi基板であり、前記積層層の第1の半導体層はSiGe層、前記第2の半導体層はSi層であり、前記SiGe層は膜厚方向にGe濃度勾配がありGe濃度の高い部分が膜中にあるSiGe層を前記Si層上に形成した後、前記Ge濃度の高い部分が表面となるように剥離又は薄膜化が施されることにより形成されることを特徴とする請求項1記載の半導体基板の製造方法。
- 前記半導体層はSi基板であり、前記積層層の第1の半導体層はSiGe層、前記第2の半導体層はSi層であり、前記積層層は、前記Si基板とは異なる第2のSi基板と、前記第2のSi基板上に形成され膜厚方向にGe濃度勾配があり前記第2のSi基板側から反対側に向かってGe濃度が徐々に高くなっているSiGeバッファ層と、前記SiGeバッファ層上に形成された格子緩和SiGe層とを備える積層体の、前記格子緩和SiGe層表面に形成されることを特徴とする請求項1記載の半導体装置の製造方法。
- 半導体層表面に絶縁膜を形成する工程と、
第1の半導体層が第2の半導体層上に形成された積層層を形成する工程と、
前記積層層の前記第1の半導体層上に絶縁膜を積層する工程と
前記半導体層と前記積層層とを、前記半導体層上に形成された絶縁膜と、前記第1の半導体層上に形成された絶縁膜とを合わせるように貼り合わせる工程と、
前記第1の半導体層と前記第2の半導体層の少なくとも一部とが残るように前記積層層を除去する工程とを具備し、
前記半導体層上に前記絶縁膜、格子緩和された前記第1の半導体層、及び引っ張り格子歪が印加された前記第2の半導体層とが積層された半導体基板を形成することを特徴とする半導体基板の製造方法。 - 前記半導体層はSi基板であり、前記第1の半導体層がSiGe層であり、前記第2の半導体層はエピタキシャル法により形成されたSi層であることを特徴とする請求項6記載の半導体基板の製造方法。
- 半導体層(A)表面に絶縁膜を形成する工程と、
半導体層(B)上に第1の半導体層が形成された積層層を形成する工程と、
前記半導体層(A)表面に形成された絶縁膜と前記半導体層(B)表面に形成された前記第1の半導体層とを合わせるように、前記半導体層(A)と前記積層層とを貼り合わせる工程と、
前記第1の半導体層が少なくとも残るように前記積層層を除去する工程と、
前記第1の半導体層上に第2の半導体層を積層する工程とを具備し、
前記半導体層(A)上に前記絶縁膜、格子緩和された前記第1の半導体層、及び引っ張り格子歪が印加された前記第2の半導体層とが積層された半導体基板を形成することを特徴とする半導体基板の製造方法。 - 前記半導体層(A)はSi基板であり、前記積層層の半導体層(B)はSi層、前記第1の半導体層はSiGe層であり、前記前記第2の半導体層はSi層であることを特徴とする請求項8記載の半導体基板の製造方法。
- 前記半導体層(A)はSi基板であり、前記積層層の半導体層(B)はSi層、前記第1の半導体層はSiGe層であり、前記第2の半導体層はSi層であり、前記SiGe層は、膜厚方向にGe濃度勾配があり前記Si層側から反対側に向かってGe濃度が低くなっていることを特徴とする請求項8記載の半導体基板の製造方法。
- 前記半導体層(A)はSi基板であり、前記積層層の半導体層(B)はSi層、前記第1の半導体層はSiGe層であり、前記第2の半導体層はSi層であり、前記SiGe層は、膜厚方向にGe濃度勾配がありGe濃度の高い部分が膜中にあるSiGe層を前記半導体層(B)であるSi層上に形成した後、前記Ge濃度の高い部分が表面となるように剥離又は薄膜化が施されることにより形成されることを特徴とする請求項8記載の半導体基板の製造方法。
- 前記半導体層(A)はSi基板であり、前記積層層の半導体層(B)はSi層、前記第1の半導体層は格子緩和SiGe層であり、前記第2の半導体層はSi層であり、前記積層層は、前記半導体層(B)と、前記第1の半導体層との間に、膜厚方向にGe濃度勾配があり前記半導体層(B)から反対側に向かってGe濃度が徐々に高くなっているSiGeバッファ層を備えることを特徴とする請求項8記載の半導体装置。
- 半導体層(A)基板表面に絶縁膜を形成する工程と、
半導体層(B)の表面に第1の半導体層を形成する工程と、
前記第1の半導体層上に絶縁膜を形成する工程と、
前記半導体層(A)と前記半導体層(B)とを、前記半導体層(A)上に形成された絶縁膜と、前記第1の半導体層上に形成された絶縁膜とを合わせるように貼り合わせる工程と、
前記第1の半導体層が少なくとも残るように前記半導体層(B)を除去する工程と、
前記第1の半導体層上に第2の半導体層を積層し前記第1の半導体層及び引っ張り格子歪を印加させた前記第2の半導体層との積層構造を形成する工程とを具備し、
前記半導体層(A)上に前記絶縁膜、格子緩和された第1の半導体層、及び格子歪が印加された第2の半導体層とが積層された半導体基板を形成することを特徴とする半導体基板の製造方法。 - 前記半導体層(A)はSi基板であり、前記積層層の半導体層(B)はSi層であり、前記第1の半導体層はSiGe層であり、前記第2の半導体層はSi層であることを特徴とする請求項13記載の半導体基板の製造方法。
- 前記半導体層(A)はSi基板であり、前記積層層の半導体層(B)はSi層であり、前記第1の半導体層はSiGe層であり、前記積層層は、SiGe基板と、前記SiGe基板上に形成された格子緩和SiGe層とを備える積層体の前記格子緩和SiGe層上に形成されることを特徴とする請求項13記載の半導体基板の製造方法。
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-
2004
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