JP4296726B2 - 半導体基板の製造方法及び電界効果型トランジスタの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる半導体基板の製造方法及び電界効果型トランジスタの製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ（シリコン）基板上にＳｉＧｅ（シリコンゲルマニウム）層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより通常の１．３〜８倍程度の高速化が可能になるものである。また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
しかしながら、ＦＥＴのチャネル領域として要望される上記歪みＳｉ層をエピタキシャル成長するには、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の違いから、転位等により結晶性に問題があった。このために、従来、以下のような種々の提案が行われていた。
【０００４】
例えば、ＳｉＧｅのＧｅ組成比を一定の緩い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲルマニウム）組成比をステップ状（階段状）に変化させたバッファ層を用いる方法、Ｇｅ組成比を超格子状に変化させたバッファ層を用いる方法及びＳｉのオフカット基板を用いてＧｅ組成比を一定の傾斜で変化させたバッファ層を用いる方法等が提案されている（U.S.Patent 5,442,205、U.S.Patent 5,221,413、PCT WO98/00857、特開平6-252046号公報等）。
【０００５】
一方、絶縁膜である埋め込み酸化膜（ＢＯＸ層と呼ばれる）の上にＳｉ単結晶薄膜（ＳＯＩ層と呼ばれる）を形成したＳＯＩ(Silicon On Insulator)基板が、次世代素子用の基板として種々の開発が行われている。このＳＯＩ基板は、基板とデバイス作製層であるＳＯＩ層が電気的に分離しているため、高い絶縁耐圧が得られるもので、寄生容量が低く、耐放射性能力が大きいと共に基板バイアス効果が無い等の特徴がある。このため、高速性、低消費電力、ソフトエラーフリー等の効果が期待されている。
【０００６】
このＳＯＩ基板の作製技術として代表的なものに、いわゆる基板貼り合わせ技術とＳＩＭＯＸ(Separation by IMplanted OXygen)技術とがある。基板貼り合わせ技術は、２枚の基板の片方又は両方に酸化膜を形成しておき、酸化膜を間に２枚の基板を貼り合わせるもので、貼り合わせは、２枚の基板を機械的に密着させて熱処理すること等により行い、ＳＯＩ層は、貼り合わせた基板を研削及び研磨により鏡面加工して作製される。基板貼り合わせによるＳＯＩ膜の結晶性はバルクシリコン基板と同等であるため、欠陥等の問題が少なく、ＳＯＩ層に形成するデバイスの特性に優れている。
【０００７】
また、ＳＩＭＯＸ技術は、Ｓｉ基板に酸素をイオン注入し、高温で熱処理することにより、酸素が過飽和に含まれている領域を酸化膜に変換するもので、ＢＯＸ層上にＳｉ薄膜が残りＳＯＩが形成される技術である。
一方、基板貼り合わせ技術の新たな技術として、水素イオン剥離法（スマートカット法とも呼ばれる）という手法が開発されており、この技術は、二枚のＳｉ基板のうち酸化膜を形成した一方の上面から水素イオンを注入した後、イオン注入面を酸化膜を介して他方の基板と密着させ、その後熱処理を加えることにより基板内部に微小気泡層を形成させ、微小気泡層を劈開面として一方の基板を薄膜状に剥離し、さらに熱処理を加えて強固に結合したＳＯＩ基板とするものである（例えばU.S.Patent 5,882,987）。この技術は、基板を研削及び研磨により薄膜化する必要が無く、膜厚の均一な薄膜が容易に得ることができると共に剥離した基板の再利用が可能となるものである。
また、シリコン基板表面に多孔質Ｓｉ層及びＳｉ単結晶層を介してＳｉＯ3層を形成し、このシリコン基板をＳｉＯ2層を重ね合わせ面として支持基板に貼り合わせ、更に上記シリコン基板及び多孔質Ｓｉ層を高圧水流ではぎ取る高圧水流分離法(T.Yoneyama,US Patent,5371037,US filed:August 9.1991,US patent December 6.1994)などが知られている。
【０００８】
さらに、基板貼り合わせ技術として、ＳｉＧｅ層を介してＳｉ単結晶薄膜をエピタキシャル成長させたＳｉ基板に水素をイオン注入し、このエピタキシャル膜を酸化膜付きＳｉ基板に接合後、剥離することで薄膜ＳＯＩ基板を製造する技術が、U.S.Patent 6,033,974において提案されている。すなわち、この技術では、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた後にＳＯＩ層となるＳｉ膜をエピタキシャル成長し、ＳｉＧｅ層に水素イオン注入することで、この膜を高応力膜とする。
【０００９】
次に、この水素注入後のＳｉＧｅ層を有するＳｉ基板を、酸化膜を形成したＳｉ基板に貼り合わせた後に、基板周縁からＳｉＧｅ膜に窒素ガスを吹き付けることにより、ＳｉＧｅ層から剥離させ、表面荒さが良好なＳＯＩ基板が得られる。この技術は、多くのイオン注入が必要となるスマートカット法に比べて、イオン注入が少なくてすみ、物理的ダメージが少ないという特徴がある。
また、スマートカット法では、水素イオン注入による微小気泡層で剥離させるために剥離後の表面荒さがあまりよくないのに対し、ＳｉＧｅ層を剥離層とする上記技術では、剥離後の表面荒さが良好であるという利点がある。
【００１０】
近年、これらのＳＯＩ基板上に高速化が可能な上記歪みＳｉ層を形成した半導体基板の開発が行われている。例えば、ＳＯＩ基板の作製技術としてＳＩＭＯＸ技術と歪み緩和ＳｉＧｅ層の再成長技術とを組み合わせてＳｉＧｅ層中に埋め込み酸化膜を形成したものが提案されている（第４７回応用物理学関係連合講演会講演予稿集,p.884,30p-YK-11,（2000）等）。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、以下のような課題が残されている。
すなわち、上記ＳＩＭＯＸ技術を利用した歪みＳｉ層の形成技術では、酸素イオン注入工程及びその後のアニール工程で歪み緩和ＳｉＧｅ層に多数の欠陥が残ってしまう不都合がある。その結果、デバイス特性においてリーク電流が高くなってしまう。また、歪み緩和ＳｉＧｅ層とＢＯＸ層との界面のラフネスが大きいと共にパーティクルが多く、さらには製造コストが高いという不都合もある。
また、ＳＯＩ層の厚さを薄い厚さで精度良く制御することが難しいという難点がある。
【００１２】
本発明は、前述の課題に鑑みてなされたもので、欠陥が少ないと共にリーク電流が小さく、低コストに製造することができしかもＳＯＩ層の厚さを薄い厚さで精度よく制御できる半導体基板の製造方法及び電界効果型トランジスタの製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。
すなわち、本発明の半導体基板の製造方法は、Ｓｉ基板上に絶縁層を介してＳｉＧｅ層を備えた半導体基板の製造方法であって、
第１のＳｉ基板上に、直接又は他の層を介して第１のＳｉＧｅ層、該第１のＳｉＧｅ層上にＳｉをエピタキシャル成長させた第１の歪みＳｉ層及び第２のＳｉＧｅ層をこの順にエピタキシャル成長して第１の基板を形成する工程と、
前記第１の基板の表面上からイオンを前記第１の歪みＳｉ層あるいはその近傍に注入する工程と、
該工程後に前記第１の基板の表面と表面にＳｉ又はその酸化膜を有する第２の基板の表面とを密着させ接合する工程と、
該工程後に前記第１の歪みＳｉ層あるいはその界面で劈開して前記第１の基板の少なくとも第１のＳｉ基板から第１のＳｉＧｅ層までを含む部分を剥離する工程とを備え、
前記イオンを注入する工程は、注入されたイオンの濃度を前記第１のＳｉＧｅ層内の前記第１の歪みＳｉ層近傍で最大とすることを特徴とする。
本発明の半導体基板の製造方法は、Ｓｉ基板上に絶縁層を介してＳｉＧｅ層を備えた半導体基板の製造方法であって、
第１のＳｉ基板上に、直接又は他の層を介して第１のＳｉＧｅ層、該第１のＳｉＧｅ層上にＳｉをエピタキシャル成長させた第１の歪みＳｉ層及び第２のＳｉＧｅ層をこの順にエピタキシャル成長して第１の基板を形成する工程と、
前記第１の基板の表面上からイオンを前記第１の歪みＳｉ層あるいはその近傍に注入する工程と、
該工程後に前記第１の基板の表面と表面にＳｉ又はその酸化膜を有する第２の基板の表面とを密着させ接合する工程と、
該工程後に前記第１の歪みＳｉ層あるいはその界面で劈開して前記第１の基板の少なくとも第１のＳｉ基板から第１のＳｉＧｅ層までを含む部分を剥離する工程とを備え、
前記イオンを注入する工程は、注入されたイオンの濃度を前記第１の歪みＳｉ層内で最大とすることを特徴とする。
本発明の半導体基板の製造方法は、Ｓｉ基板上に絶縁層を介してＳｉＧｅ層を備えた半導体基板の製造方法であって、第１のＳｉ基板上に、直接又は他の層を介して第１のＳｉＧｅ層、該第１のＳｉＧｅ層上にＳｉをエピタキシャル成長させた第１の歪みＳｉ層及び第２のＳｉＧｅ層をこの順にエピタキシャル成長して第１の基板を形成する工程と、前記第１の基板の表面上からイオンを前記第１の歪みＳｉ層あるいはその近傍に注入する工程と、該工程後に前記第１の基板の表面と表面にＳｉ又はその酸化膜を有する第２の基板の表面とを密着させ接合する工程と、該工程後に前記第１の歪みＳｉ層あるいはその界面で劈開して前記第１の基板の少なくとも第１のＳｉ基板から第１のＳｉＧｅ層までを含む部分を剥離する工程とを備えることができる。
【００１４】
この半導体基板の製造方法では、まず、第１のＳｉ基板上に、直接又は他の層を介して第１のＳｉＧｅ層、該第１のＳｉＧｅ層上にＳｉをエピタキシャル成長させた第１の歪みＳｉ層及び第２のＳｉＧｅ層をこの順にエピタキシャル成長することにより、欠陥の少ない良質な第２のＳｉＧｅ層を形成しておく。次に、第１の基板の表面上からイオンを第１の歪みＳｉ層あるいはその近傍に注入することにより、その領域を高応力膜とし、この第１の基板の表面と第２の基板の表面とを密着させ接合し、さらに高応力膜となって劈開が容易になった第１の歪みＳｉ層あるいはその界面で第１の基板の少なくとも第１のＳｉ基板から第１のＳｉＧｅ層までを含む部分を剥離する。このとき、第２の基板上には、良質な第２のＳｉＧｅ層が転写された状態となる。
また、本発明の半導体基板の製造方法は、前記イオンを注入する工程は、注入されたイオンの濃度を前記第１のＳｉＧｅ層内の前記第１の歪みＳｉ層近傍で最大とする技術が採用される。すなわち、この半導体基板の製造方法では、注入されたイオンの濃度を前記第１のＳｉＧｅ層内の前記第１の歪みＳｉ層近傍で最大とすることにより、応力を前記第１のＳｉＧｅ層と前記第１の歪みＳｉ層との界面に集中させ、その界面付近における劈開が容易になる。その結果、劈開後において良好な表面ラフネスを有する表面を得ることができる。また同時に、イオン注入の影響の少ない良質な第２のＳｉＧｅ層を転写することができる。
また、本発明の半導体基板の製造方法は、前記イオンを注入する工程は、注入されたイオンの濃度を前記第１の歪みＳｉ層内で最大とする技術が採用される。すなわち、この半導体基板の製造方法では、注入されたイオンの濃度を前記第１の歪みＳｉ層近傍で最大とすることにより、応力を前記第１の歪みＳｉ層に集中させ、その層付近における劈開が容易になる。その結果、劈開後において良好な表面ラフネスを有する表面を得ることができる。また同時に、イオン注入の影響の少ない良質な第２のＳｉＧｅ層を転写することができる。
【００１５】
また、本発明の半導体基板の製造方法は、前記第１の基板を形成する工程は、前記第２のＳｉＧｅ層上に直接又はＳｉ層を介してＳｉ酸化膜を形成しておく技術が採用される。すなわち、この半導体基板の製造方法では、第２のＳｉＧｅ層上に直接又はＳｉ層を介してＳｉ酸化膜を形成しておくことにより、第１及び第２の基板を接合させる際に、Ｓｉ酸化膜が密着されることになり、良好な接合を行うことができる。
【００１６】
また、本発明の半導体基板の製造方法は、前記ＳｉＧｅ層の少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成することが好ましい。すなわち、この半導体基板の製造方法では、ＳｉＧｅ層の少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成することにより、ＳｉＧｅ層中の特に表面付近における転位の発生や成長を抑制することができ、ＳｉＧｅ層表面の転位密度を低減することができる。
【００１７】
また、本発明の半導体基板の製造方法は、前記歪みＳｉ層の厚さを、前記第１のＳｉＧｅ層に対する臨界膜厚未満にすることが好ましい。すなわち、この半導体基板の製造方法では、歪みＳｉ層の厚さを第１のＳｉＧｅ層に対する臨界膜厚（転位が発生して格子緩和が生ずる膜厚）未満にすることにより、歪みＳｉ層に転位及び格子緩和が発生せず、ＳｉＧｅ層においても転位の発生が抑制される。
【００１８】
また、本発明の半導体基板の製造方法は、前記イオンを、水素イオンとする技術が採用される。すなわち、この半導体基板の製造方法では、歪みＳｉ層あるいはその近傍に水素イオンが注入されることにより、ＳｉやＳｉＧｅ結晶の格子間に水素原子が蓄積され、応力や歪みを有効に導入することができ、接合後に容易に歪みＳｉ層あるいはその界面で劈開、剥離させることができる。また、水素は半導体基板から容易に取り除くことができ、しかも、半導体基板中に残留した水素が悪影響を及ぼすことも少ない。
【００１９】
また、本発明の半導体基板の製造方法は、前記第１の基板の一部を剥離する工程において、前記第１及び／または第２の基板の周縁に流体を当てることにより行われる技術が採用される。すなわち、この半導体基板の製造方法では、接合された基板の周縁に窒素圧縮ガス等の流体を吹き付ける等して当てることにより、水素イオン注入で高応力化されている歪みＳｉ層あるいはその界面から容易に剥離を行うことができる。
【００２０】
また、本発明の半導体基板の製造方法は、前記流体を水又は不活性ガスとすること技術が採用される。例えば、不活性ガスとしては、窒素等が用いられる。
【００２１】
本発明の半導体基板は、Ｓｉ基板上に絶縁層あるいは絶縁層及びＳｉ層を介してＳｉＧｅ層が形成された半導体基板であって、上記本発明のＳｉＧｅ層を備えた半導体基板の製造方法によって作成されたことを特徴とする。
本発明の半導体基板の製造方法は、Ｓｉ基板上に絶縁層あるいは絶縁層及びＳｉ層を介してＳｉＧｅ層を備え、さらに該ＳｉＧｅ層を介して歪みＳｉ層を備えた半導体基板の製造方法であって、上記本発明の半導体基板の製造方法により作製された半導体基板の前記ＳｉＧｅ層上に前記歪みＳｉ層を形成することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上に絶縁層あるいは絶縁層及びＳｉ層を介してＳｉＧｅ層が形成され、さらに該ＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、上記本発明の歪みＳｉ層を備えた半導体基板の製造方法により作製されたことを特徴とする。
【００２２】
上記半導体基板の製造方法では、上記発明の半導体基板の製造方法により作製された半導体基板のＳｉＧｅ層上に歪みＳｉ層を形成し、また上記半導体基板では、上記本発明の歪みＳｉ層を備える半導体基板の製造方法により作製されているので、表面状態が良好なＳｉＧｅ層上にＳｉ層が成膜され、良質な歪みＳｉ層を有するＳＯＩ構造が形成される。
【００２３】
本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、上記歪みＳｉ層を備える半導体基板の製造方法により形成された前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする。
また、本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の電界効果型トランジスタの製造方法により作製されたことを特徴とする。
【００２４】
上記電界効果型トランジスタの製造方法では、上記歪みＳｉ層を備える半導体基板の製造方法により作製された半導体基板の歪みＳｉ層にチャネル領域を形成し、上記電界効果型トランジスタでは、上記本発明の電界効果型トランジスタの製造方法により作製されているので、ＳＯＩ構造における良質な歪みＳｉ層により高特性な電界効果型トランジスタを高歩留まりで得ることができる。
【００２５】
【発明の実施の形態】
以下、本発明に係る半導体基板及び電界効果型トランジスタ並びにこれらの製造方法の第１実施形態を、図１から図６を参照しながら説明する。
【００２６】
本発明に係る半導体基板は、Ｓｉウェーハ（Ｓｉ基板）上にＳｉ酸化膜及びＳｉＧｅ層を介して歪みＳｉ層を形成したＳＯＩウェーハ（ＳＯＩ基板）であり、その構造を製造工程と併せて以下に説明する。
【００２７】
〔Ａ板（第１の基板）作製工程〕
まず、鏡面研磨された第１のＳｉ基板ＳＵＢ１を洗浄した後、この第１のＳｉ基板ＳＵＢ１をエピタキシャル成長装置内に設置して水素ベークを行う。この後、図１の（ａ）に示すように、この第１のＳｉ基板ＳＵＢ１上に、Ｇｅ組成比を漸次増加させたＳｉＧｅの傾斜組成層（傾斜組成領域）１、Ｇｅ組成比が傾斜組成層１の最終的なＧｅ組成比と同じでかつ一定のＳｉＧｅの第１の均一組成層（第１のＳｉＧｅ層）２、該第１の均一組成層２上にＳｉをエピタキシャル成長させた第１の歪みＳｉ層３及びＧｅ組成比が第１の均一組成層２と同じで一定のＳｉＧｅの第２の均一組成層（第２のＳｉＧｅ層）４をこの順にエピタキシャル成長してＡ板（第１の基板）Ａを形成する。なお、第１の歪みＳｉ層３の厚さを、第１の均一組成層２に対する臨界膜厚（転位が発生して格子緩和が生ずる膜厚）未満に設定する。
【００２８】
なお、上記エピタキシャル成長は、例えば減圧ＣＶＤ(Chemical Vapor Deposition)、ＭＢＥ(Molecular Beam Epitaxy)、ＧＳＭＢＥ(Gas Source MBE)又はＵＨＶ−ＣＶＤ(Ultra High Vacuum Chemical Vapor Deposition)等により行われる。
また、第１のＳｉ基板ＳＵＢ１上の上記各層における厚さ方向のＧｅ組成比を、図２のグラフに示す。
【００２９】
次に、図１の（ｂ）に示すように、上記Ａ板Ａの第２の均一組成層４上から第１の歪みＳｉ層３あるいはその近傍に水素イオンを注入する。このとき、第１の歪みＳｉ層３は、水素イオンの介在により応力が増加し、高応力層となる。
【００３０】
〔Ｂ板（第２の基板）作製工程〕
一方、鏡面研磨された第２のＳｉ基板ＳＵＢ２を洗浄した後、図３の（ａ）に示すように、該第２のＳｉ基板ＳＵＢ２上にＢＯＸ層となる第１のＳｉ酸化膜（ＳｉＯ2）５を熱酸化により形成し、Ｂ板（第２の基板）Ｂを作製する。
【００３１】
〔貼り合わせ工程〕
次に、Ａ板Ａ及びＢ板Ｂを洗浄した後、図３の（ａ）（ｂ）に示すように、Ａ板Ａの表面とＢ板Ｂの表面とを第１のＳｉ酸化膜５を介して密着させ、接合する。
【００３２】
〔剥離工程〕
そして、上記貼り合わされたＡ板Ａ及びＢ板Ｂの周縁に、図４の（ａ）に示すように、窒素の圧縮ガス又は高圧水（流体）を吹き付けて、第１の歪みＳｉ層３付近で劈開してＡ板ＡをＢ板Ｂから剥離する。このとき、Ｂ板Ｂには、図５の（ａ）に示すように、第２の均一組成層４が第１のＳｉ酸化膜５を介して転写されて、ＳＯＩ構造が形成される。すなわち、水素イオン注入で第１の歪みＳｉ層３が高応力化されているため、窒素の圧縮ガス又は高圧水が当たることにより容易にこの部分から劈開されて剥離を行うことができる。
【００３３】
さらに、図５の（ｂ）に示すように、剥離後のＢ板Ｂ表面に一部が残った第１の歪みＳｉ層３を、選択的にエッチングする等して除去する。
そして、露出した第２の均一組成層４上に、図５の（ｃ）に示すように、Ｓｉをエピタキシャル成長して第２の歪みＳｉ層６を形成することにより、本実施形態の半導体ウェーハ（半導体基板）が作製される。
【００３４】
なお、上記剥離工程で剥離させたＡ板Ａは、表面に一部が残った第１の歪みＳｉ層３のみを、選択的にエッチングする等して除去し、露出した第１の均一組成層２上に第１の歪みＳｉ層３及び第２の均一組成層４を再び形成することにより、Ａ板として再利用してもよい。
【００３５】
このように本実施形態では、水素イオン注入により高応力膜となって劈開が容易になった第１の歪みＳｉ層３でＡ板Ａを剥離するので、Ｂ板Ｂの第１のＳｉ酸化膜５上には、良質な第２の均一組成層４が転写された状態となり、Ｂ板Ｂ表面に残った第１の歪みＳｉ層３を除去し、欠陥の少ない第２の均一組成層４上にＳｉをエピタキシャル成長することで、下地層に欠陥が非常に少ないため欠陥が少ない良質な第２の歪みＳｉ層６をＳＯＩ構造上に形成することができる。
【００３６】
また、本実施形態では、接合されたＡ板Ａの周縁に窒素圧縮ガス等の流体を吹き付ける等して当てることにより、水素イオン注入で高応力化されている第１の歪みＳｉ層３から容易に剥離を行うことができる。
また、第１の歪みＳｉ層３の厚さを、第１の均一組成層２に対する臨界膜厚未満にすることにより、第１の歪みＳｉ層３に転位及び格子緩和が発生せず、第１の均一組成層２においても転位の発生が抑制される。
また、傾斜組成層１を形成しているので、ＳｉＧｅ層中の転位の発生や成長を抑制することができ、第１の均一組成層２表面の転位密度を低減することができ、良質な第１の歪みＳｉ層３及び第２の均一組成層４を得ることができる。
【００３７】
次に、本発明に係る上記実施形態の半導体基板を用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その製造プロセスと合わせて図６を参照して説明する。
【００３８】
図６は、本発明の電界効果型トランジスタの概略的な構造を示すものであって、この電界効果型トランジスタを製造するには、上記の製造工程で作製した半導体基板表面の第２の歪みＳｉ層６上にＳｉＯ2のゲート酸化膜７及びゲートポリシリコン膜８を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜８上にゲート電極（図示略）をパターニングして形成する。
【００３９】
次に、ゲート酸化膜７もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、第２の歪みＳｉ層６及び第２の均一組成層４にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成して、第２の歪みＳｉ層６がチャネル領域となるｎ型あるいはｐ型のＭＯＳＦＥＴが製造される。
【００４０】
このように作製されたＭＯＳＦＥＴでは、上記製法で作製された半導体基板の第２の歪みＳｉ層６にチャネル領域が形成されるので、良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【００４１】
次に、本発明に係る第２実施形態を、図７及び図８を参照しながら説明する。
【００４２】
第２実施形態と第１実施形態との異なる点は、第１実施形態ではＡ板Ａの表面に第２の均一組成層４を形成した状態でＢ板Ｂと接合しているのに対し、第２実施形態では、図７の（ａ）に示すように、第２の均一組成層４上にさらにＳｉ層１０を形成し、図７の（ｂ）に示すように、このＳｉ層１０を熱酸化して第２のＳｉ酸化膜１１としてＡ板Ａ’を作製する点である。そして、本実施形態では、図７の（ｃ）に示すように、第２のＳｉ酸化膜１１上から水素イオンを注入した後に、図８の（ａ）（ｂ）に示すように、第１のＳｉ酸化膜５と第２のＳｉ酸化膜１１とを互いに接触させてＡ板Ａ’とＢ板Ｂとを接合する点である。
【００４３】
すなわち、本実施形態では、第２の均一組成層４上に第２のＳｉ酸化膜１１を形成しておくことにより、図８の（ａ）に示すように、Ａ板Ａ’とＢ板Ｂとを接合させる際に、両基板表面のＳｉ酸化膜同士が密着されることになり、良好な接合を行うことができる。
【００４４】
なお、本発明の技術範囲は上記各実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記各実施形態では、Ｇｅ組成比を一定の増加率で傾斜的に増加させたＳｉＧｅの傾斜組成層を形成したが、Ｇｅ組成比を階段状に増加させた傾斜組成層又は階段状増加と一定傾斜状増加との組み合わせ、すなわち一定の増加率で組成が傾斜した層をエピタキシャル成長する工程と一定組成層をエピタキシャル成長する工程とを複数回繰り返して、Ｇｅ組成比が成膜方向に傾斜をもって階段状に変化するステップ傾斜層を傾斜組成層としても構わない。
また、例えば、上記実施形態の第２の歪みＳｉ層６の上に更にＳｉＧｅ層を備えた半導体基板も本発明に含まれる。また、第２のＳｉＧｅ層上に直接第２の歪みＳｉ層６を成膜したが、第２のＳｉＧｅ層上にさらに他のＳｉＧｅ層を成膜し、該ＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長しても構わない。
また、上記実施の形態では、注入されたイオンの濃度が第１の歪みＳｉ層３内で最大となるようイオン注入したが、第１のＳｉＧｅ層２内の前記第１の歪みＳｉ層３近傍で最大となるようにイオン注入してもよい。この場合、応力を第１のＳｉＧｅ層２と前記第１の歪みＳｉ層３との界面に集中させ、その界面付近における劈開が容易になる。また、イオン注入の方式としては、質量分離式やプラズマ方式等のどの方式を採用しても構わない。
また、上記実施形態では、Ａ板Ａの作成工程において、傾斜組成層１、第１のＳｉＧｅ層、第１の歪みＳｉ層３及び第２のＳｉＧｅ層を連続的にエピタキシャル成長したが、傾斜組成層１又は第１のＳｉＧｅ層を形成した後等に表面を研磨する工程や研磨後に他のＳｉＧｅ層をエピタキシャル成長する工程を加えても構わない。
また、上記第２実施形態では、Ａ板Ａに形成した第２のＳｉ酸化膜１１とＢ板Ｂに形成した第１のＳｉ酸化膜とを接合したが、Ａ板Ａに第２のＳｉ酸化膜１１を形成する場合、Ｂ板Ｂに第１のＳｉ酸化膜を形成しなくても構わない。
また、上記実施形態では、Ｂ板ＢやＡ板Ａの表面に一部が残った第１の歪みＳｉ層３を、選択的にエッチングする等して除去していたが、研磨や水素中でのアニール処理等で除去しても構わない。
【００４５】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体基板の製造方法によれば、イオン注入により高応力膜となって劈開が容易になった第１の歪みＳｉ層あるいはその界面で第１の基板の一部を剥離し、第２の基板上に良質な第２のＳｉＧｅ層を転写することができる。
また、本発明の半導体基板の製造方法によれば、転写されるＳｉＧｅ層の膜厚をエピタキシャル成長プロセスで高精度に制御することが可能であり、ＳＯＩ層の厚さを薄い厚さで精度良く制御することができる。また、劈開後の表面ラフネスが小さいため、劈開後の表面処理が容易である。
したがって、本発明の半導体基板によれば、絶縁膜又はＳｉ酸化膜上に良質なＳｉＧｅ層を有し、例えば歪みＳｉ層をＳｉ酸化膜上にＳｉＧｅ層を介して設けるＳＯＩ基板として好適であり、そのＳＯＩ基板のＳＯＩ層の膜厚が薄い場合、特に有効である。
【００４６】
また、本発明の歪みＳｉ層を備える半導体基板の製造方法によれば、上記発明の半導体基板の製造方法により作製された半導体基板のＳｉＧｅ層上に歪みＳｉ層を形成し、また本発明の半導体基板によれば、上記本発明の歪みＳｉ層を備える半導体基板の製造方法により作製されているので、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用の基板として好適である。
【００４７】
さらに、本発明の電界効果型トランジスタの製造方法によれば、上記歪みＳｉ層を備える半導体基板の製造方法により作製された半導体基板の歪みＳｉ層にチャネル領域を形成し、また本発明の電界効果型トランジスタによれば、上記本発明の電界効果型トランジスタの製造方法により作製されているので、良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】 本発明に係る第１実施形態において、Ａ板作製工程を模式的に示す断面図である。
【図２】 本発明に係る第１実施形態において、第１のＳｉ基板上に積層する各層の厚さ方向に対するＧｅ組成比を模式的に示すグラフである。
【図３】 本発明に係る第１実施形態において、貼り合わせ工程を模式的に示す断面図である。
【図４】 本発明に係る第１実施形態において、剥離工程を模式的に示す断面図である。
【図５】 本発明に係る第１実施形態において、剥離工程後の工程を模式的に示す断面図である。
【図６】 本発明に係る第１実施形態におけるＭＯＳＦＥＴを示す概略的な断面図である。
【図７】 本発明に係る第２実施形態において、Ａ板作製工程を模式的に示す断面図である。
【図８】 本発明に係る第２実施形態において、貼り合わせ工程を模式的に示す断面図である。
【符号の説明】
１ 傾斜組成層（傾斜組成領域）
２ 第１の均一組成層（第１のＳｉＧｅ層）
３ 第１の歪みＳｉ層
４ 第２の均一組成層（第２のＳｉＧｅ層）
５ 第１のＳｉ酸化膜
６ 第２の歪みＳｉ層
７ ゲート酸化膜
８ ゲートポリシリコン膜
１０ Ｓｉ層
１１ 第２のＳｉ酸化膜
Ａ Ａ板（第１の基板）
Ｂ Ｂ板（第２の基板）
Ｄ ドレイン領域
Ｓ ソース領域
ＳＵＢ１ 第１のＳｉ基板
ＳＵＢ２ 第２のＳｉ基板
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる半導体基板の製造方法及び電界効果型トランジスタの製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ（シリコン）基板上にＳｉＧｅ（シリコンゲルマニウム）層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより通常の１．３〜８倍程度の高速化が可能になるものである。また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
しかしながら、ＦＥＴのチャネル領域として要望される上記歪みＳｉ層をエピタキシャル成長するには、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の違いから、転位等により結晶性に問題があった。このために、従来、以下のような種々の提案が行われていた。
【０００４】
例えば、ＳｉＧｅのＧｅ組成比を一定の緩い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲルマニウム）組成比をステップ状（階段状）に変化させたバッファ層を用いる方法、Ｇｅ組成比を超格子状に変化させたバッファ層を用いる方法及びＳｉのオフカット基板を用いてＧｅ組成比を一定の傾斜で変化させたバッファ層を用いる方法等が提案されている（U.S.Patent 5,442,205、U.S.Patent 5,221,413、PCT WO98/00857、特開平6-252046号公報等）。
【０００５】
一方、絶縁膜である埋め込み酸化膜（ＢＯＸ層と呼ばれる）の上にＳｉ単結晶薄膜（ＳＯＩ層と呼ばれる）を形成したＳＯＩ(Silicon On Insulator)基板が、次世代素子用の基板として種々の開発が行われている。このＳＯＩ基板は、基板とデバイス作製層であるＳＯＩ層が電気的に分離しているため、高い絶縁耐圧が得られるもので、寄生容量が低く、耐放射性能力が大きいと共に基板バイアス効果が無い等の特徴がある。このため、高速性、低消費電力、ソフトエラーフリー等の効果が期待されている。
【０００６】
このＳＯＩ基板の作製技術として代表的なものに、いわゆる基板貼り合わせ技術とＳＩＭＯＸ(Separation by IMplanted OXygen)技術とがある。基板貼り合わせ技術は、２枚の基板の片方又は両方に酸化膜を形成しておき、酸化膜を間に２枚の基板を貼り合わせるもので、貼り合わせは、２枚の基板を機械的に密着させて熱処理すること等により行い、ＳＯＩ層は、貼り合わせた基板を研削及び研磨により鏡面加工して作製される。基板貼り合わせによるＳＯＩ膜の結晶性はバルクシリコン基板と同等であるため、欠陥等の問題が少なく、ＳＯＩ層に形成するデバイスの特性に優れている。
【０００７】
また、ＳＩＭＯＸ技術は、Ｓｉ基板に酸素をイオン注入し、高温で熱処理することにより、酸素が過飽和に含まれている領域を酸化膜に変換するもので、ＢＯＸ層上にＳｉ薄膜が残りＳＯＩが形成される技術である。
一方、基板貼り合わせ技術の新たな技術として、水素イオン剥離法（スマートカット法とも呼ばれる）という手法が開発されており、この技術は、二枚のＳｉ基板のうち酸化膜を形成した一方の上面から水素イオンを注入した後、イオン注入面を酸化膜を介して他方の基板と密着させ、その後熱処理を加えることにより基板内部に微小気泡層を形成させ、微小気泡層を劈開面として一方の基板を薄膜状に剥離し、さらに熱処理を加えて強固に結合したＳＯＩ基板とするものである（例えばU.S.Patent 5,882,987）。この技術は、基板を研削及び研磨により薄膜化する必要が無く、膜厚の均一な薄膜が容易に得ることができると共に剥離した基板の再利用が可能となるものである。
また、シリコン基板表面に多孔質Ｓｉ層及びＳｉ単結晶層を介してＳｉＯ3層を形成し、このシリコン基板をＳｉＯ2層を重ね合わせ面として支持基板に貼り合わせ、更に上記シリコン基板及び多孔質Ｓｉ層を高圧水流ではぎ取る高圧水流分離法(T.Yoneyama,US Patent,5371037,US filed:August 9.1991,US patent December 6.1994)などが知られている。
【０００８】
さらに、基板貼り合わせ技術として、ＳｉＧｅ層を介してＳｉ単結晶薄膜をエピタキシャル成長させたＳｉ基板に水素をイオン注入し、このエピタキシャル膜を酸化膜付きＳｉ基板に接合後、剥離することで薄膜ＳＯＩ基板を製造する技術が、U.S.Patent 6,033,974において提案されている。すなわち、この技術では、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた後にＳＯＩ層となるＳｉ膜をエピタキシャル成長し、ＳｉＧｅ層に水素イオン注入することで、この膜を高応力膜とする。
【０００９】
次に、この水素注入後のＳｉＧｅ層を有するＳｉ基板を、酸化膜を形成したＳｉ基板に貼り合わせた後に、基板周縁からＳｉＧｅ膜に窒素ガスを吹き付けることにより、ＳｉＧｅ層から剥離させ、表面荒さが良好なＳＯＩ基板が得られる。この技術は、多くのイオン注入が必要となるスマートカット法に比べて、イオン注入が少なくてすみ、物理的ダメージが少ないという特徴がある。
また、スマートカット法では、水素イオン注入による微小気泡層で剥離させるために剥離後の表面荒さがあまりよくないのに対し、ＳｉＧｅ層を剥離層とする上記技術では、剥離後の表面荒さが良好であるという利点がある。
【００１０】
近年、これらのＳＯＩ基板上に高速化が可能な上記歪みＳｉ層を形成した半導体基板の開発が行われている。例えば、ＳＯＩ基板の作製技術としてＳＩＭＯＸ技術と歪み緩和ＳｉＧｅ層の再成長技術とを組み合わせてＳｉＧｅ層中に埋め込み酸化膜を形成したものが提案されている（第４７回応用物理学関係連合講演会講演予稿集,p.884,30p-YK-11,（2000）等）。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、以下のような課題が残されている。
すなわち、上記ＳＩＭＯＸ技術を利用した歪みＳｉ層の形成技術では、酸素イオン注入工程及びその後のアニール工程で歪み緩和ＳｉＧｅ層に多数の欠陥が残ってしまう不都合がある。その結果、デバイス特性においてリーク電流が高くなってしまう。また、歪み緩和ＳｉＧｅ層とＢＯＸ層との界面のラフネスが大きいと共にパーティクルが多く、さらには製造コストが高いという不都合もある。
また、ＳＯＩ層の厚さを薄い厚さで精度良く制御することが難しいという難点がある。
【００１２】
本発明は、前述の課題に鑑みてなされたもので、欠陥が少ないと共にリーク電流が小さく、低コストに製造することができしかもＳＯＩ層の厚さを薄い厚さで精度よく制御できる半導体基板の製造方法及び電界効果型トランジスタの製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。
すなわち、本発明の半導体基板の製造方法は、Ｓｉ基板上に絶縁層を介してＳｉＧｅ層を備えた半導体基板の製造方法であって、
第１のＳｉ基板上に、直接又は他の層を介して第１のＳｉＧｅ層、該第１のＳｉＧｅ層上にＳｉをエピタキシャル成長させた第１の歪みＳｉ層及び第２のＳｉＧｅ層をこの順にエピタキシャル成長して第１の基板を形成する工程と、
前記第１の基板の表面上からイオンを前記第１の歪みＳｉ層あるいはその近傍に注入する工程と、
該工程後に前記第１の基板の表面と表面にＳｉ又はその酸化膜を有する第２の基板の表面とを密着させ接合する工程と、
該工程後に前記第１の歪みＳｉ層あるいはその界面で劈開して前記第１の基板の少なくとも第１のＳｉ基板から第１のＳｉＧｅ層までを含む部分を剥離する工程とを備え、
前記イオンを注入する工程は、注入されたイオンの濃度を前記第１のＳｉＧｅ層内の前記第１の歪みＳｉ層近傍で最大とすることを特徴とする。
本発明の半導体基板の製造方法は、Ｓｉ基板上に絶縁層を介してＳｉＧｅ層を備えた半導体基板の製造方法であって、
第１のＳｉ基板上に、直接又は他の層を介して第１のＳｉＧｅ層、該第１のＳｉＧｅ層上にＳｉをエピタキシャル成長させた第１の歪みＳｉ層及び第２のＳｉＧｅ層をこの順にエピタキシャル成長して第１の基板を形成する工程と、
前記第１の基板の表面上からイオンを前記第１の歪みＳｉ層あるいはその近傍に注入する工程と、
該工程後に前記第１の基板の表面と表面にＳｉ又はその酸化膜を有する第２の基板の表面とを密着させ接合する工程と、
該工程後に前記第１の歪みＳｉ層あるいはその界面で劈開して前記第１の基板の少なくとも第１のＳｉ基板から第１のＳｉＧｅ層までを含む部分を剥離する工程とを備え、
前記イオンを注入する工程は、注入されたイオンの濃度を前記第１の歪みＳｉ層内で最大とすることを特徴とする。
本発明の半導体基板の製造方法は、Ｓｉ基板上に絶縁層を介してＳｉＧｅ層を備えた半導体基板の製造方法であって、第１のＳｉ基板上に、直接又は他の層を介して第１のＳｉＧｅ層、該第１のＳｉＧｅ層上にＳｉをエピタキシャル成長させた第１の歪みＳｉ層及び第２のＳｉＧｅ層をこの順にエピタキシャル成長して第１の基板を形成する工程と、前記第１の基板の表面上からイオンを前記第１の歪みＳｉ層あるいはその近傍に注入する工程と、該工程後に前記第１の基板の表面と表面にＳｉ又はその酸化膜を有する第２の基板の表面とを密着させ接合する工程と、該工程後に前記第１の歪みＳｉ層あるいはその界面で劈開して前記第１の基板の少なくとも第１のＳｉ基板から第１のＳｉＧｅ層までを含む部分を剥離する工程とを備えることができる。
【００１４】
この半導体基板の製造方法では、まず、第１のＳｉ基板上に、直接又は他の層を介して第１のＳｉＧｅ層、該第１のＳｉＧｅ層上にＳｉをエピタキシャル成長させた第１の歪みＳｉ層及び第２のＳｉＧｅ層をこの順にエピタキシャル成長することにより、欠陥の少ない良質な第２のＳｉＧｅ層を形成しておく。次に、第１の基板の表面上からイオンを第１の歪みＳｉ層あるいはその近傍に注入することにより、その領域を高応力膜とし、この第１の基板の表面と第２の基板の表面とを密着させ接合し、さらに高応力膜となって劈開が容易になった第１の歪みＳｉ層あるいはその界面で第１の基板の少なくとも第１のＳｉ基板から第１のＳｉＧｅ層までを含む部分を剥離する。このとき、第２の基板上には、良質な第２のＳｉＧｅ層が転写された状態となる。
また、本発明の半導体基板の製造方法は、前記イオンを注入する工程は、注入されたイオンの濃度を前記第１のＳｉＧｅ層内の前記第１の歪みＳｉ層近傍で最大とする技術が採用される。すなわち、この半導体基板の製造方法では、注入されたイオンの濃度を前記第１のＳｉＧｅ層内の前記第１の歪みＳｉ層近傍で最大とすることにより、応力を前記第１のＳｉＧｅ層と前記第１の歪みＳｉ層との界面に集中させ、その界面付近における劈開が容易になる。その結果、劈開後において良好な表面ラフネスを有する表面を得ることができる。また同時に、イオン注入の影響の少ない良質な第２のＳｉＧｅ層を転写することができる。
また、本発明の半導体基板の製造方法は、前記イオンを注入する工程は、注入されたイオンの濃度を前記第１の歪みＳｉ層内で最大とする技術が採用される。すなわち、この半導体基板の製造方法では、注入されたイオンの濃度を前記第１の歪みＳｉ層近傍で最大とすることにより、応力を前記第１の歪みＳｉ層に集中させ、その層付近における劈開が容易になる。その結果、劈開後において良好な表面ラフネスを有する表面を得ることができる。また同時に、イオン注入の影響の少ない良質な第２のＳｉＧｅ層を転写することができる。
【００１５】
また、本発明の半導体基板の製造方法は、前記第１の基板を形成する工程は、前記第２のＳｉＧｅ層上に直接又はＳｉ層を介してＳｉ酸化膜を形成しておく技術が採用される。すなわち、この半導体基板の製造方法では、第２のＳｉＧｅ層上に直接又はＳｉ層を介してＳｉ酸化膜を形成しておくことにより、第１及び第２の基板を接合させる際に、Ｓｉ酸化膜が密着されることになり、良好な接合を行うことができる。
【００１６】
また、本発明の半導体基板の製造方法は、前記ＳｉＧｅ層の少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成することが好ましい。すなわち、この半導体基板の製造方法では、ＳｉＧｅ層の少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成することにより、ＳｉＧｅ層中の特に表面付近における転位の発生や成長を抑制することができ、ＳｉＧｅ層表面の転位密度を低減することができる。
【００１７】
また、本発明の半導体基板の製造方法は、前記歪みＳｉ層の厚さを、前記第１のＳｉＧｅ層に対する臨界膜厚未満にすることが好ましい。すなわち、この半導体基板の製造方法では、歪みＳｉ層の厚さを第１のＳｉＧｅ層に対する臨界膜厚（転位が発生して格子緩和が生ずる膜厚）未満にすることにより、歪みＳｉ層に転位及び格子緩和が発生せず、ＳｉＧｅ層においても転位の発生が抑制される。
【００１８】
また、本発明の半導体基板の製造方法は、前記イオンを、水素イオンとする技術が採用される。すなわち、この半導体基板の製造方法では、歪みＳｉ層あるいはその近傍に水素イオンが注入されることにより、ＳｉやＳｉＧｅ結晶の格子間に水素原子が蓄積され、応力や歪みを有効に導入することができ、接合後に容易に歪みＳｉ層あるいはその界面で劈開、剥離させることができる。また、水素は半導体基板から容易に取り除くことができ、しかも、半導体基板中に残留した水素が悪影響を及ぼすことも少ない。
【００１９】
また、本発明の半導体基板の製造方法は、前記第１の基板の一部を剥離する工程において、前記第１及び／または第２の基板の周縁に流体を当てることにより行われる技術が採用される。すなわち、この半導体基板の製造方法では、接合された基板の周縁に窒素圧縮ガス等の流体を吹き付ける等して当てることにより、水素イオン注入で高応力化されている歪みＳｉ層あるいはその界面から容易に剥離を行うことができる。
【００２０】
また、本発明の半導体基板の製造方法は、前記流体を水又は不活性ガスとすること技術が採用される。例えば、不活性ガスとしては、窒素等が用いられる。
【００２１】
本発明の半導体基板は、Ｓｉ基板上に絶縁層あるいは絶縁層及びＳｉ層を介してＳｉＧｅ層が形成された半導体基板であって、上記本発明のＳｉＧｅ層を備えた半導体基板の製造方法によって作成されたことを特徴とする。
本発明の半導体基板の製造方法は、Ｓｉ基板上に絶縁層あるいは絶縁層及びＳｉ層を介してＳｉＧｅ層を備え、さらに該ＳｉＧｅ層を介して歪みＳｉ層を備えた半導体基板の製造方法であって、上記本発明の半導体基板の製造方法により作製された半導体基板の前記ＳｉＧｅ層上に前記歪みＳｉ層を形成することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上に絶縁層あるいは絶縁層及びＳｉ層を介してＳｉＧｅ層が形成され、さらに該ＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、上記本発明の歪みＳｉ層を備えた半導体基板の製造方法により作製されたことを特徴とする。
【００２２】
上記半導体基板の製造方法では、上記発明の半導体基板の製造方法により作製された半導体基板のＳｉＧｅ層上に歪みＳｉ層を形成し、また上記半導体基板では、上記本発明の歪みＳｉ層を備える半導体基板の製造方法により作製されているので、表面状態が良好なＳｉＧｅ層上にＳｉ層が成膜され、良質な歪みＳｉ層を有するＳＯＩ構造が形成される。
【００２３】
本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、上記歪みＳｉ層を備える半導体基板の製造方法により形成された前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする。
また、本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の電界効果型トランジスタの製造方法により作製されたことを特徴とする。
【００２４】
上記電界効果型トランジスタの製造方法では、上記歪みＳｉ層を備える半導体基板の製造方法により作製された半導体基板の歪みＳｉ層にチャネル領域を形成し、上記電界効果型トランジスタでは、上記本発明の電界効果型トランジスタの製造方法により作製されているので、ＳＯＩ構造における良質な歪みＳｉ層により高特性な電界効果型トランジスタを高歩留まりで得ることができる。
【００２５】
【発明の実施の形態】
以下、本発明に係る半導体基板及び電界効果型トランジスタ並びにこれらの製造方法の第１実施形態を、図１から図６を参照しながら説明する。
【００２６】
本発明に係る半導体基板は、Ｓｉウェーハ（Ｓｉ基板）上にＳｉ酸化膜及びＳｉＧｅ層を介して歪みＳｉ層を形成したＳＯＩウェーハ（ＳＯＩ基板）であり、その構造を製造工程と併せて以下に説明する。
【００２７】
〔Ａ板（第１の基板）作製工程〕
まず、鏡面研磨された第１のＳｉ基板ＳＵＢ１を洗浄した後、この第１のＳｉ基板ＳＵＢ１をエピタキシャル成長装置内に設置して水素ベークを行う。この後、図１の（ａ）に示すように、この第１のＳｉ基板ＳＵＢ１上に、Ｇｅ組成比を漸次増加させたＳｉＧｅの傾斜組成層（傾斜組成領域）１、Ｇｅ組成比が傾斜組成層１の最終的なＧｅ組成比と同じでかつ一定のＳｉＧｅの第１の均一組成層（第１のＳｉＧｅ層）２、該第１の均一組成層２上にＳｉをエピタキシャル成長させた第１の歪みＳｉ層３及びＧｅ組成比が第１の均一組成層２と同じで一定のＳｉＧｅの第２の均一組成層（第２のＳｉＧｅ層）４をこの順にエピタキシャル成長してＡ板（第１の基板）Ａを形成する。なお、第１の歪みＳｉ層３の厚さを、第１の均一組成層２に対する臨界膜厚（転位が発生して格子緩和が生ずる膜厚）未満に設定する。
【００２８】
なお、上記エピタキシャル成長は、例えば減圧ＣＶＤ(Chemical Vapor Deposition)、ＭＢＥ(Molecular Beam Epitaxy)、ＧＳＭＢＥ(Gas Source MBE)又はＵＨＶ−ＣＶＤ(Ultra High Vacuum Chemical Vapor Deposition)等により行われる。
また、第１のＳｉ基板ＳＵＢ１上の上記各層における厚さ方向のＧｅ組成比を、図２のグラフに示す。
【００２９】
次に、図１の（ｂ）に示すように、上記Ａ板Ａの第２の均一組成層４上から第１の歪みＳｉ層３あるいはその近傍に水素イオンを注入する。このとき、第１の歪みＳｉ層３は、水素イオンの介在により応力が増加し、高応力層となる。
【００３０】
〔Ｂ板（第２の基板）作製工程〕
一方、鏡面研磨された第２のＳｉ基板ＳＵＢ２を洗浄した後、図３の（ａ）に示すように、該第２のＳｉ基板ＳＵＢ２上にＢＯＸ層となる第１のＳｉ酸化膜（ＳｉＯ2）５を熱酸化により形成し、Ｂ板（第２の基板）Ｂを作製する。
【００３１】
〔貼り合わせ工程〕
次に、Ａ板Ａ及びＢ板Ｂを洗浄した後、図３の（ａ）（ｂ）に示すように、Ａ板Ａの表面とＢ板Ｂの表面とを第１のＳｉ酸化膜５を介して密着させ、接合する。
【００３２】
〔剥離工程〕
そして、上記貼り合わされたＡ板Ａ及びＢ板Ｂの周縁に、図４の（ａ）に示すように、窒素の圧縮ガス又は高圧水（流体）を吹き付けて、第１の歪みＳｉ層３付近で劈開してＡ板ＡをＢ板Ｂから剥離する。このとき、Ｂ板Ｂには、図５の（ａ）に示すように、第２の均一組成層４が第１のＳｉ酸化膜５を介して転写されて、ＳＯＩ構造が形成される。すなわち、水素イオン注入で第１の歪みＳｉ層３が高応力化されているため、窒素の圧縮ガス又は高圧水が当たることにより容易にこの部分から劈開されて剥離を行うことができる。
【００３３】
さらに、図５の（ｂ）に示すように、剥離後のＢ板Ｂ表面に一部が残った第１の歪みＳｉ層３を、選択的にエッチングする等して除去する。
そして、露出した第２の均一組成層４上に、図５の（ｃ）に示すように、Ｓｉをエピタキシャル成長して第２の歪みＳｉ層６を形成することにより、本実施形態の半導体ウェーハ（半導体基板）が作製される。
【００３４】
なお、上記剥離工程で剥離させたＡ板Ａは、表面に一部が残った第１の歪みＳｉ層３のみを、選択的にエッチングする等して除去し、露出した第１の均一組成層２上に第１の歪みＳｉ層３及び第２の均一組成層４を再び形成することにより、Ａ板として再利用してもよい。
【００３５】
このように本実施形態では、水素イオン注入により高応力膜となって劈開が容易になった第１の歪みＳｉ層３でＡ板Ａを剥離するので、Ｂ板Ｂの第１のＳｉ酸化膜５上には、良質な第２の均一組成層４が転写された状態となり、Ｂ板Ｂ表面に残った第１の歪みＳｉ層３を除去し、欠陥の少ない第２の均一組成層４上にＳｉをエピタキシャル成長することで、下地層に欠陥が非常に少ないため欠陥が少ない良質な第２の歪みＳｉ層６をＳＯＩ構造上に形成することができる。
【００３６】
また、本実施形態では、接合されたＡ板Ａの周縁に窒素圧縮ガス等の流体を吹き付ける等して当てることにより、水素イオン注入で高応力化されている第１の歪みＳｉ層３から容易に剥離を行うことができる。
また、第１の歪みＳｉ層３の厚さを、第１の均一組成層２に対する臨界膜厚未満にすることにより、第１の歪みＳｉ層３に転位及び格子緩和が発生せず、第１の均一組成層２においても転位の発生が抑制される。
また、傾斜組成層１を形成しているので、ＳｉＧｅ層中の転位の発生や成長を抑制することができ、第１の均一組成層２表面の転位密度を低減することができ、良質な第１の歪みＳｉ層３及び第２の均一組成層４を得ることができる。
【００３７】
次に、本発明に係る上記実施形態の半導体基板を用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その製造プロセスと合わせて図６を参照して説明する。
【００３８】
図６は、本発明の電界効果型トランジスタの概略的な構造を示すものであって、この電界効果型トランジスタを製造するには、上記の製造工程で作製した半導体基板表面の第２の歪みＳｉ層６上にＳｉＯ2のゲート酸化膜７及びゲートポリシリコン膜８を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜８上にゲート電極（図示略）をパターニングして形成する。
【００３９】
次に、ゲート酸化膜７もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、第２の歪みＳｉ層６及び第２の均一組成層４にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成して、第２の歪みＳｉ層６がチャネル領域となるｎ型あるいはｐ型のＭＯＳＦＥＴが製造される。
【００４０】
このように作製されたＭＯＳＦＥＴでは、上記製法で作製された半導体基板の第２の歪みＳｉ層６にチャネル領域が形成されるので、良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【００４１】
次に、本発明に係る第２実施形態を、図７及び図８を参照しながら説明する。
【００４２】
第２実施形態と第１実施形態との異なる点は、第１実施形態ではＡ板Ａの表面に第２の均一組成層４を形成した状態でＢ板Ｂと接合しているのに対し、第２実施形態では、図７の（ａ）に示すように、第２の均一組成層４上にさらにＳｉ層１０を形成し、図７の（ｂ）に示すように、このＳｉ層１０を熱酸化して第２のＳｉ酸化膜１１としてＡ板Ａ’を作製する点である。そして、本実施形態では、図７の（ｃ）に示すように、第２のＳｉ酸化膜１１上から水素イオンを注入した後に、図８の（ａ）（ｂ）に示すように、第１のＳｉ酸化膜５と第２のＳｉ酸化膜１１とを互いに接触させてＡ板Ａ’とＢ板Ｂとを接合する点である。
【００４３】
すなわち、本実施形態では、第２の均一組成層４上に第２のＳｉ酸化膜１１を形成しておくことにより、図８の（ａ）に示すように、Ａ板Ａ’とＢ板Ｂとを接合させる際に、両基板表面のＳｉ酸化膜同士が密着されることになり、良好な接合を行うことができる。
【００４４】
なお、本発明の技術範囲は上記各実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記各実施形態では、Ｇｅ組成比を一定の増加率で傾斜的に増加させたＳｉＧｅの傾斜組成層を形成したが、Ｇｅ組成比を階段状に増加させた傾斜組成層又は階段状増加と一定傾斜状増加との組み合わせ、すなわち一定の増加率で組成が傾斜した層をエピタキシャル成長する工程と一定組成層をエピタキシャル成長する工程とを複数回繰り返して、Ｇｅ組成比が成膜方向に傾斜をもって階段状に変化するステップ傾斜層を傾斜組成層としても構わない。
また、例えば、上記実施形態の第２の歪みＳｉ層６の上に更にＳｉＧｅ層を備えた半導体基板も本発明に含まれる。また、第２のＳｉＧｅ層上に直接第２の歪みＳｉ層６を成膜したが、第２のＳｉＧｅ層上にさらに他のＳｉＧｅ層を成膜し、該ＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長しても構わない。
また、上記実施の形態では、注入されたイオンの濃度が第１の歪みＳｉ層３内で最大となるようイオン注入したが、第１のＳｉＧｅ層２内の前記第１の歪みＳｉ層３近傍で最大となるようにイオン注入してもよい。この場合、応力を第１のＳｉＧｅ層２と前記第１の歪みＳｉ層３との界面に集中させ、その界面付近における劈開が容易になる。また、イオン注入の方式としては、質量分離式やプラズマ方式等のどの方式を採用しても構わない。
また、上記実施形態では、Ａ板Ａの作成工程において、傾斜組成層１、第１のＳｉＧｅ層、第１の歪みＳｉ層３及び第２のＳｉＧｅ層を連続的にエピタキシャル成長したが、傾斜組成層１又は第１のＳｉＧｅ層を形成した後等に表面を研磨する工程や研磨後に他のＳｉＧｅ層をエピタキシャル成長する工程を加えても構わない。
また、上記第２実施形態では、Ａ板Ａに形成した第２のＳｉ酸化膜１１とＢ板Ｂに形成した第１のＳｉ酸化膜とを接合したが、Ａ板Ａに第２のＳｉ酸化膜１１を形成する場合、Ｂ板Ｂに第１のＳｉ酸化膜を形成しなくても構わない。
また、上記実施形態では、Ｂ板ＢやＡ板Ａの表面に一部が残った第１の歪みＳｉ層３を、選択的にエッチングする等して除去していたが、研磨や水素中でのアニール処理等で除去しても構わない。
【００４５】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体基板の製造方法によれば、イオン注入により高応力膜となって劈開が容易になった第１の歪みＳｉ層あるいはその界面で第１の基板の一部を剥離し、第２の基板上に良質な第２のＳｉＧｅ層を転写することができる。
また、本発明の半導体基板の製造方法によれば、転写されるＳｉＧｅ層の膜厚をエピタキシャル成長プロセスで高精度に制御することが可能であり、ＳＯＩ層の厚さを薄い厚さで精度良く制御することができる。また、劈開後の表面ラフネスが小さいため、劈開後の表面処理が容易である。
したがって、本発明の半導体基板によれば、絶縁膜又はＳｉ酸化膜上に良質なＳｉＧｅ層を有し、例えば歪みＳｉ層をＳｉ酸化膜上にＳｉＧｅ層を介して設けるＳＯＩ基板として好適であり、そのＳＯＩ基板のＳＯＩ層の膜厚が薄い場合、特に有効である。
【００４６】
また、本発明の歪みＳｉ層を備える半導体基板の製造方法によれば、上記発明の半導体基板の製造方法により作製された半導体基板のＳｉＧｅ層上に歪みＳｉ層を形成し、また本発明の半導体基板によれば、上記本発明の歪みＳｉ層を備える半導体基板の製造方法により作製されているので、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用の基板として好適である。
【００４７】
さらに、本発明の電界効果型トランジスタの製造方法によれば、上記歪みＳｉ層を備える半導体基板の製造方法により作製された半導体基板の歪みＳｉ層にチャネル領域を形成し、また本発明の電界効果型トランジスタによれば、上記本発明の電界効果型トランジスタの製造方法により作製されているので、良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】 本発明に係る第１実施形態において、Ａ板作製工程を模式的に示す断面図である。
【図２】 本発明に係る第１実施形態において、第１のＳｉ基板上に積層する各層の厚さ方向に対するＧｅ組成比を模式的に示すグラフである。
【図３】 本発明に係る第１実施形態において、貼り合わせ工程を模式的に示す断面図である。
【図４】 本発明に係る第１実施形態において、剥離工程を模式的に示す断面図である。
【図５】 本発明に係る第１実施形態において、剥離工程後の工程を模式的に示す断面図である。
【図６】 本発明に係る第１実施形態におけるＭＯＳＦＥＴを示す概略的な断面図である。
【図７】 本発明に係る第２実施形態において、Ａ板作製工程を模式的に示す断面図である。
【図８】 本発明に係る第２実施形態において、貼り合わせ工程を模式的に示す断面図である。
【符号の説明】
１ 傾斜組成層（傾斜組成領域）
２ 第１の均一組成層（第１のＳｉＧｅ層）
３ 第１の歪みＳｉ層
４ 第２の均一組成層（第２のＳｉＧｅ層）
５ 第１のＳｉ酸化膜
６ 第２の歪みＳｉ層
７ ゲート酸化膜
８ ゲートポリシリコン膜
１０ Ｓｉ層
１１ 第２のＳｉ酸化膜
Ａ Ａ板（第１の基板）
Ｂ Ｂ板（第２の基板）
Ｄ ドレイン領域
Ｓ ソース領域
ＳＵＢ１ 第１のＳｉ基板
ＳＵＢ２ 第２のＳｉ基板
Claims (10)
- Ｓｉ基板上に絶縁層を介してＳｉＧｅ層を備えた半導体基板の製造方法であって、
第１のＳｉ基板上に、直接又は他の層を介して第１のＳｉＧｅ層、該第１のＳｉＧｅ層上にＳｉをエピタキシャル成長させた第１の歪みＳｉ層及び第２のＳｉＧｅ層をこの順にエピタキシャル成長して第１の基板を形成する工程と、
前記第１の基板の表面上からイオンを前記第１の歪みＳｉ層あるいはその近傍に注入する工程と、
該工程後に前記第１の基板の表面と表面にＳｉ又はその酸化膜を有する第２の基板の表面とを密着させ接合する工程と、
該工程後に前記第１の歪みＳｉ層あるいはその界面で劈開して前記第１の基板の少なくとも第１のＳｉ基板から第１のＳｉＧｅ層までを含む部分を剥離する工程とを備え、
前記イオンを注入する工程は、注入されたイオンの濃度を前記第１のＳｉＧｅ層内の前記第１の歪みＳｉ層近傍で最大とすることを特徴とする半導体基板の製造方法。 - Ｓｉ基板上に絶縁層を介してＳｉＧｅ層を備えた半導体基板の製造方法であって、
第１のＳｉ基板上に、直接又は他の層を介して第１のＳｉＧｅ層、該第１のＳｉＧｅ層上にＳｉをエピタキシャル成長させた第１の歪みＳｉ層及び第２のＳｉＧｅ層をこの順にエピタキシャル成長して第１の基板を形成する工程と、
前記第１の基板の表面上からイオンを前記第１の歪みＳｉ層あるいはその近傍に注入する工程と、
該工程後に前記第１の基板の表面と表面にＳｉ又はその酸化膜を有する第２の基板の表面とを密着させ接合する工程と、
該工程後に前記第１の歪みＳｉ層あるいはその界面で劈開して前記第１の基板の少なくとも第１のＳｉ基板から第１のＳｉＧｅ層までを含む部分を剥離する工程とを備え、
前記イオンを注入する工程は、注入されたイオンの濃度を前記第１の歪みＳｉ層内で最大とすることを特徴とする半導体基板の製造方法。 - 請求項１または２に記載の半導体基板の製造方法において、
前記第１の基板を形成する工程は、前記第２のＳｉＧｅ層上に直接又はＳｉ層を介してＳｉ酸化膜を形成しておくことを特徴とする半導体基板の製造方法。 - 請求項１から３のいずれかに記載の半導体基板の製造方法において、
前記第１のＳｉＧｅ層の少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成することを特徴とする半導体基板の製造方法。 - 請求項１から４のいずれかに記載の半導体基板の製造方法において、
前記歪みＳｉ層の厚さを、前記第１のＳｉＧｅ層に対する臨界膜厚未満にすることを特徴とする半導体基板の製造方法。 - 請求項１から５のいずれかに記載の半導体基板の製造方法において、
前記イオンを、水素イオンとすることを特徴とする半導体基板の製造方法。 - 請求項１から６のいずれかに記載の半導体基板の製造方法において、
前記第１の基板の一部を剥離する工程は、前記第１及び／または第２の基板の周縁に流体を当てることにより行われることを特徴とする半導体基板の製造方法。 - 請求項７に記載の半導体基板の製造方法において、
前記流体を、水又は不活性ガスとすることを特徴とする半導体基板の製造方法。 - Ｓｉ基板上に絶縁層あるいは絶縁層及びＳｉ層を介してＳｉＧｅ層を備え、さらに該ＳｉＧｅ層を介して歪みＳｉ層を備えた半導体基板の製造方法であって、
請求項１から９のいずれかに記載の半導体基板の製造方法により作製された半導体基板の前記ＳｉＧｅ層上に前記歪みＳｉ層を形成することを特徴とする半導体基板の製造方法。 - ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、
請求項９に記載の半導体基板の製造方法により形成された前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001200121A JP4296726B2 (ja) | 2001-06-29 | 2001-06-29 | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001200121A JP4296726B2 (ja) | 2001-06-29 | 2001-06-29 | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003017671A JP2003017671A (ja) | 2003-01-17 |
| JP4296726B2 true JP4296726B2 (ja) | 2009-07-15 |
Family
ID=19037298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001200121A Expired - Fee Related JP4296726B2 (ja) | 2001-06-29 | 2001-06-29 | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4296726B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1532676A2 (en) * | 2002-08-26 | 2005-05-25 | S.O.I.Tec Silicon on Insulator Technologies | Mechanical recycling of a wafer comprising a buffer layer, after having taken a layer therefrom |
| FR2843826B1 (fr) * | 2002-08-26 | 2006-12-22 | Recyclage d'une plaquette comprenant une couche tampon, apres y avoir preleve une couche mince | |
| US6730576B1 (en) * | 2002-12-31 | 2004-05-04 | Advanced Micro Devices, Inc. | Method of forming a thick strained silicon layer and semiconductor structures incorporating a thick strained silicon layer |
| US7067430B2 (en) * | 2003-09-30 | 2006-06-27 | Sharp Laboratories Of America, Inc. | Method of making relaxed silicon-germanium on insulator via layer transfer with stress reduction |
| JP4604637B2 (ja) * | 2004-10-07 | 2011-01-05 | ソニー株式会社 | 半導体装置および半導体装置の製造方法 |
| JP4617820B2 (ja) * | 2004-10-20 | 2011-01-26 | 信越半導体株式会社 | 半導体ウェーハの製造方法 |
| EP1928020B1 (en) * | 2006-11-30 | 2020-04-22 | Soitec | Method of manufacturing a semiconductor heterostructure |
| EP1933384B1 (en) * | 2006-12-15 | 2013-02-13 | Soitec | Semiconductor heterostructure |
| US8048754B2 (en) | 2008-09-29 | 2011-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate and method for manufacturing single crystal semiconductor layer |
| JP5611571B2 (ja) | 2008-11-27 | 2014-10-22 | 株式会社半導体エネルギー研究所 | 半導体基板の作製方法及び半導体装置の作製方法 |
| US7935612B1 (en) * | 2010-02-05 | 2011-05-03 | International Business Machines Corporation | Layer transfer using boron-doped SiGe layer |
| JP5755931B2 (ja) | 2010-04-28 | 2015-07-29 | 株式会社半導体エネルギー研究所 | 半導体膜の作製方法、電極の作製方法、２次電池の作製方法、および太陽電池の作製方法 |
-
2001
- 2001-06-29 JP JP2001200121A patent/JP4296726B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2003017671A (ja) | 2003-01-17 |
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| A977 | Report on retrieval |
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| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
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