JP2003008022A - 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 - Google Patents

半導体基板及び電界効果型トランジスタ並びにこれらの製造方法

Info

Publication number
JP2003008022A
JP2003008022A JP2001186768A JP2001186768A JP2003008022A JP 2003008022 A JP2003008022 A JP 2003008022A JP 2001186768 A JP2001186768 A JP 2001186768A JP 2001186768 A JP2001186768 A JP 2001186768A JP 2003008022 A JP2003008022 A JP 2003008022A
Authority
JP
Japan
Prior art keywords
layer
substrate
semiconductor substrate
manufacturing
strained
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001186768A
Other languages
English (en)
Inventor
Kazuki Mizushima
一樹 水嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Materials Silicon Corp
Mitsubishi Materials Corp
Original Assignee
Mitsubishi Materials Silicon Corp
Mitsubishi Materials Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Materials Silicon Corp, Mitsubishi Materials Corp filed Critical Mitsubishi Materials Silicon Corp
Priority to JP2001186768A priority Critical patent/JP2003008022A/ja
Publication of JP2003008022A publication Critical patent/JP2003008022A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】 【課題】 半導体基板及び電界効果型トランジスタ並び
にこれらの製造方法において、ＳＯＩ構造上に貫通転位
密度が低く、表面ラフネスが低いＳｉＧｅ層を有するこ
と。 【解決手段】 Ｓｉ基板１ａ上に絶縁層１ｂ及び該絶縁
層上にＳｉ層１ｃを備えたＳＯＩ基板１と、該ＳＯＩ基
板における前記Ｓｉ層上のＳｉＧｅ層２，３とを備え、
該ＳｉＧｅ層は、少なくとも一部にＧｅ組成比を表面に
向けて漸次増加させた傾斜組成領域２を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高速ＭＯＳＦＥＴ
等に用いられる半導体基板及び電界効果型トランジスタ
並びにこれらの製造方法に関する。
【０００２】
【従来の技術】近年、Ｓｉ（シリコン）基板上にＳｉＧ
ｅ（シリコンゲルマニウム）層を介してエピタキシャル
成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯ
ＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。
この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大
きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、その
ためＳｉのバンド構造が変化して縮退が解けてキャリア
移動度が高まる。したがって、この歪みＳｉ層をチャネ
ル領域として用いることにより通常の１．３〜８倍程度
の高速化が可能になるものである。また、プロセスとし
てＣＺ法による通常のＳｉ基板を基板として使用でき、
従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするも
のである。
【０００３】しかしながら、ＦＥＴのチャネル領域とし
て要望される上記歪みＳｉ層をエピタキシャル成長する
には、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル
成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の
違いから、転位等により結晶性に問題があった。このた
めに、従来、以下のような種々の提案が行われていた。
【０００４】例えば、ＳｉＧｅのＧｅ組成比を一定の緩
い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲ
ルマニウム）組成比をステップ状（階段状）に変化させ
たバッファ層を用いる方法、Ｇｅ組成比を超格子状に変
化させたバッファ層を用いる方法及びＳｉのオフカット
基板を用いてＧｅ組成比を一定の傾斜で変化させたバッ
ファ層を用いる方法等が提案されている（U.S.Patent
5,442,205、U.S.Patent5,221,413、PCT WO98/00857、特
開平6-252046号公報等）。
【０００５】一方、絶縁膜である埋め込み酸化膜（ＢＯ
Ｘ層と呼ばれる）の上にＳｉ単結晶薄膜（ＳＯＩ層と呼
ばれる）を形成したＳＯＩ(Silicon On Insulator)基板
が、次世代素子用の基板として種々の開発が行われてい
る。このＳＯＩ基板は、基板とデバイス作製層であるＳ
ＯＩ層が電気的に分離しているため、高い絶縁耐圧が得
られるもので、寄生容量が低く、耐放射性能力が大きい
と共に基板バイアス効果が無い等の特徴がある。このた
め、高速性、低消費電力、ソフトエラーフリー等の効果
が期待されている。
【０００６】このＳＯＩ基板の作製技術として代表的な
ものに、いわゆる基板貼り合わせ技術とＳＩＭＯＸ(Sep
aration by IMplanted OXygen)法による技術とがある。
基板貼り合わせ技術は、２枚の基板の片方又は両方に酸
化膜を形成しておき、酸化膜を間に２枚の基板を貼り合
わせるもので、貼り合わせは、２枚の基板を機械的に密
着させて熱処理すること等により行い、ＳＯＩ層は、貼
り合わせた基板を研削及び研磨により鏡面加工して作製
される。基板貼り合わせによるＳＯＩ膜の結晶性はバル
クシリコン基板と同等であるため、欠陥等の問題が少な
く、ＳＯＩ層に形成するデバイスの特性に優れている。
一方、ＳＩＭＯＸ法による技術は、Ｓｉウェーハに酸素
をイオン注入し、高温で熱処理することにより、酸素が
過飽和に含まれている領域を酸化膜に変換するもので、
ＢＯＸ層上にＳｉ薄膜が残りＳＯＩが形成される技術で
ある。
【０００７】また、基板貼り合わせ技術の新たな技術と
して、水素イオン剥離法（スマートカット法とも呼ばれ
る）という手法が開発されており、この技術は、二枚の
Ｓｉ基板のうち酸化膜を形成した一方の上面から水素イ
オンを注入した後、イオン注入面を酸化膜を介して他方
の基板と密着させ、その後熱処理を加えることにより基
板内部に微小気泡層を形成させ、微小気泡層を劈開面と
して一方の基板を薄膜状に剥離し、さらに熱処理を加え
て強固に結合したＳＯＩ基板とするものである（例え
ば、U.S.Patent 5,882,987）。この技術は、基板を研削
及び研磨により薄膜化する必要が無く、膜厚の均一な薄
膜が容易に得ることができると共に剥離した基板の再利
用が可能となるものである。
【０００８】また、シリコン基板表面に多孔質Ｓｉ層及
びＳｉ単結晶層を介してＳｉＯ2層を形成し、このシリ
コン基板をＳｉＯ2層を重ね合わせ面として支持基板に
貼り合わせ、更に上記シリコン基板及び多孔質Ｓｉ層を
高圧水流ではぎ取る高圧水流分離法(T.Yoneyama,US Pat
ent,5371037,US filed:August 9.1991,US patent Decem
ber 6.1994)による技術などが知られている。
【０００９】近年、これらのＳＯＩ基板上に高速化が可
能な上記歪みＳｉ層を形成した半導体基板の開発が行わ
れている。例えば、ＳＯＩ基板の作製技術としてＳＩＭ
ＯＸ技術と歪み緩和ＳｉＧｅ層の再成長技術とを組み合
わせてＳｉＧｅ層中に埋め込み酸化膜を形成したものが
提案されている（第４７回応用物理学関係連合講演会講
演予稿集,p.884,30p-YK-11等）。また、ＳＩＭＯＸ基板
上にＳｉＧｅ層をエピタキシャル成長し、その上に歪み
Ｓｉ層を形成する技術が提案されている（A.R.Powell,
S.S.lyer,and F.K.LeGoues,Appl.Phys.Lett.64,1856(19
94)）。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来の技術では、以下のような課題が残されている。すな
わち、上記従来の技術では、ＳｉＧｅ層を形成したウェ
ーハの表面ラフネスが大きいと共に、表面の貫通転位密
度がまだ高く、トランジスタの動作不良を防ぐために貫
通転位の低減がさらに要望されている。
【００１１】本発明は、前述の課題に鑑みてなされたも
ので、貫通転位密度が低く、表面ラフネスが小さなＳｉ
Ｇｅ層を有する半導体基板、さらに歪みＳｉ層を備えた
半導体基板及び電界効果型トランジスタ並びにこれらの
製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、前記課題を解
決するために以下の構成を採用した。すなわち、本発明
の半導体基板は、Ｓｉ基板上に絶縁層及び該絶縁層上に
Ｓｉ層を備えたＳＯＩ基板と、該ＳＯＩ基板における前
記Ｓｉ層上のＳｉＧｅ層とを備え、該ＳｉＧｅ層は、少
なくとも一部にＧｅ組成比を表面に向けて漸次増加させ
た傾斜組成領域を有することを特徴とする。また、本発
明の半導体基板の製造方法は、Ｓｉ基板上に絶縁層及び
該絶縁層上にＳｉ層を備えたＳＯＩ基板上にＳｉＧｅ層
を形成した半導体基板の製造方法であって、前記ＳｉＧ
ｅ層を形成する際に、少なくとも一部にＧｅ組成比を表
面に向けて漸次増加させた傾斜組成領域を形成すること
を特徴とする。また、本発明の半導体基板は、Ｓｉ基板
上に絶縁層及び該絶縁層上にＳｉ層を備えたＳＯＩ基板
上にＳｉＧｅ層が形成された半導体基板であって、上記
本発明の半導体基板の製造方法により作製されたことを
特徴とする。
【００１３】これらの半導体基板及び半導体基板の製造
方法では、ＳＯＩ基板におけるＳｉ層上のＳｉＧｅ層
に、少なくとも一部にＧｅ組成比を表面に向けて漸次増
加させた傾斜組成領域が形成されるので、傾斜組成領域
においてＧｅ組成比が漸次増えるために、ＳｉＧｅ層中
の特に表面側で転位の密度を抑制することができると共
に、転位をＳＯＩ基板の絶縁層と活性層（Ｓｉ層）との
界面付近及び基板の活性層に集中的に発生させることで
ＳｉＧｅ層の転位密度を低減させることができ、表面ラ
フネスも小さくなる。
【００１４】本発明の半導体基板は、前記ＳＯＩ基板
が、ＳＩＭＯＸ法で作製された基板であることが好まし
い。また、本発明の半導体基板の製造方法は、前記ＳＯ
Ｉ基板を、ＳＩＭＯＸ法で作製された基板とすることが
好ましい。
【００１５】これらの半導体基板及び半導体基板の製造
方法では、ＳＯＩ基板をＳＩＭＯＸ法で作製された基板
とすることにより、絶縁層とＳｉ層との界面やＳｉ層内
に欠陥が多く、該界面や該Ｓｉ層内に転位がより集中し
やすく、ＳｉＧｅ層の転位密度をより低減させることが
できる。
【００１６】本発明の半導体基板は、前記ＳＯＩ基板
が、前記絶縁層に複数のピンホールを有する基板である
ことが好ましい。また、本発明の半導体基板の製造方法
は、前記ＳＯＩ基板を、前記絶縁層に複数のピンホール
を有する基板とすることが好ましい。
【００１７】これらの半導体基板及び半導体基板の製造
方法では、ＳＯＩ基板を、絶縁層に複数のピンホールを
有する基板とすることにより、絶縁層とＳｉ層との界面
にさらに欠陥が多く存在し、当該界面により多くの転位
が生じやすくなり、さらにＳｉＧｅ層の転位密度を低減
させることができる。
【００１８】本発明の半導体基板は、前記ＳｉＧｅ層上
に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層
を備えていることを特徴とする。また、本発明の半導体
基板の製造方法は、前記ＳｉＧｅ層上に直接又は他のＳ
ｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長する
ことを特徴とする。また、本発明の半導体基板は、Ｓｉ
基板上に絶縁層及び該絶縁層上にＳｉ層を備えたＳＯＩ
基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半
導体基板であって、上記歪みＳｉ層をエピタキシャル成
長する本発明の半導体基板の製造方法により作製された
ことを特徴とする。
【００１９】これらの半導体基板及び半導体基板の製造
方法では、前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層
を介して歪みＳｉ層が配されるので、ＳＯＩ構造におい
て表面状態が良好なＳｉＧｅ層上にＳｉ層が成膜され、
良質な歪みＳｉ層を有することができる。
【００２０】本発明の電界効果型トランジスタは、Ｓｉ
Ｇｅ層上の歪みＳｉ層にチャネル領域を有する電界効果
型トランジスタであって、上記本発明の半導体基板の前
記歪みＳｉ層に前記チャネル領域を有することを特徴と
する。また、本発明の電界効果型トランジスタは、Ｓｉ
Ｇｅ層上にエピタキシャル成長された歪みＳｉ層にチャ
ネル領域が形成される電界効果型トランジスタの製造方
法であって、上記歪みＳｉ層をエピタキシャル成長する
本発明の半導体基板の製造方法により作製された半導体
基板の前記歪みＳｉ層に前記チャネル領域を形成するこ
とを特徴とする。また、本発明の電界効果型トランジス
タは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳ
ｉ層にチャネル領域が形成される電界効果型トランジス
タであって、上記本発明の電界効果型トランジスタの製
造方法により作製されたことを特徴とする。
【００２１】これらの電界効果型トランジスタ及び電界
効果型トランジスタの製造方法では、上記本発明の半導
体基板又は上記本発明の半導体基板の製造方法により作
製された半導体基板の前記歪みＳｉ層にチャネル領域を
有するので、ＳＯＩ構造を有し、表面状態が良好なＳｉ
Ｇｅ層上の良質な歪みＳｉ層により高特性な電界効果型
トランジスタを高歩留まりで得ることができる。
【００２２】
【発明の実施の形態】以下、本発明に係る半導体基板及
び電界効果型トランジスタ並びにこれらの製造方法の一
実施形態を、図１から図３を参照しながら説明する。
【００２３】本発明に係る半導体基板は、Ｓｉ基板上に
Ｓｉ酸化膜を介してＳｉＧｅ層を備えた基板及び該基板
のＳｉＧｅ層上に歪みＳｉ層を形成したＳＯＩ基板であ
る。図１は、本発明の半導体ウェーハ（半導体基板）Ｗ
０及び歪みＳｉ層を備えた半導体ウェーハ（半導体基
板）Ｗの断面構造を示すものであり、この半導体ウェー
ハＷ０及び歪みＳｉ層を備えた半導体ウェーハＷの構造
をその製造プロセスと合わせて説明すると、まず、図１
及び図２に示すように、後述するＳＯＩ基板１上に、Ｇ
ｅ組成比ｘが０から０．３まで成膜方向に（表面に向け
て）傾斜をもって漸次増加する傾斜組成層（傾斜組成領
域）である第１のＳｉＧｅ層２を減圧ＣＶＤ法によりエ
ピタキシャル成長する。なお、上記減圧ＣＶＤ法による
成膜は、キャリアガスとしてＨ2を用い、ソースガスと
してＳｉＨ4及びＧｅＨ4を用いている。
【００２４】次に、第１のＳｉＧｅ層２上に該第１のＳ
ｉＧｅ層２の最終的なＧｅ組成比（０．３）で一定組成
層かつ緩和層である第２のＳｉＧｅ層３をエピタキシャ
ル成長し、半導体ウェーハＷ０を製作する。これらの第
１のＳｉＧｅ層２及び第２のＳｉＧｅ層３は、歪みＳｉ
層を成膜するためのＳｉＧｅ層として機能する。
【００２５】上記ＳＯＩ基板１としては、ＳＩＭＯＸ法
により作製された基板を用いている。すなわち、Ｓｉ基
板１ａに酸素をイオン注入し、高温で熱処理することに
より、酸素が過飽和に含まれている領域を酸化膜のＢＯ
Ｘ層（絶縁層）１ｂに変換するもので、ＢＯＸ層１ｂ上
にＳｉ薄膜のＳｉ層１ｃが残ってＳＯＩ構造を有するも
のである。すなわち、ＳＯＩ基板１は、Ｓｉ基板１ａ上
にＢＯＸ層１ｂ及びＳｉ層１ｃがこの順に備わっている
ことになる。
【００２６】本実施形態では、ＳＯＩ基板１におけるＳ
ｉ層１ｃ上のＳｉＧｅ層において、Ｇｅ組成比を表面に
向けて漸次増加させた傾斜組成領域として第１のＳｉＧ
ｅ層２が形成されるので、転位をＳＯＩ基板１のＢＯＸ
層１ｂとＳｉ層１ｃとの界面付近及び基板のＳｉ層１ｃ
に集中的に発生させることでＳｉＧｅ層の転位密度を低
減させることができ、表面ラフネスも小さくなる。特
に、ＳＯＩ基板１がＳＩＭＯＸ法により作製された基板
であるので、ＢＯＸ層１ｂとＳｉ層１ｃとの界面やＳｉ
層内に欠陥が多く、該界面や該Ｓｉ層内に転位がより集
中しやすく、ＳｉＧｅ層の転位密度をより低減させるこ
とができる。
【００２７】次に、本発明に係る上記実施形態の半導体
基板を用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）
を、その製造プロセスと合わせて図３を参照して説明す
る。
【００２８】図３は、本発明の電界効果型トランジスタ
の概略的な構造を示すものであって、この電界効果型ト
ランジスタを製造するには、上記の製造工程で作製した
歪みＳｉ層を備えた半導体ウェーハＷ表面の歪みＳｉ層
４上にＳｉＯ2のゲート酸化膜５及びゲートポリシリコ
ン膜６を順次堆積する。そして、チャネル領域となる部
分上のゲートポリシリコン膜６上にゲート電極（図示
略）をパターニングして形成する。
【００２９】次に、ゲート酸化膜５もパターニングして
ゲート電極下以外の部分を除去する。さらに、ゲート電
極をマスクに用いたイオン注入により、歪みＳｉ層４及
び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域
Ｓ及びドレイン領域Ｄを自己整合的に形成する。この
後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及
びドレイン電極（図示略）をそれぞれ形成して、歪みＳ
ｉ層４がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦ
ＥＴが製造される。
【００３０】このように作製されたＭＯＳＦＥＴでは、
上記製法で作製された歪みＳｉ層を備えた半導体ウェー
ハＷ上の歪みＳｉ層４にチャネル領域が形成されるの
で、良質な歪みＳｉ層４により動作特性に優れたＭＯＳ
ＦＥＴを高歩留まりで得ることができる。
【００３１】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。
【００３２】例えば、上記実施形態では、ＳＯＩ基板と
してＳＩＭＯＸ法により作製された基板を用いたが、他
の製法により作製されたＳＯＩ基板、例えば上述した貼
り合わせ技術やスマートカット法の技術等により作製し
た基板を用いても構わない。また、ＳＯＩ基板として、
絶縁層（ＢＯＸ層）が複数のピンホールを有する基板で
あっても構わない。この場合、絶縁層とＳｉ層との界面
にさらに欠陥が多く存在し、当該界面により多くの転位
が生じやすくなり、さらにＳｉＧｅ層の転位密度を低減
させることができる。
【００３３】また、上記実施形態の歪みＳｉ層を備えた
半導体ウェーハＷの歪みＳｉ層上に、さらにＳｉＧｅ層
を備えた半導体ウェーハも本発明に含まれる。また、第
２のＳｉＧｅ層上に直接歪みＳｉ層を成膜したが、第２
のＳｉＧｅ層上にさらに他のＳｉＧｅ層を成膜し、該Ｓ
ｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長して
も構わない。
【００３４】また、上記実施形態では、ＭＯＳＦＥＴ用
の基板としてＳｉＧｅ層を有する半導体ウェーハを作製
したが、他の用途に適用する基板としても構わない。例
えば、本発明のＳｉＧｅ層の形成方法及び半導体基板を
太陽電池用の基板に適用してもよい。すなわち、上述し
た各実施形態のＳｉ基板上に最表面で１００％Ｇｅとな
るようにＧｅ組成比を漸次増加させた傾斜組成層のＳｉ
Ｇｅ層を成膜し、さらにこの上にＧａＡｓ（ガリウムヒ
素）を成膜することで、太陽電池用基板を作製してもよ
い。この場合、低転位密度で高特性の太陽電池用基板が
得られる。
【００３５】
【発明の効果】本発明によれば、以下の効果を奏する。
本発明の半導体基板及び半導体基板の製造方法によれ
ば、ＳＯＩ基板におけるＳｉ層上のＳｉＧｅ層に、少な
くとも一部にＧｅ組成比を表面に向けて漸次増加させた
傾斜組成領域が形成されるので、転位をＳＯＩ基板の絶
縁層と活性層（Ｓｉ層）との界面付近及び基板の活性層
に集中的に発生させることでＳｉＧｅ層の転位密度を低
減させることができ、表面ラフネスも小さくなる。した
がって、上記半導体基板及び上記半導体基板の製造方法
で作製された半導体基板は、絶縁膜又はＳｉ酸化膜上に
良質なＳｉＧｅ層を有し、例えば歪みＳｉ層をＳｉ酸化
膜上にＳｉＧｅ層を介して設けるＳＯＩウェーハ用とし
て好適な基板を得ることができる。
【００３６】また、本発明の歪みＳｉ層を備える半導体
基板及びその製造方法によれば、前記ＳｉＧｅ層上に直
接又は他のＳｉＧｅ層を介して歪みＳｉ層が配されるの
で、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥ
Ｔ等を用いた集積回路用の基板として好適な基板を得る
ことができる。
【００３７】さらに、本発明の電界効果型トランジスタ
及びその製造方法によれば、上記本発明の半導体基板又
は上記本発明の半導体基板の製造方法により作製された
半導体基板の前記歪みＳｉ層にチャネル領域を有するの
で、ＳＯＩ構造において、良質な歪みＳｉ層により高特
性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】 本発明に係る一実施形態における歪みＳｉ層
を備えた半導体基板を示す断面図である。
【図２】 本発明に係る一実施形態における歪みＳｉ層
を備えた半導体基板の膜厚に対するＧｅ組成比を示すグ
ラフである。
【図３】 本発明に係る一実施形態におけるＭＯＳＦＥ
Ｔを示す概略的な断面図である。
【符号の説明】
１ ＳＯＩ基板 １ａ Ｓｉ基板 １ｂ ＢＯＸ層（絶縁層） １ｃ Ｓｉ層 ２ 第１のＳｉＧｅ層（傾斜組成領域） ３ 第２のＳｉＧｅ層 ４ 歪みＳｉ層 ５ ＳｉＯ2ゲート酸化膜 ６ ゲートポリシリコン膜 Ｓ ソース領域 Ｄ ドレイン領域 Ｗ 歪みＳｉ層を備えた半導体ウェーハ（半導体基板） Ｗ０ 半導体ウェーハ（半導体基板）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F045 AA06 AB01 AB02 AC01 AF03 BB12 DA58 5F052 DA01 DA03 GC03 GC05 GC10 JA01 KA01 KA05 5F110 AA01 AA18 BB04 BB20 CC02 DD05 DD13 DD30 EE09 EE14 EE42 FF02 FF27 GG01 GG02 GG07 GG19 GG47 HJ13 QQ11

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 Ｓｉ基板上に絶縁層及び該絶縁層上にＳ
    ｉ層を備えたＳＯＩ基板と、 該ＳＯＩ基板における前記Ｓｉ層上のＳｉＧｅ層とを備
    え、 該ＳｉＧｅ層は、少なくとも一部にＧｅ組成比を表面に
    向けて漸次増加させた傾斜組成領域を有することを特徴
    とする半導体基板。
  2. 【請求項２】 請求項１に記載の半導体基板において、 前記ＳＯＩ基板は、ＳＩＭＯＸ法で作製された基板であ
    ることを特徴とする半導体基板。
  3. 【請求項３】 請求項１又は２に記載の半導体基板にお
    いて、 前記ＳＯＩ基板は、前記絶縁層に複数のピンホールを有
    する基板であることを特徴とする半導体基板。
  4. 【請求項４】 請求項１から３のいずれかに記載の半導
    体基板において、 前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配
    された歪みＳｉ層を備えていることを特徴とする半導体
    基板。
  5. 【請求項５】 ＳｉＧｅ層上の歪みＳｉ層にチャネル領
    域を有する電界効果型トランジスタであって、 請求項４に記載の半導体基板の前記歪みＳｉ層に前記チ
    ャネル領域を有することを特徴とする電界効果型トラン
    ジスタ。
  6. 【請求項６】 Ｓｉ基板上に絶縁層及び該絶縁層上にＳ
    ｉ層を備えたＳＯＩ基板上にＳｉＧｅ層を形成した半導
    体基板の製造方法であって、 前記ＳｉＧｅ層を形成する際に、少なくとも一部にＧｅ
    組成比を表面に向けて漸次増加させた傾斜組成領域を形
    成することを特徴とする半導体基板の製造方法。
  7. 【請求項７】 請求項６に記載の半導体基板の製造方法
    において、 前記ＳＯＩ基板を、ＳＩＭＯＸ法で作製された基板とす
    ることを特徴とする半導体基板の製造方法。
  8. 【請求項８】 請求項６又は７に記載の半導体基板の製
    造方法において、 前記ＳＯＩ基板を、前記絶縁層に複数のピンホールを有
    する基板とすることを特徴とする半導体基板の製造方
    法。
  9. 【請求項９】 請求項６から８のいずれかに記載の半導
    体基板の製造方法において、 前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪
    みＳｉ層をエピタキシャル成長することを特徴とする半
    導体基板の製造方法。
  10. 【請求項１０】 ＳｉＧｅ層上にエピタキシャル成長さ
    れた歪みＳｉ層にチャネル領域が形成される電界効果型
    トランジスタの製造方法であって、 請求項９に記載の半導体基板の製造方法により作製され
    た半導体基板の前記歪みＳｉ層に前記チャネル領域を形
    成することを特徴とする電界効果型トランジスタの製造
    方法。
  11. 【請求項１１】 Ｓｉ基板上に絶縁層及び該絶縁層上に
    Ｓｉ層を備えたＳＯＩ基板上にＳｉＧｅ層が形成された
    半導体基板であって、 請求項６から８のいずれかに記載の半導体基板の製造方
    法により作製されたことを特徴とする半導体基板。
  12. 【請求項１２】 Ｓｉ基板上に絶縁層及び該絶縁層上に
    Ｓｉ層を備えたＳＯＩ基板上にＳｉＧｅ層を介して歪み
    Ｓｉ層が形成された半導体基板であって、 請求項９に記載の半導体基板の製造方法により作製され
    たことを特徴とする半導体基板。
  13. 【請求項１３】 ＳｉＧｅ層上にエピタキシャル成長さ
    れた歪みＳｉ層にチャネル領域が形成される電界効果型
    トランジスタであって、 請求項１０に記載の電界効果型トランジスタの製造方法
    により作製されたことを特徴とする電界効果型トランジ
    スタ。
JP2001186768A 2001-06-20 2001-06-20 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 Pending JP2003008022A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001186768A JP2003008022A (ja) 2001-06-20 2001-06-20 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001186768A JP2003008022A (ja) 2001-06-20 2001-06-20 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法

Publications (1)

Publication Number Publication Date
JP2003008022A true JP2003008022A (ja) 2003-01-10

Family

ID=19026169

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001186768A Pending JP2003008022A (ja) 2001-06-20 2001-06-20 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法

Country Status (1)

Country Link
JP (1) JP2003008022A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006524427A (ja) * 2003-04-22 2006-10-26 フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング 基板上に歪層を製造する方法及び層構造
US7501318B2 (en) 2003-05-30 2009-03-10 International Business Machines Corporation Formation of silicon-germanium-on-insulator (SGOI) by an integral high temperature SIMOX-Ge interdiffusion anneal
US7507988B2 (en) 2003-07-01 2009-03-24 International Business Machines Corporation Semiconductor heterostructure including a substantially relaxed, low defect density SiGe layer

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006524427A (ja) * 2003-04-22 2006-10-26 フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング 基板上に歪層を製造する方法及び層構造
US7501318B2 (en) 2003-05-30 2009-03-10 International Business Machines Corporation Formation of silicon-germanium-on-insulator (SGOI) by an integral high temperature SIMOX-Ge interdiffusion anneal
US7507988B2 (en) 2003-07-01 2009-03-24 International Business Machines Corporation Semiconductor heterostructure including a substantially relaxed, low defect density SiGe layer
US7816664B2 (en) 2003-07-01 2010-10-19 International Business Machines Corporation Defect reduction by oxidation of silicon

Similar Documents

Publication Publication Date Title
JP3376211B2 (ja) 半導体装置、半導体基板の製造方法及び半導体装置の製造方法
US9515196B2 (en) Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
KR100690421B1 (ko) 변형된 Ｓｉ 기반 층, 이의 제조 방법, 다수의 디바이스 및 전자 시스템
US6723661B2 (en) Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
JP3512701B2 (ja) 半導体装置及びその製造方法
US9548236B2 (en) Methods of forming strained-semiconductor-on-insulator device structures
US6703688B1 (en) Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6717213B2 (en) Creation of high mobility channels in thin-body SOI devices
US7091095B2 (en) Dual strain-state SiGe layers for microelectronics
US7198995B2 (en) Strained finFETs and method of manufacture
US6646322B2 (en) Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6593641B1 (en) Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6900103B2 (en) Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6677192B1 (en) Method of fabricating a relaxed silicon germanium platform having planarizing for high speed CMOS electronics and high speed analog circuits
US20060131606A1 (en) Lattice-mismatched semiconductor structures employing seed layers and related fabrication methods
US20070228484A1 (en) Structure and method of integrating compound and elemental semiconductors for high-performance cmos
JP2001217430A (ja) 半導体基板の製造方法およびこれにより製造された半導体基板
JP2004531054A (ja) 高速ｃｍｏｓ電子機器及び高速アナログ回路のための緩和シリコンゲルマニウムプラットフォーム
US20070166960A1 (en) Method for forming a strained si-channel in a mosfet structure
JP4296726B2 (ja) 半導体基板の製造方法及び電界効果型トランジスタの製造方法
JP2002076347A (ja) 半導体装置、半導体基板およびその製造方法
JP2003008022A (ja) 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法
JP2004055943A (ja) 半導体装置とその製造方法
JP4325134B2 (ja) 半導体基板の製造方法及び電界効果型トランジスタの製造方法
JP2003017670A (ja) 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法

Legal Events

Date Code Title Description
A625 Written request for application examination (by other person)

Free format text: JAPANESE INTERMEDIATE CODE: A625

Effective date: 20050408

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080708

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080812

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090519