JP3512701B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3512701B2 JP3512701B2 JP2000065911A JP2000065911A JP3512701B2 JP 3512701 B2 JP3512701 B2 JP 3512701B2 JP 2000065911 A JP2000065911 A JP 2000065911A JP 2000065911 A JP2000065911 A JP 2000065911A JP 3512701 B2 JP3512701 B2 JP 3512701B2
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- layer
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Description
【０００１】
【発明の属する技術分野】本発明は格子歪を有する半導
体層にチャネル領域を形成した半導体装置及びその製造
方法に関する。
体層にチャネル領域を形成した半導体装置及びその製造
方法に関する。
【０００２】
【従来の技術】Ｓｉを材料とする半導体素子、とりわけ
ＭＯＳＦＥＴの性能は、大規模集積回路（ＬＳＩ）の進
歩と共にこれまで年々向上してきたが、近年、リソグラ
フィ技術の微細化対応への限界、Ｓｉの理論的なキャリ
ア移動度の飽和などの問題が指摘され、更なる高性能化
は、困難になってきている。
ＭＯＳＦＥＴの性能は、大規模集積回路（ＬＳＩ）の進
歩と共にこれまで年々向上してきたが、近年、リソグラ
フィ技術の微細化対応への限界、Ｓｉの理論的なキャリ
ア移動度の飽和などの問題が指摘され、更なる高性能化
は、困難になってきている。
【０００３】現在、Ｓｉの電子移動度を向上させＭＯＳ
ＦＥＴを高性能化する方法の一つとして、Ｓｉ層に格子
歪を形成する技術が注目されている。一般に半導体層に
格子歪を形成すると、そのバンド構造が変化し、チャネ
ル中のキャリアの散乱が抑制されるため電子移動度の向
上が期待できる。
ＦＥＴを高性能化する方法の一つとして、Ｓｉ層に格子
歪を形成する技術が注目されている。一般に半導体層に
格子歪を形成すると、そのバンド構造が変化し、チャネ
ル中のキャリアの散乱が抑制されるため電子移動度の向
上が期待できる。
【０００４】具体的には、Ｓｉ基板上にＳｉよりも格子
定数の大きな材料からなる混晶層、例えばＧｅを２０％
含むＳｉＧｅ混晶層（以下、単にＳｉＧｅ層という）
を、格子歪が緩和されるように厚く（数μｍ）形成し、
このＳｉＧｅ層上に薄いＳｉ層（数ｎｍ）を形成する
と、ＳｉＧｅとＳｉの格子定数差による格子歪の内在す
るＳｉ層（以下、歪Ｓｉ層と称する。）が形成される。
定数の大きな材料からなる混晶層、例えばＧｅを２０％
含むＳｉＧｅ混晶層（以下、単にＳｉＧｅ層という）
を、格子歪が緩和されるように厚く（数μｍ）形成し、
このＳｉＧｅ層上に薄いＳｉ層（数ｎｍ）を形成する
と、ＳｉＧｅとＳｉの格子定数差による格子歪の内在す
るＳｉ層（以下、歪Ｓｉ層と称する。）が形成される。
【０００５】この歪Ｓｉ層をＭＯＳＦＥＴのチャネルに
用いると、格子歪のないＳｉ層をチャネルに用いた場合
の約１．７６倍と大幅な電子移動度の向上を達成できる
ことが報告されている（Ｊ．Ｗｅｌｓｅｒ， Ｊ．Ｌ．
Ｈｏｙｌ，Ｓ．Ｔａｇｋａｇｉ， ａｎｄ Ｊ．Ｆ．Ｇ
ｉｂｂｏｎｓ，ＩＥＤＭ ９４−３７３）。
用いると、格子歪のないＳｉ層をチャネルに用いた場合
の約１．７６倍と大幅な電子移動度の向上を達成できる
ことが報告されている（Ｊ．Ｗｅｌｓｅｒ， Ｊ．Ｌ．
Ｈｏｙｌ，Ｓ．Ｔａｇｋａｇｉ， ａｎｄ Ｊ．Ｆ．Ｇ
ｉｂｂｏｎｓ，ＩＥＤＭ ９４−３７３）。
【０００６】一方、Ｓｉの電子移動度を向上させる別の
方法として、ＭＯＳＦＥＴのチャネル長をより短くする
方法があるが、チャネル長が短くなると浮遊容量の影響
が大きくなるため、期待通りに電子移動度を向上するこ
とが困難になる。この浮遊容量の問題を解決するため、
絶縁膜上のＳｉ層にチャネル層等を設けるＳＯＩ（Ｓｉ
ｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造が注目さ
れている。
方法として、ＭＯＳＦＥＴのチャネル長をより短くする
方法があるが、チャネル長が短くなると浮遊容量の影響
が大きくなるため、期待通りに電子移動度を向上するこ
とが困難になる。この浮遊容量の問題を解決するため、
絶縁膜上のＳｉ層にチャネル層等を設けるＳＯＩ（Ｓｉ
ｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造が注目さ
れている。
【０００７】この構造では素子の作られるＳｉ層が絶縁
膜によりアイソレーションされるので、浮遊容量の低減
や素子分離が容易となり、さらなる低消費電力化、高集
積化が実現すると期待されている。
膜によりアイソレーションされるので、浮遊容量の低減
や素子分離が容易となり、さらなる低消費電力化、高集
積化が実現すると期待されている。
【０００８】
【発明が解決しようとする課題】そこで、電子移動度の
向上を期待できる歪Ｓｉ層を、浮遊容量の低減や素子分
離が容易となるＳＯＩ構造に適用するため次のような試
みが行われた。
向上を期待できる歪Ｓｉ層を、浮遊容量の低減や素子分
離が容易となるＳＯＩ構造に適用するため次のような試
みが行われた。
【０００９】Ｓｉ基板に酸素をイオン注入した後、高温
アニールを施して埋め込み酸化層を形成するＳＩＭＯＸ
（Ｓｉｌｉｃｏｎ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅ
ｎ）工程を用いてＳＯＩ基板を準備し、このＳＯＩ基板
表面にＳｉより格子定数の大きいＳｉＧｅ層をＳＯＩ基
板表面のＳｉ層よりも十分厚く形成する。
アニールを施して埋め込み酸化層を形成するＳＩＭＯＸ
（Ｓｉｌｉｃｏｎ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅ
ｎ）工程を用いてＳＯＩ基板を準備し、このＳＯＩ基板
表面にＳｉより格子定数の大きいＳｉＧｅ層をＳＯＩ基
板表面のＳｉ層よりも十分厚く形成する。
【００１０】この後、アニールを施して、Ｓｉ層を塑性
変形させ転位を導入することにより、ＳｉＧｅ層からＳ
ｉ層にかかる引っ張り応力を緩和し、同時にＳｉＧｅ層
の格子歪を緩和する。そして、格子歪の緩和されたＳｉ
Ｇｅ層上に薄膜のＳｉ層を形成すると、引っ張り歪を有
する歪Ｓｉ層が形成される。
変形させ転位を導入することにより、ＳｉＧｅ層からＳ
ｉ層にかかる引っ張り応力を緩和し、同時にＳｉＧｅ層
の格子歪を緩和する。そして、格子歪の緩和されたＳｉ
Ｇｅ層上に薄膜のＳｉ層を形成すると、引っ張り歪を有
する歪Ｓｉ層が形成される。
【００１１】上述の方法では、ＳＯＩ基板表面のＳｉ層
の塑性変形によって、そのＳｉ層中に貫通転位やミスフ
ィット転位などの転位が発生するが、その転位がその後
の熱履歴によって１個／１０μｍ２程度の密度でＳｉＧ
ｅ層の表面にも伝播し、歪Ｓｉ層の結晶性を劣化させる
ことが分かった。この歪Ｓｉ層の結晶性劣化はその上に
作製される半導体素子の特性を大きく劣化させる可能性
があり、半導体素子が微細化されるほど顕著になると予
想される。
の塑性変形によって、そのＳｉ層中に貫通転位やミスフ
ィット転位などの転位が発生するが、その転位がその後
の熱履歴によって１個／１０μｍ２程度の密度でＳｉＧ
ｅ層の表面にも伝播し、歪Ｓｉ層の結晶性を劣化させる
ことが分かった。この歪Ｓｉ層の結晶性劣化はその上に
作製される半導体素子の特性を大きく劣化させる可能性
があり、半導体素子が微細化されるほど顕著になると予
想される。
【００１２】従って、歪Ｓｉ層の結晶性劣化させるよう
な転位のＳｉＧｅ表面への伝播を抑えるためには、これ
までのところＳｉＧｅ層を数μｍ以上の厚さで厚く形成
しなければならない。
な転位のＳｉＧｅ表面への伝播を抑えるためには、これ
までのところＳｉＧｅ層を数μｍ以上の厚さで厚く形成
しなければならない。
【００１３】しかしながら、浮遊容量の影響を抑えるＳ
ＯＩ構造の効果を十分に発揮するためには、ＳｉＯ２層
からチャネル層である歪Ｓｉ層までの厚みを極力抑える
ことが必要であり、歪Ｓｉ層の結晶性とＳＯＩ構造の効
果とを両立させることができない。
ＯＩ構造の効果を十分に発揮するためには、ＳｉＯ２層
からチャネル層である歪Ｓｉ層までの厚みを極力抑える
ことが必要であり、歪Ｓｉ層の結晶性とＳＯＩ構造の効
果とを両立させることができない。
【００１４】また、最近の開発動向を見るに、メモリ、
ＣＰＵなどの単一または特定機能のみのデバイスでは商
品付加価値が低く、高速論理素子と記憶保持用メモリを
同一基板上に有するような混載デバイス、或いはシステ
ムＬＳＩ等と呼ばれものが注目されているが、この様な
混載型の半導体装置を製造する場合、高速演算を行う半
導体素子には、高速動作が可能な歪Ｓｉ層利用の半導体
素子が有効である一方で、記憶保持用メモリに利用され
る半導体素子、例えばＤＲＡＭを構成するＭＯＳＦＥＴ
に要求される重要な素子特性は信頼性であって、歪Ｓｉ
層中の欠陥は無視出来ない。
ＣＰＵなどの単一または特定機能のみのデバイスでは商
品付加価値が低く、高速論理素子と記憶保持用メモリを
同一基板上に有するような混載デバイス、或いはシステ
ムＬＳＩ等と呼ばれものが注目されているが、この様な
混載型の半導体装置を製造する場合、高速演算を行う半
導体素子には、高速動作が可能な歪Ｓｉ層利用の半導体
素子が有効である一方で、記憶保持用メモリに利用され
る半導体素子、例えばＤＲＡＭを構成するＭＯＳＦＥＴ
に要求される重要な素子特性は信頼性であって、歪Ｓｉ
層中の欠陥は無視出来ない。
【００１５】本発明は、かかる事情に鑑みて成されたも
のであって、浮遊容量の小さな所望のＳＯＩ構造に、上
述の結晶性劣化の問題を抑えた歪み半導体層を組み込ん
だ半導体装置及びその製造方法を提供することを目的と
する。
のであって、浮遊容量の小さな所望のＳＯＩ構造に、上
述の結晶性劣化の問題を抑えた歪み半導体層を組み込ん
だ半導体装置及びその製造方法を提供することを目的と
する。
【００１６】
【課題を解決するための手段】Ｓｉ基板表面から酸素を
イオン注入する際、イオン注入条件とその後のアニール
条件を制御すると、イオン注入の濃度ピークとダメージ
・ピークの各位置に、二層の埋め込み酸化層を形成可能
であることが判っている（Ａ．Ｏｇｕｒａ，Ａｐｐｌ．
Ｐｈｙｓ． Ｌｅｔｔ． ｖｏｌ．７４， ｎｏ．１
５， Ｐ２１８８， １９９９）が、本発明では、半導
体層、例えばＳｉ層表面に、組成の異なる半導体層、例
えばＳｉＧｅ層を積層するように成長した半導体基板
に、酸素をイオン注入し、濃度ピークとダメージピーク
の各位置に、二層の埋め込み酸化層を形成した。
イオン注入する際、イオン注入条件とその後のアニール
条件を制御すると、イオン注入の濃度ピークとダメージ
・ピークの各位置に、二層の埋め込み酸化層を形成可能
であることが判っている（Ａ．Ｏｇｕｒａ，Ａｐｐｌ．
Ｐｈｙｓ． Ｌｅｔｔ． ｖｏｌ．７４， ｎｏ．１
５， Ｐ２１８８， １９９９）が、本発明では、半導
体層、例えばＳｉ層表面に、組成の異なる半導体層、例
えばＳｉＧｅ層を積層するように成長した半導体基板
に、酸素をイオン注入し、濃度ピークとダメージピーク
の各位置に、二層の埋め込み酸化層を形成した。
【００１７】その結果、例えばＳｉＧｅ層、酸化層、Ｓ
ｉ層、酸化層、Ｓｉ層の順に二層の異なる組成を持つＳ
ＯＩ構造が形成できることを見出した。しかも、この二
層の異なる組成を持つＳＯＩ構造では、従来の技術の欄
で説明したような、Ｓｉ層の塑性変形による転位導入工
程がないため、ＳｉＧｅ層の格子歪を緩和させるための
高温アニールで、貫通転位等が歪半導体層に影響するこ
とがない。
ｉ層、酸化層、Ｓｉ層の順に二層の異なる組成を持つＳ
ＯＩ構造が形成できることを見出した。しかも、この二
層の異なる組成を持つＳＯＩ構造では、従来の技術の欄
で説明したような、Ｓｉ層の塑性変形による転位導入工
程がないため、ＳｉＧｅ層の格子歪を緩和させるための
高温アニールで、貫通転位等が歪半導体層に影響するこ
とがない。
【００１８】上記目的を達成するために、請求項１に係
る発明は、半導体層と、前記半導体層上の第１絶縁層
と、前記第１絶縁層上の第１半導体層と、前記第１半導
体層上に選択的に形成された第２絶縁層と、前記第２絶
縁層上の第２半導体層と、前記第１半導体層とは異なる
組成で前記第１半導体層上に積層して形成され、格子歪
を有する第３半導体層とを備え、前記第２半導体層がチ
ャネル領域として使用された電界効果トランジスタ及び
前記第３半導体層がチャネル領域として使用された電界
効果トランジスタとにより集積回路が構成されているこ
とを特徴とする半導体装置を提供する。
る発明は、半導体層と、前記半導体層上の第１絶縁層
と、前記第１絶縁層上の第１半導体層と、前記第１半導
体層上に選択的に形成された第２絶縁層と、前記第２絶
縁層上の第２半導体層と、前記第１半導体層とは異なる
組成で前記第１半導体層上に積層して形成され、格子歪
を有する第３半導体層とを備え、前記第２半導体層がチ
ャネル領域として使用された電界効果トランジスタ及び
前記第３半導体層がチャネル領域として使用された電界
効果トランジスタとにより集積回路が構成されているこ
とを特徴とする半導体装置を提供する。
【００１９】また、請求項２にかかる発明は、半導体層
と、前記半導体層上の第１絶縁層と、前記第１絶縁層上
の第１半導体層と、前記第１半導体層上に選択的に形成
された第２絶縁層と、前記第２絶縁層上の第２半導体層
と、前記第２半導体層とは異なる組成で前記第２半導体
層上に積層して形成され、格子歪を有する第４半導体層
とを備え、前記第１半導体層がチャネル領域として使用
された電界効果トランジスタ及び第４半導体層がチャネ
ル領域として使用された電界効果トランジスタとにより
集積回路が構成されていることを特徴とする半導体装置
を提供する。
と、前記半導体層上の第１絶縁層と、前記第１絶縁層上
の第１半導体層と、前記第１半導体層上に選択的に形成
された第２絶縁層と、前記第２絶縁層上の第２半導体層
と、前記第２半導体層とは異なる組成で前記第２半導体
層上に積層して形成され、格子歪を有する第４半導体層
とを備え、前記第１半導体層がチャネル領域として使用
された電界効果トランジスタ及び第４半導体層がチャネ
ル領域として使用された電界効果トランジスタとにより
集積回路が構成されていることを特徴とする半導体装置
を提供する。
【００２０】また、請求項３記載の発明は、半導体層
と、前記半導体層上の第１絶縁層と、前記第１絶縁層上
の第１半導体層と、前記第１半導体層上に選択的に形成
された第２絶縁層と、前記第２絶縁層上の第２半導体層
と、前記第１半導体層とは異なる組成で前記第１半導体
層上に積層して形成され、格子歪を有する第３半導体層
と、前記第２半導体層とは異なる組成で前記第２半導体
層上に積層して形成され、格子歪を有する第４半導体層
とを備え、前記第３半導体層がチャネル領域として使用
された電界効果トランジスタ及び第４半導体層がチャネ
ル領域として使用された電界効果トランジスタとにより
集積回路が構成されていることを特徴とする半導体装置
を提供する。
と、前記半導体層上の第１絶縁層と、前記第１絶縁層上
の第１半導体層と、前記第１半導体層上に選択的に形成
された第２絶縁層と、前記第２絶縁層上の第２半導体層
と、前記第１半導体層とは異なる組成で前記第１半導体
層上に積層して形成され、格子歪を有する第３半導体層
と、前記第２半導体層とは異なる組成で前記第２半導体
層上に積層して形成され、格子歪を有する第４半導体層
とを備え、前記第３半導体層がチャネル領域として使用
された電界効果トランジスタ及び第４半導体層がチャネ
ル領域として使用された電界効果トランジスタとにより
集積回路が構成されていることを特徴とする半導体装置
を提供する。
【００２１】また、請求項４に係る発明は、請求項１又
は請求項３記載の半導体装置の、前記第３半導体層が、
前記第１半導体層とは異なる格子定数を有し、圧縮歪み
を有することを特徴とする半導体装置を提供する。
は請求項３記載の半導体装置の、前記第３半導体層が、
前記第１半導体層とは異なる格子定数を有し、圧縮歪み
を有することを特徴とする半導体装置を提供する。
【００２２】また、請求項５に係る発明は、請求項２又
は請求項３記載の半導体装置の、前記第４半導体層は、
前記第２半導体層とは異なる格子定数を有し、引っ張り
歪みを有することを特徴とする半導体装置を提供する。
は請求項３記載の半導体装置の、前記第４半導体層は、
前記第２半導体層とは異なる格子定数を有し、引っ張り
歪みを有することを特徴とする半導体装置を提供する。
【００２３】また、請求項６に係る発明は、請求項１乃
至請求項５記載の半導体装置において、前記第１半導体
層はＳｉ単結晶層であり、前記第２半導体層はＳｉＧｅ
混晶層であることを特徴とする半導体装置を提供する。
また、請求項７記載の発明は、前記第１半導体層はＳｉ
Ｇｅ混晶層であり、前記第２半導体層はＳｉＧｅ混晶層
であることを特徴とする請求項２記載の半導体装置であ
る。また、請求項８記載の発明は、前記第１半導体層は
ＳｉＧｅ混晶層であり、前記第２半導体層はＳｉ単結晶
層であることを特徴とする請求項１記載の半導体装置を
提供する。
至請求項５記載の半導体装置において、前記第１半導体
層はＳｉ単結晶層であり、前記第２半導体層はＳｉＧｅ
混晶層であることを特徴とする半導体装置を提供する。
また、請求項７記載の発明は、前記第１半導体層はＳｉ
Ｇｅ混晶層であり、前記第２半導体層はＳｉＧｅ混晶層
であることを特徴とする請求項２記載の半導体装置であ
る。また、請求項８記載の発明は、前記第１半導体層は
ＳｉＧｅ混晶層であり、前記第２半導体層はＳｉ単結晶
層であることを特徴とする請求項１記載の半導体装置を
提供する。
【００２４】また、請求項９に係る発明は、請求項１乃
至請求項５記載の半導体装置において、前記第１半導体
層はＳｉ、Ｂ、Ａｓ、Ｐ、Ｃ、Ｇｅ、Ｇａ、Ｉｎ、Ａ
ｌ、Ｚｎ、Ｓｅから選ばれた少なくとも一つの材料で構
成される結晶または混晶層であることを特徴とする半導
体装置を提供する。
至請求項５記載の半導体装置において、前記第１半導体
層はＳｉ、Ｂ、Ａｓ、Ｐ、Ｃ、Ｇｅ、Ｇａ、Ｉｎ、Ａ
ｌ、Ｚｎ、Ｓｅから選ばれた少なくとも一つの材料で構
成される結晶または混晶層であることを特徴とする半導
体装置を提供する。
【００２５】また、請求項１０記載の発明は、請求項１
乃至請求項５記載の半導体装置において、前記半導体層
は、ＧａＡｓ、ＺｎＳｅ、ＳｉＣ、Ｇｅ、ＳｉＧｅ、サ
ファイア、有機ガラス、無機ガラス、プラスチックから
選ばれた少なくとも一つの材料で構成される基板と積層
されていることを特徴とする半導体装置を提供する。
乃至請求項５記載の半導体装置において、前記半導体層
は、ＧａＡｓ、ＺｎＳｅ、ＳｉＣ、Ｇｅ、ＳｉＧｅ、サ
ファイア、有機ガラス、無機ガラス、プラスチックから
選ばれた少なくとも一つの材料で構成される基板と積層
されていることを特徴とする半導体装置を提供する。
【００２６】また、請求項１１記載の発明は、請求項１
乃至請求項５記載の半導体装置において、前記第２絶縁
層と前記第２半導体層とは、ウェハーの張り合わせ技術
により一体化されていることを特徴とする半導体装置を
提供する。
乃至請求項５記載の半導体装置において、前記第２絶縁
層と前記第２半導体層とは、ウェハーの張り合わせ技術
により一体化されていることを特徴とする半導体装置を
提供する。
【００２７】また、請求項１２記載の発明は、請求項１
乃至請求項５記載の半導体装置において、前記第１半導
体層の厚さが１００ｎｍ以下であることを特徴とする半
導体装置を提供する。
乃至請求項５記載の半導体装置において、前記第１半導
体層の厚さが１００ｎｍ以下であることを特徴とする半
導体装置を提供する。
【００２８】また、請求項１３に係る発明は、半導体基
板と、前記半導体基板上に積層された第１半導体層と、
及び前記第１半導体層上に積層された第２半導体層とを
備える積層体を形成する工程と、前記積層体内部に、イ
オン注入によるダメージ・ピークと濃度ピークが前記積
層体内部において異なる深さとなる条件で、前記第２半
導体層側から酸素をイオン注入する工程と、前記積層体
を加熱し、前記積層体内部に注入された酸素と前記積層
体構成材料との酸化物を形成することにより、前記積層
体内部の、前記半導体基板と第１半導体層との界面に第
１絶縁層、前記第１半導体層と第２半導体層との界面に
第２絶縁層を、互いに前記第１半導体層を介して離間す
るよう形成する工程と、前記第１半導体層を選択的に露
出させ、前記第１半導体層上に、前記第１半導体層とは
異なる組成で、格子歪を有する第３半導体層を形成する
工程と、前記第２半導体層をチャネル領域として使用す
る電界効果トランジスタ、及び前記第３半導体層をチャ
ネル領域として使用する電界効果トランジスタを有する
集積回路を形成する工程とを行うことを特徴とする半導
体装置の製造方法を提供する。
板と、前記半導体基板上に積層された第１半導体層と、
及び前記第１半導体層上に積層された第２半導体層とを
備える積層体を形成する工程と、前記積層体内部に、イ
オン注入によるダメージ・ピークと濃度ピークが前記積
層体内部において異なる深さとなる条件で、前記第２半
導体層側から酸素をイオン注入する工程と、前記積層体
を加熱し、前記積層体内部に注入された酸素と前記積層
体構成材料との酸化物を形成することにより、前記積層
体内部の、前記半導体基板と第１半導体層との界面に第
１絶縁層、前記第１半導体層と第２半導体層との界面に
第２絶縁層を、互いに前記第１半導体層を介して離間す
るよう形成する工程と、前記第１半導体層を選択的に露
出させ、前記第１半導体層上に、前記第１半導体層とは
異なる組成で、格子歪を有する第３半導体層を形成する
工程と、前記第２半導体層をチャネル領域として使用す
る電界効果トランジスタ、及び前記第３半導体層をチャ
ネル領域として使用する電界効果トランジスタを有する
集積回路を形成する工程とを行うことを特徴とする半導
体装置の製造方法を提供する。
【００２９】本発明の請求項１４記載の発明は、半導体
基板と、前記半導体基板上に積層され前記半導体基板と
は異なる組成の半導体層とを備える積層体を形成する工
程と、前記積層体内部に、イオン注入によるダメージ・
ピークと濃度ピークが前記積層体内部において異なる深
さとなる条件で、前記半導体層側から酸素をイオン注入
する工程と、前記積層体を加熱し、前記積層体内部に注
入された酸素と前記積層体構成材料との酸化物を形成す
ることにより、前記半導体基板内部に第１絶縁層、前記
半導体基板と半導体層との界面に第２絶縁層、前記第１
絶縁層と前記第２絶縁層との間に第１半導体層、及び前
記第２絶縁層より浅い位置に第２半導体層を形成する工
程と、前記第２半導体層上に、前記第２半導体層とは異
なる組成で、格子歪を有する第４半導体層を形成する工
程と、前記第１半導体層を選択的に露出させ前記第１半
導体層をチャネル領域として使用する電界効果トランジ
スタ、及び前記第４半導体層をチャネル領域として使用
する電界効果トランジスタを有する集積回路を形成する
工程を行うことを特徴とする半導体装置の製造方法を提
供する。 本発明の請求項１５記載の発明は、半導体基板と、前記
半導体基板上に積層され前記半導体基板とは異なる組成
の半導体層とを備える積層体を形成する工程と、前記積
層体内部に、イオン注入によるダメージ・ピークと濃度
ピークが前記積層体内部において異なる深さとなる条件
で、前記半導体層側から酸素をイオン注入する工程と、
前記積層体を加熱し、前記積層体内部に注入された酸素
と前記積層体構成材料との酸化物を形成することによ
り、前記半導体基板と前記半導体層との界面に第１絶縁
層、前記半導体層内部であって前記第１絶縁層よりも浅
い位置に第２絶縁層、前記第１絶縁層及び第２絶縁層と
の間に第１半導体層、及び前記第２絶縁層よりも浅い位
置に第２半導体層を形成する工程と、前記第２半導体層
上に、前記第２半導体層とは異なる組成で、格子歪を有
する第４半導体層を形成する工程と、前記第１半導体層
を選択的に露出させ前記第１半導体層をチャネル領域と
して使用する電界効果トランジスタ、及び前記第４半導
体層をチャネル領域として使用する電界効果トランジス
タを有する集積回路を形成する工程を行うことを特徴と
する半導体装置の製造方法を提供する。
基板と、前記半導体基板上に積層され前記半導体基板と
は異なる組成の半導体層とを備える積層体を形成する工
程と、前記積層体内部に、イオン注入によるダメージ・
ピークと濃度ピークが前記積層体内部において異なる深
さとなる条件で、前記半導体層側から酸素をイオン注入
する工程と、前記積層体を加熱し、前記積層体内部に注
入された酸素と前記積層体構成材料との酸化物を形成す
ることにより、前記半導体基板内部に第１絶縁層、前記
半導体基板と半導体層との界面に第２絶縁層、前記第１
絶縁層と前記第２絶縁層との間に第１半導体層、及び前
記第２絶縁層より浅い位置に第２半導体層を形成する工
程と、前記第２半導体層上に、前記第２半導体層とは異
なる組成で、格子歪を有する第４半導体層を形成する工
程と、前記第１半導体層を選択的に露出させ前記第１半
導体層をチャネル領域として使用する電界効果トランジ
スタ、及び前記第４半導体層をチャネル領域として使用
する電界効果トランジスタを有する集積回路を形成する
工程を行うことを特徴とする半導体装置の製造方法を提
供する。 本発明の請求項１５記載の発明は、半導体基板と、前記
半導体基板上に積層され前記半導体基板とは異なる組成
の半導体層とを備える積層体を形成する工程と、前記積
層体内部に、イオン注入によるダメージ・ピークと濃度
ピークが前記積層体内部において異なる深さとなる条件
で、前記半導体層側から酸素をイオン注入する工程と、
前記積層体を加熱し、前記積層体内部に注入された酸素
と前記積層体構成材料との酸化物を形成することによ
り、前記半導体基板と前記半導体層との界面に第１絶縁
層、前記半導体層内部であって前記第１絶縁層よりも浅
い位置に第２絶縁層、前記第１絶縁層及び第２絶縁層と
の間に第１半導体層、及び前記第２絶縁層よりも浅い位
置に第２半導体層を形成する工程と、前記第２半導体層
上に、前記第２半導体層とは異なる組成で、格子歪を有
する第４半導体層を形成する工程と、前記第１半導体層
を選択的に露出させ前記第１半導体層をチャネル領域と
して使用する電界効果トランジスタ、及び前記第４半導
体層をチャネル領域として使用する電界効果トランジス
タを有する集積回路を形成する工程を行うことを特徴と
する半導体装置の製造方法を提供する。
【００３０】また、請求項１６に係る発明は、半導体基
板と、前記半導体基板上に積層され前記半導体基板とは
異なる組成の半導体層とを備える積層体を形成する工程
と、前記積層体内部に、イオン注入によるダメージ・ピ
ークと濃度ピークが前記積層体内部において異なる深さ
となる条件で、前記半導体層側から酸素をイオン注入す
る工程と、前記積層体を加熱し、前記積層体内部に注入
された酸素と前記積層体構成材料との酸化物を形成する
ことにより、前記半導体基板内部に第１絶縁層、前記半
導体基板と半導体層との界面に第２絶縁層、前記第１絶
縁層と第２絶縁層との間に第１半導体層、及び前記第２
絶縁層よりも浅い位置に第２半導体層を形成する工程
と、前記第２半導体層上に、前記第２半導体層とは異な
る組成で、格子歪を有する第４半導体層を形成する工程
と、前記第１半導体層を選択的に露出させ、前記第１半
導体層上に、前記第１半導体層とは異なる組成で、格子
歪を有する第３半導体層を形成する工程と、前記第３半
導体層をチャネル領域として使用する電界効果トランジ
スタ、及び前記第４半導体層をチャネル領域として使用
する電界効果トランジスタを有する集積回路を形成する
工程とを行うことを特徴とする半導体装置の製造方法を
提供する。 また、請求項１７に係る発明は、半導体層上に第１絶縁
層を介して第１半導体層が積層されてなるＳＯＩ基板の
前記第１半導体層上に第２絶縁層を形成する工程と、前
記半導体層とは異なる組成の第２半導体層を、前記第２
絶縁層に張り合わせる工程と、前記第１半導体層を選択
的に露出させ、前記第１半導体層上に、前記第１半導体
層とは異なる組成で、格子歪を有する第３半導体層を形
成する工程と、前記第２半導体層をチャネル領域として
使用する電界効果トランジスタ、及び前記第３半導体層
をチャネル領域として使用する電界効果トランジスタを
有する集積回路を形成する工程とを行うことを特徴とす
る半導体装置の製造方法を提供する。 また、請求項１８に係る発明は、半導体層上に第１絶縁
層を介して第１半導体層が積層されてなるＳＯＩ基板の
前記第１半導体層上に第２絶縁層を形成する工程と、前
記半導体層とは異なる組成の第２半導体層を、前記第２
絶縁層に張り合わせる工程と、前記第２絶縁層上の第２
半導体層上に、前記第２半導体層とは異なる組成で、格
子歪を有する第４半導体層を形成する工程と、前記第１
半導体層を選択的に露出させ前記第１半導体層をチャネ
ル領域として使用する電界効果トランジスタ、及び前記
第４半導体層をチャネル領域として使用する電界効果ト
ランジスタを有する集積回路を形成する工程を行うこと
を特徴とする半導体装置の製造方法を提供する。 また、請求項１９に係る発明は、半導体層上に第１絶縁
層を介して第１半導体層が積層されてなるＳＯＩ基板の
前記第１半導体層上に第２絶縁層を形成する工程と、前
記半導体層とは異なる組成の第２半導体層を、前記第２
絶縁層に張り合わせる工程と、前記第２半導体層上に、
前記第２半導体層とは異なる組成で、格子歪を有する第
４半導体層を形成する工程と、前記第１半導体層を選択
的に露出させ、前記第１半導体層上に、前記第１半導体
層とは異なる組成で、格子歪を有する第３半導体層を形
成する工程と、前記第３半導体層をチャネル領域として
使用する電界効果トランジスタ、及び前記第４半導体層
をチャネル領域として使用する電界効果トランジスタを
有する集積回路を形成する工程とを行うことを特徴とす
る半導体装置の製造方法を提供する。
板と、前記半導体基板上に積層され前記半導体基板とは
異なる組成の半導体層とを備える積層体を形成する工程
と、前記積層体内部に、イオン注入によるダメージ・ピ
ークと濃度ピークが前記積層体内部において異なる深さ
となる条件で、前記半導体層側から酸素をイオン注入す
る工程と、前記積層体を加熱し、前記積層体内部に注入
された酸素と前記積層体構成材料との酸化物を形成する
ことにより、前記半導体基板内部に第１絶縁層、前記半
導体基板と半導体層との界面に第２絶縁層、前記第１絶
縁層と第２絶縁層との間に第１半導体層、及び前記第２
絶縁層よりも浅い位置に第２半導体層を形成する工程
と、前記第２半導体層上に、前記第２半導体層とは異な
る組成で、格子歪を有する第４半導体層を形成する工程
と、前記第１半導体層を選択的に露出させ、前記第１半
導体層上に、前記第１半導体層とは異なる組成で、格子
歪を有する第３半導体層を形成する工程と、前記第３半
導体層をチャネル領域として使用する電界効果トランジ
スタ、及び前記第４半導体層をチャネル領域として使用
する電界効果トランジスタを有する集積回路を形成する
工程とを行うことを特徴とする半導体装置の製造方法を
提供する。 また、請求項１７に係る発明は、半導体層上に第１絶縁
層を介して第１半導体層が積層されてなるＳＯＩ基板の
前記第１半導体層上に第２絶縁層を形成する工程と、前
記半導体層とは異なる組成の第２半導体層を、前記第２
絶縁層に張り合わせる工程と、前記第１半導体層を選択
的に露出させ、前記第１半導体層上に、前記第１半導体
層とは異なる組成で、格子歪を有する第３半導体層を形
成する工程と、前記第２半導体層をチャネル領域として
使用する電界効果トランジスタ、及び前記第３半導体層
をチャネル領域として使用する電界効果トランジスタを
有する集積回路を形成する工程とを行うことを特徴とす
る半導体装置の製造方法を提供する。 また、請求項１８に係る発明は、半導体層上に第１絶縁
層を介して第１半導体層が積層されてなるＳＯＩ基板の
前記第１半導体層上に第２絶縁層を形成する工程と、前
記半導体層とは異なる組成の第２半導体層を、前記第２
絶縁層に張り合わせる工程と、前記第２絶縁層上の第２
半導体層上に、前記第２半導体層とは異なる組成で、格
子歪を有する第４半導体層を形成する工程と、前記第１
半導体層を選択的に露出させ前記第１半導体層をチャネ
ル領域として使用する電界効果トランジスタ、及び前記
第４半導体層をチャネル領域として使用する電界効果ト
ランジスタを有する集積回路を形成する工程を行うこと
を特徴とする半導体装置の製造方法を提供する。 また、請求項１９に係る発明は、半導体層上に第１絶縁
層を介して第１半導体層が積層されてなるＳＯＩ基板の
前記第１半導体層上に第２絶縁層を形成する工程と、前
記半導体層とは異なる組成の第２半導体層を、前記第２
絶縁層に張り合わせる工程と、前記第２半導体層上に、
前記第２半導体層とは異なる組成で、格子歪を有する第
４半導体層を形成する工程と、前記第１半導体層を選択
的に露出させ、前記第１半導体層上に、前記第１半導体
層とは異なる組成で、格子歪を有する第３半導体層を形
成する工程と、前記第３半導体層をチャネル領域として
使用する電界効果トランジスタ、及び前記第４半導体層
をチャネル領域として使用する電界効果トランジスタを
有する集積回路を形成する工程とを行うことを特徴とす
る半導体装置の製造方法を提供する。
【００３１】
【作用】本発明によれば、Ｓｉ層の塑性変形による転位
導入工程がなく、ＳｉＧｅ層の格子歪を緩和させるため
の高温アニールで、貫通転位等が歪半導体層に影響する
ことがないため、格子歪が緩和された状態で、互いに絶
縁された、組成の異なる二層の半導体層、例えばＳｉＧ
ｅ層とＳｉ層を結晶性良く且つ薄く、また同時に得るこ
とが可能になり、素子特性の劣化等の問題も解消され
る。
導入工程がなく、ＳｉＧｅ層の格子歪を緩和させるため
の高温アニールで、貫通転位等が歪半導体層に影響する
ことがないため、格子歪が緩和された状態で、互いに絶
縁された、組成の異なる二層の半導体層、例えばＳｉＧ
ｅ層とＳｉ層を結晶性良く且つ薄く、また同時に得るこ
とが可能になり、素子特性の劣化等の問題も解消され
る。
【００３２】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施例を説明する。 （実施例１）図１は、本発明の半導体装置の一部を示す
断面図である。図１の半導体装置は、Ｓｉ基板１の一主
面側からその内部にイオン注入された酸素を、濃度ピー
クとダメージ・ピークの近傍において、夫々、基板構成
材料であるＳｉと反応させ、ＳｉＯ２の絶縁層３及び絶
縁層４を形成し、ＳｉＧｅ層６及びＳｉ層５を絶縁層４
により電気的に分離した二層のＳＯＩ構造を利用して構
成されている。
明の実施例を説明する。 （実施例１）図１は、本発明の半導体装置の一部を示す
断面図である。図１の半導体装置は、Ｓｉ基板１の一主
面側からその内部にイオン注入された酸素を、濃度ピー
クとダメージ・ピークの近傍において、夫々、基板構成
材料であるＳｉと反応させ、ＳｉＯ２の絶縁層３及び絶
縁層４を形成し、ＳｉＧｅ層６及びＳｉ層５を絶縁層４
により電気的に分離した二層のＳＯＩ構造を利用して構
成されている。
【００３３】イオン注入後の高温アニール処理により格
子歪の緩和されたＳｉＧｅ層（以下、緩和ＳｉＧｅ層と
称する。）６及びＳｉ層５は、ＳＯＩ構造にける寄生容
量の低減効果を十分に発揮させるため、非常に薄く形成
されており、夫々の厚さはＳｉ層５、緩和ＳｉＧｅ層６
共に、１０ｎｍ〜２００ｎｍの範囲に制御されている。
子歪の緩和されたＳｉＧｅ層（以下、緩和ＳｉＧｅ層と
称する。）６及びＳｉ層５は、ＳＯＩ構造にける寄生容
量の低減効果を十分に発揮させるため、非常に薄く形成
されており、夫々の厚さはＳｉ層５、緩和ＳｉＧｅ層６
共に、１０ｎｍ〜２００ｎｍの範囲に制御されている。
【００３４】また、緩和ＳｉＧｅ層６上には比較的に高
速な動作を要求される半導体素子を作りこむため、引っ
張り歪を有するＳｉ層（以下、歪Ｓｉ層と称する。）７
がＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）や、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａ
ｍ Ｅｐｉｔａｘｙ）等で形成されている。この歪Ｓｉ
層７には、この層を利用して作り込まれるＭＯＳＦＥＴ
のチャンネル領域の導電型を決定するため、Ｐ型ウェル
領域８及びＮ型ウェル領域９がＢ，Ａｓ，Ｐ等の不純物
を導入して形成されている。
速な動作を要求される半導体素子を作りこむため、引っ
張り歪を有するＳｉ層（以下、歪Ｓｉ層と称する。）７
がＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）や、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａ
ｍ Ｅｐｉｔａｘｙ）等で形成されている。この歪Ｓｉ
層７には、この層を利用して作り込まれるＭＯＳＦＥＴ
のチャンネル領域の導電型を決定するため、Ｐ型ウェル
領域８及びＮ型ウェル領域９がＢ，Ａｓ，Ｐ等の不純物
を導入して形成されている。
【００３５】更に、Ｐ型ウェル領域８には、選択的にＰ
等のＮ型不純物が導入され、ＭＯＳＦＥＴのソース領域
１２及びドレイン領域１３が形成されている。それ等、
ソース領域１２及びドレイン領域１３間のチャンネル領
域上にはゲート機能を付与するためゲート絶縁層１６及
びゲート電極１７が積層されている。
等のＮ型不純物が導入され、ＭＯＳＦＥＴのソース領域
１２及びドレイン領域１３が形成されている。それ等、
ソース領域１２及びドレイン領域１３間のチャンネル領
域上にはゲート機能を付与するためゲート絶縁層１６及
びゲート電極１７が積層されている。
【００３６】同様に、Ｎ型ウェル領域９には、選択的に
Ｂ等のＰ型不純物が導入され、ＭＯＳＦＥＴのソース領
域１４及びドレイン領域１５が形成されている。それ
等、ソース領域１４及びドレイン領域１５間のチャネル
領域上にはゲート機能を付与するためゲート絶縁層１８
及びゲート電極１９が積層されている。
Ｂ等のＰ型不純物が導入され、ＭＯＳＦＥＴのソース領
域１４及びドレイン領域１５が形成されている。それ
等、ソース領域１４及びドレイン領域１５間のチャネル
領域上にはゲート機能を付与するためゲート絶縁層１８
及びゲート電極１９が積層されている。
【００３７】ゲート絶縁層１６としては、熱酸化膜、Ｔ
ＥＯＳ、ＣＶＤ膜等を用いることができる。また、ゲー
ト電極１７に、減圧ＣＶＤ法により形成された多結晶Ｓ
ｉ層を用いれば、ＲＩＥ（反応性イオンエッチング）に
より、ゲート電極形状は容易にパターニングできる。
ＥＯＳ、ＣＶＤ膜等を用いることができる。また、ゲー
ト電極１７に、減圧ＣＶＤ法により形成された多結晶Ｓ
ｉ層を用いれば、ＲＩＥ（反応性イオンエッチング）に
より、ゲート電極形状は容易にパターニングできる。
【００３８】図１で示されている範囲では、緩和ＳｉＧ
ｅ層６上に構成された半導体素子は、Ｐチャンネル型Ｍ
ＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴの夫々一素
子分であるが、実際のデバイスを構成するには、Ｐチャ
ンネル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴ
共に多数を作り込む必要がある。
ｅ層６上に構成された半導体素子は、Ｐチャンネル型Ｍ
ＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴの夫々一素
子分であるが、実際のデバイスを構成するには、Ｐチャ
ンネル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴ
共に多数を作り込む必要がある。
【００３９】また、歪Ｓｉ層７を利用して作り込まれる
ＭＯＳＦＥＴは、格子歪の無いＳｉ層を利用して作られ
る半導体素子に比較し、高速な動作が期待できるので、
回路的にはＣＭＯＳ構成でロジックＩＣ部として構成さ
れるのに適している。
ＭＯＳＦＥＴは、格子歪の無いＳｉ層を利用して作られ
る半導体素子に比較し、高速な動作が期待できるので、
回路的にはＣＭＯＳ構成でロジックＩＣ部として構成さ
れるのに適している。
【００４０】一方、絶縁層３上のＳｉ層５は、ＣＤＥ
（ケミカル・ドライ・エッチング）や、ＲＩＥなどのド
ライ・エッチング処理により絶縁層４及び緩和ＳｉＧｅ
層６が選択的に除去された露出表面を有しており、この
表面から比較的信頼性の高い動作を要求される半導体素
子が作り込まれている。
（ケミカル・ドライ・エッチング）や、ＲＩＥなどのド
ライ・エッチング処理により絶縁層４及び緩和ＳｉＧｅ
層６が選択的に除去された露出表面を有しており、この
表面から比較的信頼性の高い動作を要求される半導体素
子が作り込まれている。
【００４１】絶縁層４及び緩和ＳｉＧｅ層６が除去され
たＳｉ層５の表面からは、Ｂ，Ａｓ，Ｐ等の不純物が導
入され、この層を利用して作り込まれるＭＯＳＦＥＴの
チャネル領域の導電型を決定するため、Ｐ型ウェル領域
１０及びＮ型ウェル領域１１が形成されている。
たＳｉ層５の表面からは、Ｂ，Ａｓ，Ｐ等の不純物が導
入され、この層を利用して作り込まれるＭＯＳＦＥＴの
チャネル領域の導電型を決定するため、Ｐ型ウェル領域
１０及びＮ型ウェル領域１１が形成されている。
【００４２】更に、Ｐ型ウェル領域１０には、選択的に
Ｐ等のＮ型不純物が導入され、ＭＯＳＦＥＴのソース領
域２０及びドレイン領域２１が形成されている。それ
等、ソース領域２０及びドレイン領域２１間のチャンネ
ル領域上にはゲート機能を付与するためゲート絶縁層２
４及びゲート電極２５が積層されている。
Ｐ等のＮ型不純物が導入され、ＭＯＳＦＥＴのソース領
域２０及びドレイン領域２１が形成されている。それ
等、ソース領域２０及びドレイン領域２１間のチャンネ
ル領域上にはゲート機能を付与するためゲート絶縁層２
４及びゲート電極２５が積層されている。
【００４３】ゲート絶縁層２４としては、熱酸化膜、Ｔ
ＥＯＳ、ＣＶＤ膜等を用いることができる。また、ゲー
ト電極２５に、減圧ＣＶＤ法により形成された多結晶Ｓ
ｉ層を用いれば、ＲＩＥ（反応性イオンエッチング）に
より、ゲート電極形状は容易にパターニングできる。
ＥＯＳ、ＣＶＤ膜等を用いることができる。また、ゲー
ト電極２５に、減圧ＣＶＤ法により形成された多結晶Ｓ
ｉ層を用いれば、ＲＩＥ（反応性イオンエッチング）に
より、ゲート電極形状は容易にパターニングできる。
【００４４】同様にＮ型ウェル領域１１には、選択的に
Ｂ等のＰ型不純物が導入され、ＭＯＳＦＥＴのソース領
域２２及びドレイン領域２３が形成されている。それ
等、ソース領域２２及びドレイン領域２３間のチャネル
領域上にはゲート機能を付与するためゲート絶縁層２６
及びゲート電極２７が積層されている。
Ｂ等のＰ型不純物が導入され、ＭＯＳＦＥＴのソース領
域２２及びドレイン領域２３が形成されている。それ
等、ソース領域２２及びドレイン領域２３間のチャネル
領域上にはゲート機能を付与するためゲート絶縁層２６
及びゲート電極２７が積層されている。
【００４５】図１で示されている範囲では、上部に絶縁
層４及び緩和ＳｉＧｅ層６が存在しない部分のＳｉ層５
を利用した半導体素子は、Ｐチャンネル型ＭＯＳＦＥＴ
及びＮチャンネル型ＭＯＳＦＥＴの夫々一素子分である
が、実際のデバイスを構成するには、Ｐチャンネル型Ｍ
ＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴ共に多数を
作り込む必要がある。
層４及び緩和ＳｉＧｅ層６が存在しない部分のＳｉ層５
を利用した半導体素子は、Ｐチャンネル型ＭＯＳＦＥＴ
及びＮチャンネル型ＭＯＳＦＥＴの夫々一素子分である
が、実際のデバイスを構成するには、Ｐチャンネル型Ｍ
ＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴ共に多数を
作り込む必要がある。
【００４６】また、Ｓｉ層５は、結晶欠陥及び格子歪が
共に極力減少させて製造されるＳｉ基板１と同等の状態
にあるため、信頼性及び安定性のある動作が期待できる
ので、回路的にはＤＲＡＭ等のメモリ部として構成され
るのに適している。
共に極力減少させて製造されるＳｉ基板１と同等の状態
にあるため、信頼性及び安定性のある動作が期待できる
ので、回路的にはＤＲＡＭ等のメモリ部として構成され
るのに適している。
【００４７】尚、ソース領域１２，１４，２０，２２及
びドレイン領域１３，１５，２１，２３には、電極２
８，２９，３０，３１，３２，３３が、絶縁層３４及び
３５に選択的に設けられた開口を介してオーミックに接
続されている。
びドレイン領域１３，１５，２１，２３には、電極２
８，２９，３０，３１，３２，３３が、絶縁層３４及び
３５に選択的に設けられた開口を介してオーミックに接
続されている。
【００４８】図１の実施例によれば、引っ張り歪が存在
するＳｉ層を用いたＭＯＳＦＥＴと結晶欠陥及び格子歪
が共に少ないＳｉ層を用いたＭＯＳＦＥＴとを同じ基板
上のＳＯＩ構造上に形成できるので、両Ｓｉ層の特性を
十分引き出し半導体装置の高速・高性能化を図ることが
できる。
するＳｉ層を用いたＭＯＳＦＥＴと結晶欠陥及び格子歪
が共に少ないＳｉ層を用いたＭＯＳＦＥＴとを同じ基板
上のＳＯＩ構造上に形成できるので、両Ｓｉ層の特性を
十分引き出し半導体装置の高速・高性能化を図ることが
できる。
【００４９】この実施例では、歪Ｓｉ層７中にソース領
域１２，１３及びドレイン領域１４，１５を形成した
が、歪Ｓｉ層７をゲート絶縁層１６，１８直下のみ選択
的に形成してチャンネル領域とし、そのチャンネル領域
に隣接させて緩和ＳｉＧｅ層６中にソース領域１２，１
３及びドレイン領域１４，１５を形成しても良い。
域１２，１３及びドレイン領域１４，１５を形成した
が、歪Ｓｉ層７をゲート絶縁層１６，１８直下のみ選択
的に形成してチャンネル領域とし、そのチャンネル領域
に隣接させて緩和ＳｉＧｅ層６中にソース領域１２，１
３及びドレイン領域１４，１５を形成しても良い。
【００５０】図２乃び図３は、本発明に係る半導体装置
の製造方法の一部の工程を示す部分断面図である。図２
乃び図３により二層のＳＯＩ構造を得るための製造方法
を詳述する。
の製造方法の一部の工程を示す部分断面図である。図２
乃び図３により二層のＳＯＩ構造を得るための製造方法
を詳述する。
【００５１】まず、図２に示すように、Ｓｉ基板１上に
格子歪を有するＳｉＧｅ層（以下、歪ＳｉＧｅ層と称す
る。）２が１００ｎｍ程度の厚さで形成されたウェハを
用意する。この歪ＳｉＧｅ層２は、４０〜３００ｎｍの
範囲の膜厚が好ましく、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＭＢＥ（Ｍｏｌｅ
ｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）等により形成
される。
格子歪を有するＳｉＧｅ層（以下、歪ＳｉＧｅ層と称す
る。）２が１００ｎｍ程度の厚さで形成されたウェハを
用意する。この歪ＳｉＧｅ層２は、４０〜３００ｎｍの
範囲の膜厚が好ましく、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＭＢＥ（Ｍｏｌｅ
ｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）等により形成
される。
【００５２】例えばＣＶＤで形成する場合は、Ｓｉの原
料ガスとＧｅの原料ガスを、５５０℃に加熱したＳｉ基
板１上に導入してＳｉＧｅ層を堆積する。Ｇｅ濃度は２
％以上５０％以下の範囲で選択して良いが、素子特性の
向上の観点から１０％〜４０％程度が望ましく、２０％
〜３０％の範囲が最適である。
料ガスとＧｅの原料ガスを、５５０℃に加熱したＳｉ基
板１上に導入してＳｉＧｅ層を堆積する。Ｇｅ濃度は２
％以上５０％以下の範囲で選択して良いが、素子特性の
向上の観点から１０％〜４０％程度が望ましく、２０％
〜３０％の範囲が最適である。
【００５３】次に、所望の加速電圧及び、ドーズ量で、
Ｓｉ基板１中に酸素をイオン注入する。酸素のイオン注
入条件は、注入エネルギー１８０ＫｅＶ、注入量４Ｅ１
７ｃｍ−２、基板温度６００℃とした。
Ｓｉ基板１中に酸素をイオン注入する。酸素のイオン注
入条件は、注入エネルギー１８０ＫｅＶ、注入量４Ｅ１
７ｃｍ−２、基板温度６００℃とした。
【００５４】この段階では、歪ＳｉＧｅ層２とＳｉ基板
１の界面からＳｉ基板１側へ１０ｎｍ〜２μｍの範囲
で、好ましくは５００ｎｍ〜６００ｎｍの位置に酸素の
濃度ピークが、その濃度ピークよりも歪ＳｉＧｅ層２側
に２００ｎｍ〜３００ｎｍ寄った位置にダメージ・ピー
クが存在するが、いわゆる酸化層は形成されていない。
１の界面からＳｉ基板１側へ１０ｎｍ〜２μｍの範囲
で、好ましくは５００ｎｍ〜６００ｎｍの位置に酸素の
濃度ピークが、その濃度ピークよりも歪ＳｉＧｅ層２側
に２００ｎｍ〜３００ｎｍ寄った位置にダメージ・ピー
クが存在するが、いわゆる酸化層は形成されていない。
【００５５】このイオン注入の後、高温アニールを施す
ことによって、図３に示すように、濃度ピーク近傍に絶
縁層３が、ダメージ・ピーク近傍に絶縁層４が形成さ
れ、二層のＳＯＩ構造、即ち、格子歪の緩和された１０
ｎｍ〜２００ｎｍのＳｉＧｅ層（以下、緩和ＳｉＧｅ層
と称する。）６、１０ｎｍ〜５００ｎｍのＳｉＯ２層
（絶縁層４）、１０ｎｍ〜２００ｎｍのＳｉ層５、１０
ｎｍ〜５００ｎｍのＳｉＯ２層（絶縁層３）、及びＳｉ
基板１の積層構造が形成される。
ことによって、図３に示すように、濃度ピーク近傍に絶
縁層３が、ダメージ・ピーク近傍に絶縁層４が形成さ
れ、二層のＳＯＩ構造、即ち、格子歪の緩和された１０
ｎｍ〜２００ｎｍのＳｉＧｅ層（以下、緩和ＳｉＧｅ層
と称する。）６、１０ｎｍ〜５００ｎｍのＳｉＯ２層
（絶縁層４）、１０ｎｍ〜２００ｎｍのＳｉ層５、１０
ｎｍ〜５００ｎｍのＳｉＯ２層（絶縁層３）、及びＳｉ
基板１の積層構造が形成される。
【００５６】この高温アニールは、真空中でも、Ａｒ、
水素、Ｈｅ、窒素などの不活性ガスのいずれか１種類の
雰囲気中、或いはそれ等の不活性ガスの混合雰囲気中で
も良く、更には、上記不活性ガスに酸素ガスを加えた混
合ガス雰囲気中であっても良い。アニール温度は、絶縁
層３及び４が図３の如く形成される温度であることが必
要で、ＳｉＯ２層により形成する場合は、１０００℃〜
１４００℃の間であることが望ましいが、１２７０〜１
３７０℃が最適である。
水素、Ｈｅ、窒素などの不活性ガスのいずれか１種類の
雰囲気中、或いはそれ等の不活性ガスの混合雰囲気中で
も良く、更には、上記不活性ガスに酸素ガスを加えた混
合ガス雰囲気中であっても良い。アニール温度は、絶縁
層３及び４が図３の如く形成される温度であることが必
要で、ＳｉＯ２層により形成する場合は、１０００℃〜
１４００℃の間であることが望ましいが、１２７０〜１
３７０℃が最適である。
【００５７】また、この高温アニールにより、図２の歪
ＳｉＧｅ層２の格子歪は緩和され、格子歪が緩和された
状態のＳｉＧｅ混晶層、即ち緩和ＳｉＧｅ層６が形成さ
れる。
ＳｉＧｅ層２の格子歪は緩和され、格子歪が緩和された
状態のＳｉＧｅ混晶層、即ち緩和ＳｉＧｅ層６が形成さ
れる。
【００５８】尚、高温アニール直後は、最上層のＳｉＧ
ｅ層６表面にも酸化層が形成されているが、この酸化層
はその後のＷｅｔ処理により取り除かれるので、図３で
はその酸化層の除去後の構造を示した。
ｅ層６表面にも酸化層が形成されているが、この酸化層
はその後のＷｅｔ処理により取り除かれるので、図３で
はその酸化層の除去後の構造を示した。
【００５９】また、上述の高温アニール工程で、絶縁層
３及び絶縁層４の形成に要するアニール時間が長い場合
には、ＳｉＧｅ層２中のＧｅが、Ｓｉ層５に１％以上も
拡散することがある。これを避け、且つ図３と同様のＳ
ｉ基板１、絶縁層３、Ｓｉ層５、絶縁層４、及び緩和Ｓ
ｉＧｅ層６の積層構造を得たい場合には、次の様な工程
により製造することが好ましい。
３及び絶縁層４の形成に要するアニール時間が長い場合
には、ＳｉＧｅ層２中のＧｅが、Ｓｉ層５に１％以上も
拡散することがある。これを避け、且つ図３と同様のＳ
ｉ基板１、絶縁層３、Ｓｉ層５、絶縁層４、及び緩和Ｓ
ｉＧｅ層６の積層構造を得たい場合には、次の様な工程
により製造することが好ましい。
【００６０】即ち、ＳＩＭＯＸ工程を用いて一層のＳＯ
Ｉ基板を準備し、そのＳＯＩ基板表面のＳｉ層に予め酸
化膜を形成して、ＳｉＧｅ層を有する基板とウェハの張
り合せ技術により接合する。ウェハの張り合せ技術によ
れば、比較的低温での接合が可能なため、Ｇｅの拡散を
抑制することができ、元々のＳｉＧｅ層中のＧｅ濃度を
大きく変えることなく図３に示される積層構造を得るこ
とができる。 （実施例２）図４は、本発明の第２の実施例に係る半導
体装置を示す断面図である。
Ｉ基板を準備し、そのＳＯＩ基板表面のＳｉ層に予め酸
化膜を形成して、ＳｉＧｅ層を有する基板とウェハの張
り合せ技術により接合する。ウェハの張り合せ技術によ
れば、比較的低温での接合が可能なため、Ｇｅの拡散を
抑制することができ、元々のＳｉＧｅ層中のＧｅ濃度を
大きく変えることなく図３に示される積層構造を得るこ
とができる。 （実施例２）図４は、本発明の第２の実施例に係る半導
体装置を示す断面図である。
【００６１】尚、図１の実施例における半導体装置と対
応する部分には同一符号を付し、その詳細な説明は省略
する。
応する部分には同一符号を付し、その詳細な説明は省略
する。
【００６２】この実施例では、Ｓｉ層５の上に更に圧縮
歪を有するＳｉＧｅ層１００（以下、圧縮歪ＳｉＧｅ層
と称する。）を形成し、この層をチャネル層として利用
するゲート構造を、ゲート絶縁層１０１及びゲート電極
１０２を形成して構成したものである。ソース領域２２
及びドレイン領域２３は、チャンネル層である圧縮歪Ｓ
ｉＧｅ層１００に隣接するよう形成されている。
歪を有するＳｉＧｅ層１００（以下、圧縮歪ＳｉＧｅ層
と称する。）を形成し、この層をチャネル層として利用
するゲート構造を、ゲート絶縁層１０１及びゲート電極
１０２を形成して構成したものである。ソース領域２２
及びドレイン領域２３は、チャンネル層である圧縮歪Ｓ
ｉＧｅ層１００に隣接するよう形成されている。
【００６３】このような構成にすることで、一層目のＳ
ＯＩ構造上にも高速動作を必要とする半導体素子が形成
可能となる。また、この形態で一層目のＳＯＩ構造上に
高速動作を必要とする半導体素子を形成する場合は、歪
Ｓｉ層７の形成を省略して緩和ＳｉＧｅ層６により信頼
性及び安定性の要求されるメモリ素子等を形成しても良
い。 （実施例３）図５は、本発明の第３の実施例に係る半導
体装置を示す断面図である。
ＯＩ構造上にも高速動作を必要とする半導体素子が形成
可能となる。また、この形態で一層目のＳＯＩ構造上に
高速動作を必要とする半導体素子を形成する場合は、歪
Ｓｉ層７の形成を省略して緩和ＳｉＧｅ層６により信頼
性及び安定性の要求されるメモリ素子等を形成しても良
い。 （実施例３）図５は、本発明の第３の実施例に係る半導
体装置を示す断面図である。
【００６４】尚、図１の実施例における半導体装置と対
応する部分には同一符号を付し、その詳細な説明は省略
する。
応する部分には同一符号を付し、その詳細な説明は省略
する。
【００６５】この実施例では、絶縁層３より上に形成さ
れている二層のＳＯＩ構造が、緩和ＳｉＧｅ層２００及
び緩和ＳｉＧｅ層２０１で形成されている。緩和ＳｉＧ
ｅ層２０１上には引っ張り歪みを有する歪Ｓｉ層７が形
成され、この層がチャネル層として利用できるように、
ゲート絶縁層１６とゲート電極１７が形成されているこ
と等は第１の実施例と同様である。
れている二層のＳＯＩ構造が、緩和ＳｉＧｅ層２００及
び緩和ＳｉＧｅ層２０１で形成されている。緩和ＳｉＧ
ｅ層２０１上には引っ張り歪みを有する歪Ｓｉ層７が形
成され、この層がチャネル層として利用できるように、
ゲート絶縁層１６とゲート電極１７が形成されているこ
と等は第１の実施例と同様である。
【００６６】上述の構成を得るためには、図２により説
明した製造方法における歪ＳｉＧｅ層２の厚さを、酸素
イオン注入の際のダメージ・ピーク及び濃度ピークの深
さが共にＳｉ基板１との界面を上回らないように設定す
ればよい。 （実施例４）図６は、本発明の半導体装置に用いる図１
乃至図３で説明された基板とは別の基板を示す断面図で
ある。
明した製造方法における歪ＳｉＧｅ層２の厚さを、酸素
イオン注入の際のダメージ・ピーク及び濃度ピークの深
さが共にＳｉ基板１との界面を上回らないように設定す
ればよい。 （実施例４）図６は、本発明の半導体装置に用いる図１
乃至図３で説明された基板とは別の基板を示す断面図で
ある。
【００６７】尚、図１の実施例における半導体装置と対
応する部分には同一符号を付し、その詳細な説明は省略
する。
応する部分には同一符号を付し、その詳細な説明は省略
する。
【００６８】図６では、図３の絶縁層４上の緩和ＳｉＧ
ｅ層６とＳｉ層５の上下が逆になった構造を示してい
る。即ち、Ｓｉ層７、ＳｉＯ２層（絶縁層４）、緩和Ｓ
ｉＧｅ層６、ＳｉＯ２層（絶縁層３）、Ｓｉ基板１の順
に積層された二層のＳＯＩ構造が示されている。このよ
うな二層のＳＯＩ構造を得るには、図２で用意したウェ
ハの歪ＳｉＧｅ層２の表面に、更にＳｉ層を上述のＭＢ
Ｅ及びＣＶＤ等の手法で連続成長させたウェハを用いる
ことが必要である。
ｅ層６とＳｉ層５の上下が逆になった構造を示してい
る。即ち、Ｓｉ層７、ＳｉＯ２層（絶縁層４）、緩和Ｓ
ｉＧｅ層６、ＳｉＯ２層（絶縁層３）、Ｓｉ基板１の順
に積層された二層のＳＯＩ構造が示されている。このよ
うな二層のＳＯＩ構造を得るには、図２で用意したウェ
ハの歪ＳｉＧｅ層２の表面に、更にＳｉ層を上述のＭＢ
Ｅ及びＣＶＤ等の手法で連続成長させたウェハを用いる
ことが必要である。
【００６９】また、その後のイオン注入工程では、高温
アニール後に緩和ＳｉＧｅ層６に接した絶縁層４が形成
されるように、歪ＳｉＧｅ層２上のＳｉ層中の適切な位
置にダメージ・ピークを形成するよう制御する必要があ
る。しかしながら、その他のイオン注入時の濃度ピーク
の位置や、高温アニール等の処理については、上記図１
の実施例で説明したものと同様に行えば良い。
アニール後に緩和ＳｉＧｅ層６に接した絶縁層４が形成
されるように、歪ＳｉＧｅ層２上のＳｉ層中の適切な位
置にダメージ・ピークを形成するよう制御する必要があ
る。しかしながら、その他のイオン注入時の濃度ピーク
の位置や、高温アニール等の処理については、上記図１
の実施例で説明したものと同様に行えば良い。
【００７０】この図６に示される二層のＳＯＩ構造を用
いる場合には、絶縁層３及び絶縁層４の間にある緩和Ｓ
ｉＧｅ層６の一部を選択的に露出させ、その表面に歪Ｓ
ｉ層を積層して高速動作素子を形成すればよく、一方高
信頼性素子はＳｉ層７を利用して作り込めば良い。
いる場合には、絶縁層３及び絶縁層４の間にある緩和Ｓ
ｉＧｅ層６の一部を選択的に露出させ、その表面に歪Ｓ
ｉ層を積層して高速動作素子を形成すればよく、一方高
信頼性素子はＳｉ層７を利用して作り込めば良い。
【００７１】
【発明の効果】以上、本発明によれば、ＳＯＩ構造の効
果を損なわずに、元素、組成の異なる連続した二層のＳ
ＯＩ構造が提供できるため、例えば、歪Ｓｉ系の高速論
理演算素子と、高信頼性が要求されるＤＲＡＭ等の素子
とを同一基板上の任意の位置に作り分けることが可能で
ある。従って、従来よりも、素子特性の劣化を抑え、低
消費電力化、高集積化が可能となり、半導体素子の高性
能化が実現できる。
果を損なわずに、元素、組成の異なる連続した二層のＳ
ＯＩ構造が提供できるため、例えば、歪Ｓｉ系の高速論
理演算素子と、高信頼性が要求されるＤＲＡＭ等の素子
とを同一基板上の任意の位置に作り分けることが可能で
ある。従って、従来よりも、素子特性の劣化を抑え、低
消費電力化、高集積化が可能となり、半導体素子の高性
能化が実現できる。
【図１】本発明の第１の実施例に半導体基板の部分断面
図。
図。
【図２】本発明の半導体装置の製造方法の工程を示す部
分断面図。
分断面図。
【図３】本発明の半導体装置の製造方法の工程を示す部
分断面図。
分断面図。
【図４】本発明の第２の実施例に係る半導体装置の部分
断面図。
断面図。
【図５】本発明の第３の実施例に係る半導体装置の部分
断面図。
断面図。
【図６】本発明の半導体装置に使用される基板の部分断
面図。
面図。
１・・・Ｓｉ基板
２・・・歪ＳｉＧｅ層
３，４，３４，３５・・・絶縁層
４・・・絶縁層
５・・・緩和Ｓｉ層
６・・・緩和ＳｉＧｅ層
７・・・歪Ｓｉ層
８，１０・・・Ｐ型ウェル領域
９，１１・・・Ｎ型ウェル領域
１２，１４，２０，２２・・・ソース領域
１３，１５，２１，２３・・・ドレイン領域
１６，１８，２４，２６・・・ゲート絶縁層
１７，１９，２５，２７・・・ゲート電極層
２８〜３３・・・電極
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/78 ６２７Ｄ
(72)発明者 畠山 哲夫
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝 研究開発センター内
(72)発明者 杉山 直治
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝 研究開発センター内
(72)発明者 高木 信一
神奈川県横浜市磯子区新杉田町８番地
株式会社東芝 横浜事業所内
(56)参考文献 特開 平９−219524（ＪＰ，Ａ)
特開2000−31491（ＪＰ，Ａ)
特開 平９−321307（ＪＰ，Ａ)
特開 平10−107294（ＪＰ，Ａ)
特開 平７−153960（ＪＰ，Ａ)
特開 平11−97377（ＪＰ，Ａ)
特開2000−150408（ＪＰ，Ａ)
特開 平５−299345（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/265
H01L 21/336
H01L 27/08
H01L 27/12
H01L 29/786
Claims (19)
- 【請求項１】半導体層と、 前記半導体層上の 第１絶縁層と、前記第１絶縁層上の 第１半導体層と、 前記第１半導体層上に選択的に形成された第２絶縁層
と、前記第２絶縁層上の 第２半導体層と、 前記第１半導体層とは異なる組成で前記第１半導体層上
に積層して形成され、格子歪を有する第３半導体層とを
備え、 前記第２半導体層がチャネル領域として使用された電界
効果トランジスタ及び前記第３半導体層がチャネル領域
として使用された電界効果トランジスタとにより集積回
路が構成されていることを特徴とする半導体装置。 - 【請求項２】半導体層と、 前記半導体層上の 第１絶縁層と、前記第１絶縁層上の 第１半導体層と、 前記第１半導体層上に選択的に形成された第２絶縁層
と、前記第２絶縁層上の 第２半導体層と、 前記第２半導体層とは異なる組成で前記第２半導体層上
に積層して形成され、格子歪を有する第４半導体層とを
備え、 前記第１半導体層がチャネル領域として使用された電界
効果トランジスタ及び第４半導体層がチャネル領域とし
て使用された電界効果トランジスタとにより集積回路が
構成されていることを特徴とする半導体装置。 - 【請求項３】半導体層と、 前記半導体層上の 第１絶縁層と、前記第１絶縁層上の 第１半導体層と、 前記第１半導体層上に選択的に形成された第２絶縁層
と、前記第２絶縁層上の 第２半導体層と、 前記第１半導体層とは異なる組成で前記第１半導体層上
に積層して形成され、格子歪を有する第３半導体層と、 前記第２半導体層とは異なる組成で前記第２半導体層上
に積層して形成され、格子歪を有する第４半導体層とを
備え、 前記第３半導体層がチャネル領域として使用された電界
効果トランジスタ及び第４半導体層がチャネル領域とし
て使用された電界効果トランジスタとにより集積回路が
構成されていることを特徴とする半導体装置。 - 【請求項４】前記第３半導体層は、前記第１半導体層と
は異なる格子定数を有し、圧縮歪みを有することを特徴
とする請求項１又は３記載の半導体装置。 - 【請求項５】前記第４半導体層は、前記第２半導体層と
は異なる格子定数を有し、引っ張り歪みを有することを
特徴とする請求項２又は請求項３記載の半導体装置。 - 【請求項６】前記第１半導体層はＳｉ単結晶層であり、
前記第２半導体層はＳｉＧｅ混晶層であることを特徴と
する請求項１乃至請求項５記載の半導体装置。 - 【請求項７】前記第１半導体層はＳｉＧｅ混晶層であ
り、前記第２半導体層はＳｉＧｅ混晶層であることを特
徴とする請求項２記載の半導体装置。 - 【請求項８】前記第１半導体層はＳｉＧｅ混晶層であ
り、前記第２半導体層はＳｉ単結晶層であるこ とを特徴
とする請求項１記載の半導体装置。 - 【請求項９】前記第１半導体層はＳｉ、Ｂ、Ａｓ、Ｐ、
Ｃ、Ｇｅ、Ｇａ、Ｉｎ、Ａｌ、Ｚｎ、Ｓｅから選ばれた
少なくとも一つの材料で構成される結晶または混晶層で
あることを特徴とする請求項１乃至請求項５記載の半導
体装置。 - 【請求項１０】前記半導体層は、ＧａＡｓ、ＺｎＳｅ、
ＳｉＣ、Ｇｅ、ＳｉＧｅ、サファイア、有機ガラス、無
機ガラス、プラスチックから選ばれた少なくとも一つの
材料で構成される基板と積層されていることを特徴とす
る請求項１乃至請求項５記載の半導体装置。 - 【請求項１１】前記第２絶縁層と前記第２半導体層と
は、ウェハーの張り合わせ技術により一体化されている
ことを特徴とする請求項１乃至請求項５記載の半導体装
置。 - 【請求項１２】前記第１半導体層の厚さが１００ｎｍ以
下であることを特徴とする請求項１乃至請求項５記載の
半導体装置。 - 【請求項１３】半導体基板と、前記半導体基板上に積層
された第１半導体層と、及び前記第１半導体層上に積層
された第２半導体層とを備える積層体を形成する工程
と、前記積層体内部に、イオン注入によるダメージ・ピ
ークと濃度ピークが前記積層体内部において異なる深さ
となる条件で、前記第２半導体層側から酸素をイオン注
入する工程と、 前記積層体を加熱し、前記積層体内部に注入された酸素
と前記積層体構成材料との酸化物を形成することによ
り、前記積層体内部の、前記半導体基板と第１半導体層
との界面に第１絶縁層、前記第１半導体層と第２半導体
層との界面に第２絶縁層を、互いに前記第１半導体層を
介して離間するよう形成する工程と、 前記第１半導体層を選択的に露出させ、前記第１半導体
層上に、前記第１半導体層とは異なる組成で、格子歪を
有する第３半導体層を形成する工程と、 前記第２半導体層をチャネル領域として使用する電界効
果トランジスタ、及び前記第３半導体層をチャネル領域
として使用する電界効果トランジスタを有する集積回路
を形成する工程とを行うことを特徴とする半導体装置の
製造方法。 - 【請求項１４】半導体基板と、前記半導体基板上に積層
され前記半導体基板とは異なる組成の半導体層とを備え
る積層体を形成する工程と、 前記積層体内部に、イオン注入によるダメージ・ピーク
と濃度ピークが前記積層体内部において異なる深さとな
る条件で、前記半導体層側から酸素をイオン注入する工
程と、 前記積層体を加熱し、前記積層体内部に注入された酸素
と前記積層体構成材料との酸化物を形成することによ
り、前記半導体基板内部に第１絶縁層、前記半導体基板
と半導体層との界面に第２絶縁層、前記第１絶縁層と前
記第２絶縁層との間に第１半導体層、及び前記第２絶縁
層より浅い位置に第２半導体層を形成する工程と、 前記第２半導体層上に、前記第２半導体層とは異なる組
成で、格子歪を有する第４半導体層を形成する工程と、 前記第１半導体層を選択的に露出させ前記第１半導体層
をチャネル領域として使用する電界効果トランジスタ、
及び前記第４半導体層をチャネル領域として使用する電
界効果トランジスタを有する集積回路を形成する工程を
行うことを特徴とする半導体装置の製造方法。 - 【請求項１５】半導体基板と、前記半導体基板上に積層
され前記半導体基板とは異なる組成の半導体層とを備え
る積層体を形成する工程と、 前記積層体内部に、イオン注入によるダメージ・ピーク
と濃度ピークが前記積層体内部において異なる深さとな
る条件で、前記半導体層側から酸素をイオン注入する工
程と、 前記積層体を加熱し、前記積層体内部に注入された酸素
と前記積層体構成材料との酸化物を形成することによ
り、前記半導体基板と前記半導体層との界面に第１絶縁
層、前記半導体層内部であって前記第１絶縁層よりも浅
い位置に第２絶縁層、前記第１絶縁層及び第２絶縁層と
の間に第１半導体層、及び前記第２絶縁層よりも浅い位
置に第２半導体層を形成する工程と、 前記第２半導体層上に、前記第２半導体層とは異なる組
成で、格子歪を有する第４半導体層を形成する工程と、 前記第１半導体層を選択的に露出させ前記第１半導体層
をチャネル領域として使用する電界効果トランジスタ、
及び前記第４半導体層をチャネル領域として使用する電
界効果トランジスタを有する集積回路を形成する工程を
行うことを特徴とする半導体装置の製造方法。 - 【請求項１６】半導体基板と、前記半導体基板上に積層
され前記半導体基板とは異なる組成の半導体層とを備え
る積層体を形成する工程と、 前記積層体内部に、イオン注入によるダメージ・ピーク
と濃度ピークが前記積層体内部において異なる深さとな
る条件で、前記半導体層側から酸素をイオン注入する工
程と、 前記積層体を加熱し、前記積層体内部に注入された酸素
と前記積層体構成材料との酸化物を形成することによ
り、前記半導体基板内部に第１絶縁層、前記半導体基板
と半導体層との界面に第２絶縁層、前記第１絶縁層と第
２絶縁層との間に第１半導体層、及び前記第２絶縁層よ
りも浅い位置に第２半導体層を形成する工程と、 前記第２半導体層上に、前記第２半導体層とは異なる組
成で、格子歪を有する第４半導体層を形成する工程と、 前記第１半導体層を選択的に露出させ、前記第１半導体
層上に、前記第１半導体層とは異なる組成で、格子歪を
有する第３半導体層を形成する工程と、 前記第３半導体層をチャネル領域として使用する電界効
果トランジスタ、及び前記第４半導体層をチャネル領域
として使用する電界効果トランジスタを有する集積回路
を形成する工程とを行うことを特徴とする半導体装置の
製造方法。 - 【請求項１７】半導体層上に第１絶縁層を介して第１半
導体層が積層されてなるＳＯＩ基板の前記第１半導体層
上に第２絶縁層を形成する工程と、 前記半導体層とは異なる組成の第２半導体層を、前記第
２絶縁層に張り合わせる工程と、 前記第１半導体層を選択的に露出させ、前記第１半導体
層上に、前記第１半導体層とは異なる組成で、格子歪を
有する第３半導体層を形成する工程と、 前記第２半導体層をチャネル領域として使用する電界効
果トランジスタ、及び前記第３半導体層をチャネル領域
として使用する電界効果トランジスタを有する集積回路
を形成する工程とを行うことを特徴とする半導体装置の
製造方法。 - 【請求項１８】半導体層上に第１絶縁層を介して第１半
導体層が積層されてなるＳＯＩ基板の前記第１半導体層
上に第２絶縁層を形成する工程と、 前記半導体層とは異なる組成の第２半導体層を、前記第
２絶縁層に張り合わせる工程と、 前記第２絶縁層上の第２半導体層上に、前記第２半導体
層とは異なる組成で、格子歪を有する第４半導体層を形
成する工程と、 前記第１半導体層を選択的に露出させ前記第１半導体層
をチャネル領域として使用する電界効果トランジスタ、
及び前記第４半導体層をチャネル領域として使用する電
界効果トランジスタを有する集積回路を形成する工程を
行うことを特徴とする半導体装置の製造方法。 - 【請求項１９】半導体層上に第１絶縁層を介して第１半
導体層が積層されてなるＳＯＩ基板の前記第１ 半導体層
上に第２絶縁層を形成する工程と、 前記半導体層とは異なる組成の第２半導体層を、前記第
２絶縁層に張り合わせる工程と、 前記第２半導体層上に、前記第２半導体層とは異なる組
成で、格子歪を有する第４半導体層を形成する工程と、 前記第１半導体層を選択的に露出させ、前記第１半導体
層上に、前記第１半導体層とは異なる組成で、格子歪を
有する第３半導体層を形成する工程と、 前記第３半導体層をチャネル領域として使用する電界効
果トランジスタ、及び前記第４半導体層をチャネル領域
として使用する電界効果トランジスタを有する集積回路
を形成する工程とを行うことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000065911A JP3512701B2 (ja) | 2000-03-10 | 2000-03-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000065911A JP3512701B2 (ja) | 2000-03-10 | 2000-03-10 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001257351A JP2001257351A (ja) | 2001-09-21 |
| JP3512701B2 true JP3512701B2 (ja) | 2004-03-31 |
Family
ID=18585359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000065911A Expired - Fee Related JP3512701B2 (ja) | 2000-03-10 | 2000-03-10 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3512701B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9899272B2 (en) | 2015-09-24 | 2018-02-20 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices including complementary metal oxide semiconductor transistors |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3506694B1 (ja) | 2002-09-02 | 2004-03-15 | 沖電気工業株式会社 | Ｍｏｓｆｅｔデバイス及びその製造方法 |
| WO2004064148A1 (en) * | 2003-01-08 | 2004-07-29 | International Business Machines Corporation | High performance embedded dram technology with strained silicon |
| WO2005013375A1 (ja) * | 2003-08-05 | 2005-02-10 | Fujitsu Limited | 半導体装置及びその製造方法 |
| JP2005286341A (ja) * | 2004-03-30 | 2005-10-13 | Samsung Electronics Co Ltd | 低ノイズ及び高性能のｌｓｉ素子、レイアウト及びその製造方法 |
| WO2005112129A1 (ja) * | 2004-05-13 | 2005-11-24 | Fujitsu Limited | 半導体装置およびその製造方法、半導体基板の製造方法 |
| JP4751825B2 (ja) * | 2004-05-13 | 2011-08-17 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法、半導体基板およびその製造方法 |
| JP2008505488A (ja) * | 2004-06-30 | 2008-02-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 特徴の異なる結晶性半導体領域を有する基板の形成技術 |
| JP2006032785A (ja) * | 2004-07-20 | 2006-02-02 | Sumco Corp | Ｓｏｉ基板の製造方法及びｓｏｉ基板 |
| US7384829B2 (en) * | 2004-07-23 | 2008-06-10 | International Business Machines Corporation | Patterned strained semiconductor substrate and device |
| JP4706204B2 (ja) * | 2004-08-06 | 2011-06-22 | セイコーエプソン株式会社 | 半導体基板の製造方法および半導体装置の製造方法 |
| US7141457B2 (en) * | 2004-11-18 | 2006-11-28 | International Business Machines Corporation | Method to form Si-containing SOI and underlying substrate with different orientations |
| US9153645B2 (en) | 2005-05-17 | 2015-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication |
| US8324660B2 (en) | 2005-05-17 | 2012-12-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication |
| JP2007027194A (ja) * | 2005-07-12 | 2007-02-01 | Renesas Technology Corp | 半導体装置 |
| US7777250B2 (en) | 2006-03-24 | 2010-08-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lattice-mismatched semiconductor structures and related methods for device fabrication |
| WO2008030574A1 (en) | 2006-09-07 | 2008-03-13 | Amberwave Systems Corporation | Defect reduction using aspect ratio trapping |
| US7875958B2 (en) | 2006-09-27 | 2011-01-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures |
| US20080187018A1 (en) | 2006-10-19 | 2008-08-07 | Amberwave Systems Corporation | Distributed feedback lasers formed via aspect ratio trapping |
| US8237151B2 (en) | 2009-01-09 | 2012-08-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Diode-based devices and methods for making the same |
| US8304805B2 (en) | 2009-01-09 | 2012-11-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor diodes fabricated by aspect ratio trapping with coalesced films |
| WO2008124154A2 (en) | 2007-04-09 | 2008-10-16 | Amberwave Systems Corporation | Photovoltaics on silicon |
| US7825328B2 (en) | 2007-04-09 | 2010-11-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Nitride-based multi-junction solar cell modules and methods for making the same |
| US8329541B2 (en) | 2007-06-15 | 2012-12-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | InP-based transistor fabrication |
| WO2009035746A2 (en) | 2007-09-07 | 2009-03-19 | Amberwave Systems Corporation | Multi-junction solar cells |
| JP5231029B2 (ja) * | 2008-01-22 | 2013-07-10 | 株式会社日立製作所 | 磁気論理素子 |
| US8183667B2 (en) | 2008-06-03 | 2012-05-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Epitaxial growth of crystalline material |
| US8274097B2 (en) | 2008-07-01 | 2012-09-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reduction of edge effects from aspect ratio trapping |
| US8981427B2 (en) | 2008-07-15 | 2015-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Polishing of small composite semiconductor materials |
| US8034697B2 (en) | 2008-09-19 | 2011-10-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Formation of devices by epitaxial layer overgrowth |
| US20100072515A1 (en) | 2008-09-19 | 2010-03-25 | Amberwave Systems Corporation | Fabrication and structures of crystalline material |
| US8253211B2 (en) | 2008-09-24 | 2012-08-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor sensor structures with reduced dislocation defect densities |
| US8629446B2 (en) | 2009-04-02 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Devices formed from a non-polar plane of a crystalline material and method of making the same |
| JP2013016789A (ja) * | 2011-06-10 | 2013-01-24 | Sumitomo Chemical Co Ltd | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
-
2000
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9899272B2 (en) | 2015-09-24 | 2018-02-20 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices including complementary metal oxide semiconductor transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001257351A (ja) | 2001-09-21 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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