JP2007027194A - 半導体装置 - Google Patents

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Abstract

【課題】 デバイス特性のばらつきが抑制された半導体装置を提供する。
【解決手段】 半導体装置は、半導体基板１０と、半導体基板１０上に形成された複数のＭＯＳトランジスタと、ＭＯＳトランジスタに応力（Ｆ２）を発生させるＳｉＮ膜４とを備える。半導体基板１０上には、ＭＯＳトランジスタのサイズが相対的に小さいメモリセルアレイ部と、該ＭＯＳトランジスタのサイズが相対的に大きい周辺回路部とが形成される。デバイス特性をコントロールする観点から、メモリセルアレイ部におけるＳｉＮ膜４の配置等が適宜調整される。たとえば、ＳＲＡＭメモリセルにおけるドライバ／アクセス／ロードトランジスタ上に各々異なるＳｉＮ膜４が形成される。
【選択図】 図２

Description

本発明は、半導体装置に関し、特に、ＰＭＯＳ（Ｐ−Ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）およびＮＭＯＳ（Ｎ−Ｃｈａｎｎｅｌ ＭＯＳ）を有する半導体装置に関する。
ＭＯＳトランジスタを有する半導体装置においては、トランジスタの性能を向上させる観点から、ライナー膜やコンタクト層間膜によってＭＯＳトランジスタに歪みストレスを与えることが従来から行なわれている。ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ（以下、単にＰＭＯＳおよびＮＭＯＳと称する場合がある。）の結合回路を含むＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）デバイスにおいては、ＰＭＯＳ／ＮＭＯＳにおけるキャリヤである正孔／電子の移動度を向上させるため、ＰＭＯＳには圧縮応力を与え、ＮＭＯＳには引張応力を与えることが従来から行なわれている。
特開２００４−１２８１８５号公報
低電圧動作を行なう微細セル（たとえば０．１８μｍルール以降の微細なデザインルールを用いるＳＲＡＭメモリセル）においては、デバイスの特性をより詳細にコントロールしたいという要請がある。これに対し、歪みストレスを与える応力印加膜の配置などを調整することが有効であると考えられる。
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、デバイス特性のばらつきが抑制された半導体装置を提供することにある。
本発明に係る半導体装置は、１つの局面では、半導体基板と、半導体基板上に形成された複数のＭＯＳトランジスタと、ＭＯＳトランジスタに応力を発生させる応力印加膜とを備える。半導体基板上には、ＭＯＳトランジスタのサイズが相対的に小さい第１部分と、該ＭＯＳトランジスタのサイズが相対的に大きい第２部分とが形成される。一例として、応力印加膜は、第１部分上に形成された上層膜と、第２部分上に形成された他の上層膜とを含み、上層膜は他の上層膜と比較して小さな応力を発生させる。他の例として、応力印加膜は、第２部分上にのみ選択的に設けられる。
本発明に係る半導体装置は、他の局面では、メモリセルアレイ部と、メモリセルアレイ部の周辺に設けられた周辺回路部とを備える。メモリセルアレイ部は、第１ＮＭＯＳトランジスタおよび第１ＰＭＯＳトランジスタを有し、周辺回路部は、第１ＮＭＯＳトランジスタおよび第１ＰＭＯＳトランジスタよりもサイズの大きい第２ＮＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタを有する。第１と第２ＮＭＯＳトランジスタおよび第１と第２ＰＭＯＳトランジスタに応力を発生させる応力印加膜が形成される。一例として、応力印加膜は、第１と第２ＮＭＯＳトランジスタ上に形成された第１応力印加膜と、第１と第２ＰＭＯＳトランジスタ上に形成された第２応力印加膜とを含む。ここで、第１応力印加膜は引張応力を発生させ、第２応力印加膜は圧縮応力を発生させる。他の例として、応力印加膜は、第１と第２ＮＭＯＳトランジスタ上および第１ＰＭＯＳトランジスタ上に形成された第１応力印加膜と、第２ＰＭＯＳトランジスタ上に形成された第２応力印加膜とを含む。ここで、第１応力印加膜は引張応力を発生させ、第２応力印加膜は圧縮応力を発生させる。さらに他の例として、応力印加膜は、第２ＮＭＯＳトランジスタ上に形成された第１応力印加膜と、第１ＮＭＯＳトランジスタ上および第１と第２ＰＭＯＳトランジスタ上に形成された第２応力印加膜とを含む。ここで、第１応力印加膜は引張応力を発生させ、第２応力印加膜は圧縮応力を発生させる。
本発明に係る半導体装置は、さらに他の局面では、メモリセルアレイ部を備える。メモリセルアレイ部は、第１導電型のウェル領域上に形成された第１と第２ドライバＭＯＳトランジスタおよび第１と第２アクセスＭＯＳトランジスタと、第２導電型のウェル領域上に形成された第１と第２ロードＭＯＳトランジスタと、第１と第２ドライバＭＯＳトランジスタ、第１と第２ロードＭＯＳトランジスタおよび第１と第２アクセスＭＯＳトランジスタに引張応力または圧縮応力を発生させる応力印加膜とを有する。一例として、応力印加膜は、第１と第２ドライバＭＯＳトランジスタ上および第１と第２ロードＭＯＳトランジスタ上に形成された第１応力印加膜と、第１と第２アクセスＭＯＳトランジスタ上に形成された第２応力印加膜とを含む。ここで、第１応力印加膜は引張応力および圧縮応力のうち一方の応力を生じさせ、第２応力印加膜は上記一方の応力と反対方向の応力を生じさせる。他の例として、応力印加膜は、第１と第２ドライバＭＯＳトランジスタ上に形成された第１応力印加膜と、第１と第２アクセスＭＯＳトランジスタ上および第１と第２ロードＭＯＳトランジスタ上に形成された第２応力印加膜とを含む。ここで、第１応力印加膜は引張応力および圧縮応力のうち一方の応力を生じさせ、第２応力印加膜は上記一方の応力と反対方向の応力を生じさせる。さらに他の例として、応力印加膜は、第１と第２ドライバＭＯＳトランジスタ上に形成された第１応力印加膜と、第１と第２ロードＭＯＳトランジスタ上に形成された第２応力印加膜と、第１と第２アクセスＭＯＳトランジスタ上に形成された第３応力印加膜とを含む。ここで、第１から第３応力印加膜は、向きまたは大きさがそれぞれ異なる応力を生じさせる。
本発明によれば、ＣＭＯＳデバイスにおいて、複数の応力印加膜を使い分けることでデバイスの特性をコントロールすることができる。
以下に、本発明に基づく半導体装置の実施の形態について説明する。なお、同一または相当する部分に同一の参照符号を付し、その説明を繰返さない場合がある。
図１は、本発明の１つの実施の形態に係る半導体装置の構成を模式的に示した図である。図１を参照して、本実施の形態に係る半導体装置１００は、「第１部分」としてのメモリセルアレイ部１１０と、「第２部分」としての周辺回路部１２０（ロジック回路部）とを備える。メモリセルアレイ部１１０は、メモリセル１を有する。メモリセル１は、ＮＭＯＳトランジスタ１１０ＮおよびＰＭＯＳトランジスタ１１０Ｐを有する。ＮＭＯＳトランジスタ１１０Ｎは、第１と第２ドライバＭＯＳトランジスタＤＮ１，ＤＮ２と、第１と第２アクセスＭＯＳトランジスタＡＮ３，ＡＮ４とを含む。また、ＰＭＯＳトランジスタ１１０Ｐは、第１と第２ロードＭＯＳトランジスタＬＰ１，ＬＰ２を含む。すなわち、メモリセル１は、６つのＭＯＳトランジスタを含むフルＣＭＯＳ−ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルである。周辺回路部１２０は、ＮＭＯＳトランジスタ１２０ＮおよびＰＭＯＳトランジスタ１２０Ｐを有する。ＮＭＯＳトランジスタ１１０ＮおよびＰＭＯＳトランジスタ１１０Ｐのゲート長は相対的に小さく（たとえば、０．１８μｍ以下程度）、ＮＭＯＳトランジスタ１２０ＮおよびＰＭＯＳトランジスタ１２０Ｐのゲート長は相対的に大きい（たとえば、０．８μｍ程度）。
図２は、半導体装置１００に含まれるＭＯＳトランジスタ（ＮＭＯＳトランジスタ１１０Ｎ，１２０ＮおよびＰＭＯＳトランジスタ１１０Ｐ，１２０Ｐ）を示した断面図である。図２を参照して、分離領域７が形成された半導体基板１０上にゲート絶縁膜３Ｂを介してゲート電極３が形成されている。ゲート電極３の側壁上にはサイドウォール絶縁膜３Ａが形成されている。半導体基板１０におけるゲート電極３の両側には、活性領域２が形成されている。以上の構成により、ＭＯＳトランジスタが構成される。そして、活性領域２上からゲート電極３上に亘って、ＳｉＮ膜４が形成されている。ＳｉＮ膜４は、ここでは、コンタクトホール形成時のエッチングストッパとして利用される「ライナー膜」である。そして、ＳｉＮ膜４は、ＮＭＯＳトランジスタ１１０Ｎ，１２０ＮおよびＰＭＯＳトランジスタ１１０Ｐ，１２０Ｐに引張応力または圧縮応力を与える「応力印加膜」として機能する。図２に示す例では、ＳｉＮ膜４に引張応力Ｆ１が生じ、ＭＯＳトランジスタに圧縮応力Ｆ２が生じている。すなわち、図２に示す例では、ＳｉＮ膜４は、ＭＯＳトランジスタに圧縮応力を生じさせている。
図３は、半導体装置１００におけるメモリセルアレイ部１１０のレイアウトを示した図である。また、図４は、図３に示すメモリセル１の等価回路図である。
図３を参照して、上記ＳＲＡＭのワード線は、矢印ＷＬ方向に延在し、該ＳＲＡＭのビット線は、ワード線に直交する方向（矢印ＢＬ方向）に延在する。ここで、メモリセル１は、ビット線の延在方向よりもワード線の延在方向に長い。図１から図３においては、Ｐ型（第１導電型）のＰウェル（Ｐ−ｗｅｌｌ）領域（第１ウェル領域）、Ｎ型（第２導電型）のＮウェル（Ｎ−ｗｅｌｌ）領域（第２ウェル領域）およびＰ型（第１導電型）のＰウェル領域（第３ウェル領域）がワード線の延在方向（矢印ＷＬ方向）に並んで設けられている。
上記の第１ウェル領域に、ＮＭＯＳトランジスタである第１ドライバＭＯＳトランジスタＤＮ１と、第１アクセスＭＯＳトランジスタＡＮ３とが形成される。そして、第２ウェル領域に、ＰＭＯＳトランジスタである第１と第２ロードＭＯＳトランジスタＬＰ１，ＬＰ２が形成される。さらに、第３ウェル領域に、ＮＭＯＳトランジスタである第２ドライバＭＯＳトランジスタＤＮ２と、第２アクセスＭＯＳトランジスタＡＮ４とが形成される。
Ｐウェル領域は、選択的にリンなどのＮ型不純物が注入された活性領域２Ｎを有し、Ｎウェル領域は、選択的にボロン等のＰ型不純物が注入された活性領域２Ｐを有する。
図３において、複数の活性領域２の間には分離領域７（図２参照）が形成されている。
第１と第２ドライバＭＯＳトランジスタＤＮ１，ＤＮ２、および、第１と第２アクセスＭＯＳトランジスタＡＮ３，ＡＮ４は、ソース／ドレインとなる領域を含む活性領域２Ｎと、ポリシリコン配線であるゲート電極３とにより形成される。第１と第２ロードＭＯＳトランジスタＬＰ１，ＬＰ２は、ソース／ドレインとなる領域を含む活性領域２Ｐと、ポリシリコン配線であるゲート電極３とにより形成される。
複数のゲート電極３は、図３に示すように、同じ方向に延在する。すなわち、複数のゲート電極３は、ワード線が延在する方向（矢印ＷＬ方向）であって、Ｐウェル領域とＮウェル領域とが並ぶ方向に延在する。
活性領域２およびゲート電極３を覆うように、図示しない層間絶縁膜が形成されており、該層間絶縁膜に活性領域２およびゲート電極３に達するコンタクト部が形成される。このコンタクト部内にたとえばタングステン、銅、アルミニウムなどを含む導電層を埋め込んでダマシン配線が形成される。この埋め込み配線を介して、第１ドライバＭＯＳトランジスタＤＮ１および第１アクセスＭＯＳトランジスタＡＮ３のソース／ドレインと、第１ロードＭＯＳトランジスタＬＰ１のドレインと、第２ドライバＭＯＳトランジスタＤＮ２および第２ロードＭＯＳトランジスタＬＰ２のゲート電極とが接続される。この端子（埋め込み配線）が、図４に示す等価回路図の記憶ノードＮＡに対応する。
同様に、第２ドライバＭＯＳトランジスタＤＮ２および第２アクセスＭＯＳトランジスタＡＮ４のソース／ドレインと、第２ロードＭＯＳトランジスタＬＰ２のドレインとは、他の埋め込み配線を介して、第１ドライバＭＯＳトランジスタＤＮ１および第１ロードＭＯＳトランジスタＬＰ１のゲート電極に接続される。この端子（他の埋め込み配線）が図４に示す等価回路図の記憶ノードＮＢに対応する。
図４に示すように、メモリセル１は、第１と第２インバータと、２つのアクセスＭＯＳトランジスタＡＮ３，ＡＮ４とを有する。ここで、第１インバータは、第１ドライバＭＯＳトランジスタＤＮ１と第１ロードＭＯＳトランジスタＬＰ１とを含む。そして、第２インバータは、第２ドライバＭＯＳトランジスタＤＮ２と第２ロードＭＯＳトランジスタＬＰ２とを含む。
第１インバータと第２インバータは互いの入力と出力とを接続したフリップフロップを形成し、フリップフロップの第１の記憶ノードＮＡに第１アクセスＭＯＳトランジスタＡＮ３のソース／ドレイン（活性領域）が接続され、フリップフロップの第２の記憶ノードＮＢに第２アクセスＭＯＳトランジスタＡＮ４のソース／ドレイン（活性領域）が接続される。
記憶ノードＮＡは、第１アクセスＭＯＳトランジスタＡＮ３を介してビット線ＢＬ１に接続され、記憶ノードＮＢは、第２アクセスＭＯＳトランジスタＡＮ４を介してビット線ＢＬ２に接続される。さらに第１と第２アクセスＭＯＳトランジスタＡＮ３，ＡＮ４のゲート電極はワード線ＷＬに接続され、第１と第２ロードＭＯＳトランジスタＬＰ１，ＬＰ２のソースは電源線ＶＤＤに接続され、第１と第２ドライバＭＯＳトランジスタＤＮ１，ＤＮ２のソースは接地線に接続されている。
一般に、ＭＯＳトランジスタに応力を与えて歪みを発生させることで、電子や正孔の移動度が変化することが知られている。ＭＯＳトランジスタに応力を生じさせるために、上記のＳｉＮ膜４が用いられる。本実施の形態に係る半導体装置１００のメモリセルアレイ部１１０においては、以下に述べるように、ＳｉＮ膜４の配置が適宜変更される。また、半導体装置１００の周辺回路部１２０においては、典型的には、ＮＭＯＳトランジスタ１２０Ｎ上に該トランジスタに引張応力を生じさせる「第１ＳｉＮ膜」が形成され、ＰＭＯＳトランジスタ１２０Ｐ上に該トランジスタに圧縮応力を生じさせる「第２ＳｉＮ膜」が形成される。
図５は、メモリセルアレイ部１１０上に形成される応力印加膜のレイアウトの一例を示した図である。また、図６は、図５におけるＶI−ＶI断面図である。図５，図６に示す例では、メモリセルアレイ部１１０において、ＳｉＮ膜４は、Ｐウェル上に形成され、ＮＭＯＳトランジスタ（第１と第２ドライバＭＯＳトランジスタＤＮ１，ＤＮ２および第１と第２アクセスＭＯＳトランジスタＡＮ３，ＡＮ４）に引張応力を生じさせる第１ＳｉＮ膜４Ａと、Ｎウェル上に形成され、ＰＭＯＳトランジスタ（第１と第２ロードＭＯＳトランジスタＬＰ１，ＬＰ２）に圧縮応力を生じさせる第２ＳｉＮ膜４Ｂとを含む。なお、図５において、第２ＳｉＮ膜４Ｂは図示されておらず、第１ＳｉＮ膜４Ａが形成されていない部分に第２ＳｉＮ膜４Ｂが形成される。一般に、ＮＭＯＳトランジスタに引張応力を生じさせ、ＰＭＯＳトランジスタに圧縮応力を生じさせることで、該トランジスタにおけるキャリヤ（電子または正孔）の移動度が顕著に向上する。したがって、上記のようなＳｉＮ膜を設けることで、メモリセルアレイ部１１０および周辺回路部１２０において、電子および正孔の移動度を向上させることができる。
第１と第２ＳｉＮ膜４Ａ，４Ｂとしては、たとえば、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜されるＳｉＮ膜、（プロセスの低温化が可能な）プラズマＣＶＤ法によって成膜されるＳｉＮ膜、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜されるＳｉＮ膜などが用いられる。減圧ＣＶＤ法によるＳｉＮ膜としては、たとえば、ＳｉＨ2Ｃｌ2ガスを使用したＤＣＳ（ＤｉＣｈｌｏｒｏＳｉｌｉｎｅ）−ＳｉＮや、Ｓｉ2Ｈ2Ｃｌ4ガスを使用したＨＣＤ（ＨｅｘｏＣｈｌｏｒｏＤｉｓｉｌｉｎｅ）−ＳｉＮや、枚葉式窒化膜装置においてＳｉＨ4／ＮＨ3などのガスを使用して形成されたＳｉＮなどが用いられる。プラズマＣＶＤ法によるＳｉＮ膜としては、たとえば、ＳｉＨ4／ＮＨ3などのガスを使用して形成されたＰ−ＳｉＮなどが用いられる。
第１と第２ＳｉＮ膜４Ａ，４Ｂの膜応力の向き（引張／圧縮）および大きさについては、上記の膜を使い分けることによりコントロールすることが可能である。ＭＯＳトランジスタに引張応力を生じさせる第１ＳｉＮ膜４Ａとしては、たとえば、ＨＣＤ−ＳｉＮや枚葉式窒化膜装置によるＳｉＮが用いられ、ＭＯＳトランジスタに圧縮応力を生じさせる第２ＳｉＮ膜４Ｂとしては、たとえば、プラズマＣＶＤ法によるＰ−ＳｉＮなどが用いられる。一般に、ＳｉＮ膜中の窒素含有率を高くすると、膜応力は大きくなる。ＨＣＤ−ＳｉＮや枚葉式窒化膜装置によるＳｉＮに関しては、窒化ガスの組成比を高くしたり、成膜温度を高くしたりすることで、応力は大きくなる。プラズマＣＶＤ法によるＰ−ＳｉＮに関しては、プラズマ処理時に併用される高周波電圧および低周波電圧のうち、低周波電圧を上げることで、膜応力は圧縮側（ＭＯＳトランジスタに圧縮応力を生じさせる側）に大きくなる。なお、上記低周波電圧を下げることで、ＭＯＳトランジスタに引張応力を生じさせるＰ−ＳｉＮを形成することも可能である。すなわち、成膜条件を調整することで、所望の膜応力を実現することが可能である。
図７は、メモリセルアレイ部１１０上に形成される応力印加膜のレイアウトの他の例を示した図である。図７に示す例では、ＭＯＳトランジスタに引張応力を生じさせる第１ＳｉＮ膜４Ａがメモリセルアレイ部１１０の全面に形成されている。この場合、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの双方に引張応力が生じる。したがって、上記のようなＳｉＮ膜４を設けることで、周辺回路部１２０においては電子および正孔の移動度が向上する一方で、メモリセルアレイ部１１０においては以下のような現象が生じる。すなわち、ＮＭＯＳトランジスタである第１と第２ドライバＭＯＳトランジスタＤＮ１，ＤＮ２および第１と第２アクセスＭＯＳトランジスタＡＮ３，ＡＮ４に関しては、キャリヤである電子の移動度が向上する。一方、ＰＭＯＳトランジスタである第１と第２ロードＭＯＳトランジスタＬＰ１，ＬＰ２に関しては、キャリヤである正孔の移動度は若干低下し、ソース−ドレイン間に流れる電流（Ｉds）が小さくなる。この結果、Ｉdsのばらつき（ΔＩds）の絶対値が小さくなる。低電圧動作を行なうＳＲＡＭメモリセルにおいては、ＳｉＮ膜４の歪みばらつきに起因した特性のばらつきが問題になる場合があるが、図７に示す例によれば、ＳＲＡＭメモリセルにおけるロードトランジスタの特性のばらつき（ΔＩds）を抑制することができる。
上記のようにＳｉＮ膜４によってトランジスタのＩdsを抑えることにより、活性領域２の幅を拡大してもドライバ／アクセス／ロードトランジスタのバランスを保つことが可能である。活性領域の幅を大きく形成することにより、デバイスの特性のばらつきがさらに抑制される。さらに、図７に示す例によれば、ロードトランジスタのＩdsが抑制されるため、書き込みマージンが増大する。
なお、図７に示される第１ＳｉＮ膜４Ａに代えて、メモリセルアレイ部１１０の全域に亘って、第２ＳｉＮ膜４Ｂが形成されてもよい。この場合、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの双方に圧縮応力が生じる。したがって、ＰＭＯＳトランジスタである第１と第２ロードＭＯＳトランジスタＬＰ１，ＬＰ２に関しては、キャリヤである正孔の移動度が向上する。一方、ＮＭＯＳトランジスタである第１と第２ドライバＭＯＳトランジスタＤＮ１，ＤＮ２および第１と第２アクセスＭＯＳトランジスタＡＮ３，ＡＮ４に関しては、キャリヤである電子の移動度は若干低下し、Ｉdsが小さくなる。この結果、ΔＩdsの絶対値が小さくなる。すなわち、ＳＲＡＭメモリセルにおけるドライバトランジスタおよびアクセストランジスタの特性のばらつき（ΔＩds）を抑制することができる。
図８は、メモリセルアレイ部１１０上に形成される応力印加膜のレイアウトのさらに他の例を示した図である。また、図９は、図８におけるIＸ−IＸ断面図である。図８，図９に示す例では、メモリセルアレイ部１１０において、ＳｉＮ膜４は、第１と第２ドライバＭＯＳトランジスタＤＮ１，ＤＮ２上に形成され、該トランジスタに引張応力を生じさせる第１ＳｉＮ膜４Ａと、第１と第２アクセスＭＯＳトランジスタＡＮ３，ＡＮ４上および第１と第２ロードＭＯＳトランジスタＬＰ１，ＬＰ２上に形成され、該トランジスタに圧縮応力を生じさせる第２ＳｉＮ膜４Ｂとを含む。なお、図８において、第２ＳｉＮ膜４Ｂは図示されておらず、第１ＳｉＮ膜４Ａが形成されていない部分に第２ＳｉＮ膜４Ｂが形成される。
この場合、周辺回路部１２０においては電子および正孔の移動度が向上する一方で、メモリセルアレイ部１１０においては以下のような現象が生じる。すなわち、ＮＭＯＳトランジスタである第１と第２ドライバＭＯＳトランジスタＤＮ１，ＤＮ２に関しては、キャリヤである電子の移動度が向上し、ＰＭＯＳトランジスタである第１と第２ロードＭＯＳトランジスタＬＰ１，ＬＰ２に関しては、キャリヤである正孔の移動度が向上する。一方、ＮＭＯＳトランジスタである第１と第２アクセスＭＯＳトランジスタＡＮ３，ＡＮ４に関しては、キャリヤである電子の移動度は若干低下し、Ｉdsが小さくなる。この結果、ΔＩdsの絶対値が小さくなる。すなわち、図８，図９に示す例によれば、ＳＲＡＭメモリセルにおけるアクセストランジスタの特性のばらつき（ΔＩds）を抑制することができる。
さらに、図８，図９に示す例では、アクセストランジスタのＩdsに対するドライバトランジスタのＩdsの比が高くなる。一般に、ＳＲＡＭメモリセルにおいては、アクセストランジスタの電流駆動力に対するドライバトランジスタの電流駆動力の比が小さくなると、ビット線接続時に「Ｌ」レベルの記憶ノードの電位が上昇しやすくなり、スタティックノイズマージンが小さくなるため、データ保持安定性が低下する。すなわち、メモリセルの保持データが破壊され、誤動作の原因となる。この電流駆動力の比は、一般にβ比と呼ばれ、通常は、スタティックノイズマージンを確保するためにβ比を３〜４程度に設定する。すなわち、ドライバトランジスタの電流駆動力をアクセストランジスタの電流駆動力よりも高く設定する必要がある。これに対し、図８，図９に示す例では、ドライバトランジスタ上に第１ＳｉＮ膜４Ａを形成し、アクセストランジスタ上に第２ＳｉＮ膜４Ｂを形成することで、上記β比を向上させることが可能である。
図１０は、メモリセルアレイ部１１０上に形成される応力印加膜のレイアウトのさらに他の例を示した図である。図１０に示す例では、メモリセルアレイ部１１０において、ＳｉＮ膜４は、第１と第２ドライバＭＯＳトランジスタＤＮ１，ＤＮ２上および第１と第２ロードＭＯＳトランジスタＬＰ１，ＬＰ２上に形成され、該トランジスタに引張応力を生じさせる第１ＳｉＮ膜４Ａと、第１と第２アクセスＭＯＳトランジスタＡＮ３，ＡＮ４上に形成され、該トランジスタに圧縮応力を生じさせる第２ＳｉＮ膜４Ｂとを含む。なお、図１０において、第２ＳｉＮ膜４Ｂは図示されておらず、第１ＳｉＮ膜４Ａが形成されていない部分に第２ＳｉＮ膜４Ｂが形成される。
この場合、周辺回路部１２０においては電子および正孔の移動度が向上する一方で、メモリセルアレイ部１１０においては以下のような現象が生じる。すなわち、ＮＭＯＳトランジスタである第１と第２ドライバＭＯＳトランジスタＤＮ１，ＤＮ２に関しては、キャリヤである電子の移動度が向上する。一方、ＮＭＯＳトランジスタである第１と第２アクセスＭＯＳトランジスタＡＮ３，ＡＮ４に関しては、キャリヤである電子の移動度は若干低下し、Ｉdsが小さくなる。この結果、ΔＩdsの絶対値が小さくなる。また、ＰＭＯＳトランジスタである第１と第２ロードＭＯＳトランジスタＬＰ１，ＬＰ２に関しては、キャリヤである正孔の移動度が若干低下し、Ｉdsが小さくなる。この結果、ΔＩdsの絶対値が小さくなる。すなわち、図１０に示す例によれば、ＳＲＡＭメモリセルにおけるアクセストランジスタおよびロードトランジスタの特性のばらつき（ΔＩds）を抑制することができる。また、図１０に示す例では、アクセストランジスタのＩdsに対するドライバトランジスタのＩdsの比が高くなる。この結果、β比が向上する。さらに、図１０の例では、ロードトランジスタのＩdsが抑制されることによって、書き込みマージンが増大する。
図１１は、メモリセルアレイ部１１０上に形成される応力印加膜のレイアウトのさらに他の例を示した図である。図１１に示す例では、メモリセルアレイ部１１０において、ＳｉＮ膜４は、第１と第２ドライバＭＯＳトランジスタＤＮ１，ＤＮ２上に形成され、該トランジスタに引張応力を生じさせる第１ＳｉＮ膜４Ａと、第１と第２ロードＭＯＳトランジスタＬＰ１，ＬＰ２上に形成され、該トランジスタに圧縮応力を生じさせる第２ＳｉＮ膜４Ｂと、第１と第２アクセスＭＯＳトランジスタＡＮ３，ＡＮ４上に形成され、該トランジスタに圧縮応力を生じさせる第３ＳｉＮ膜４Ｃとを含む。なお、図１０において、第２ＳｉＮ膜４Ｂは図示されておらず、第１ＳｉＮ膜４Ａおよび第３ＳｉＮ膜４Ｃが形成されていない部分に第２ＳｉＮ膜４Ｂが形成される。
ここで、第１から第３ＳｉＮ膜４Ａ，４Ｂ，４Ｃがドライバ／ロード／アクセストランジスタに生じさせる応力の向き（引張側／圧縮側）および大きさは、それぞれ異なる。すなわち、第１から第３ＳｉＮ膜４Ａ，４Ｂ，４Ｃは、それぞれ異なる膜質を有するＳｉＮ膜である。このようにすることで、メモリセルアレイ部１１０におけるドライバ／ロード／アクセストランジスタに生じる応力をより自在にコントロールすることが可能になる。結果として、デバイスの特性変動を最小化することが可能になる。
図１２は、メモリセルアレイ部１１０の変形例のレイアウトを示した図である。図１２を参照して、本変形例においては、活性領域２Ｎの幅（Ｗ）が全体に亘ってほぼ一定である。図３〜図１１に示す例では、上述したβ比を向上させる観点から、活性領域２ＮにおけるドライバＭＯＳトランジスタＤＮ１，ＤＮ２を構成する部分の幅（Ｗ２：図３参照）が、アクセスＭＯＳトランジスタＡＮ３，ＡＮ４を構成する部分の幅（Ｗ１：図３参照）よりも広くなるように活性領域２Ｎが形成されている。これに対し、本実施の形態に係る半導体装置によれば、上述したように複数種のＳｉＮ膜を使い分けることで、β比を向上させることが可能である（たとえば図８〜図１０）。これにより、図１２に示すように、ドライバＭＯＳトランジスタＤＮ１，ＤＮ２上の幅と、アクセスＭＯＳトランジスタＡＮ３，ＡＮ４上の幅とが等しくなるように活性領域２Ｎを形成することができる。活性領域２Ｎの幅を一定にすることで、活性領域２Ｎの形状を安定させることができるので、デバイスの特性のばらつきを抑制することができる。
上述したＳＲＡＭにおいて、ドライバ／ロード／アクセストランジスタが形成される半導体基板１０は、典型的には、シリコン基板である。そして、ドライバ／ロード／アクセストランジスタのチャネル方向は、（１１０）方向であってもよいし、（１００）方向であってもよい。
（１１０）方向とは、シリコンの劈開方向に沿う方向である。（１１０）方向にチャネルを形成した場合には、電子の移動度が比較的高くなる。また、シリコンの劈開方向とチャネル方向とが一致するので、ウエハの作製が容易である。一方、（１００）方向とは、（１１０）方向に対して４５°回転した方向である。（１００）方向にチャネルを形成した場合には、（１１０）方向にチャネルを形成した場合と比較して、正孔の移動度が向上する。
なお、上述した各例においては、メモリセルアレイ部１１０と周辺回路部１２０とにおいて同じＳｉＮ膜４Ａ，４Ｂを用いる場合について説明したが、メモリセルアレイ部１１０と周辺回路部１２０とに異なるＳｉＮ膜４を形成し、メモリセルアレイ部１１０上のＳｉＮ膜４（上層膜）が、周辺回路部１２０上のＳｉＮ膜４（他の上層膜）と比較して小さな応力を発生させるようにしてもよい。この場合、周辺回路部１２０の全域に亘って同一のＳｉＮ膜４を形成してもよい。また、ＳｉＮ膜４を周辺回路部１２０上にのみ選択的に設けてもよい。このようにすることで、周辺回路部１２０においては、ＭＯＳトランジスタのキャリヤの移動度を顕著に向上させながら、メモリセルアレイ部１１０においては、歪みばらつきに起因するデバイス特性のばらつきを抑制することができる。
次に、シリコン基板上に複数種のＳｉＮ膜を形成する工程について、図１３〜図２３を用いて説明する。
図１３を参照して、半導体基板１０上にゲート絶縁膜（図１３〜図２３においては図示せず）を介してゲート電極３が形成され、ゲート電極３の側壁上にサイドウォール絶縁膜３Ａが形成される。半導体基板１０におけるゲート電極３の両側には、活性領域２が設けられる。
図１４を参照して、活性領域２上からゲート電極３上に第１ＳｉＮ膜４Ａが堆積される。その後、図１５に示すように、第１ＳｉＮ膜４Ａ上にレジスト８が塗布される。そして、露光、現像工程を経て、図１６に示すように、レジスト８がパターニングされる。さらに、図１７に示すように、レジスト８をマスクとして第１ＳｉＮ膜４Ａにエッチングが施される。その後、図１８に示すように、レジスト８が除去される。
図１９を参照して、活性領域２上からゲート電極３上および第１ＳｉＮ膜４Ａ上に第２ＳｉＮ膜４Ｂが堆積される。その後、図２０に示すように、第２ＳｉＮ膜４Ｂ上にレジスト９が塗布される。そして、露光、現像工程を経て、図２１に示すように、レジスト９がパターニングされる。さらに、図２２に示すように、レジスト９をマスクとして第２ＳｉＮ膜４Ｂにエッチングが施される。その後、図２３に示すように、レジスト９が除去される。以上の工程により、シリコン基板１０上に第１と第２ＳｉＮ膜４Ａ，４Ｂが形成される。
上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置１００は、半導体基板１０と、半導体基板１０上に形成された複数のＭＯＳトランジスタと、ＭＯＳトランジスタに応力を発生させる「応力印加膜」としてのＳｉＮ膜４とを備える。半導体基板１０上には、ＭＯＳトランジスタのサイズが相対的に小さい「第１部分」としてのメモリセルアレイ部１１０と、該ＭＯＳトランジスタのサイズが相対的に大きい「第２部分」としての周辺回路部１２０とが形成される。
メモリセルアレイ部１１０は、「第１ＮＭＯＳトランジスタ」としてのＮＭＯＳトランジスタ１１０Ｎおよび「第１ＰＭＯＳトランジスタ」としてのＰＭＯＳトランジスタ１１０Ｐを有し、周辺回路部１２０は、ＮＭＯＳトランジスタ１１０ＮおよびＰＭＯＳトランジスタ１１０Ｐよりもサイズの大きい「第２ＮＭＯＳトランジスタ」としてのＮＭＯＳトランジスタ１２０Ｎおよび「第２ＰＭＯＳトランジスタ」としてのＰＭＯＳトランジスタ１２０Ｐを有する。ＳｉＮ膜４は、ＭＯＳトランジスタに引張応力を生じさせる第１ＳｉＮ膜４Ａ（第１応力印加膜）と、ＭＯＳトランジスタに圧縮応力を生じさせる第２ＳｉＮ膜４Ｂ（第２応力印加膜）とを含む。すなわち、第１と第２ＳｉＮ膜４Ａ，４Ｂは、互いに逆向きの応力をＭＯＳトランジスタに発生させる。
図５，図６に示す例では、メモリセルアレイ部１１０および周辺回路部１２０において、Ｐウェル上に第１ＳｉＮ膜４Ａが形成され、Ｎウェル上に第２ＳｉＮ膜４Ｂが形成されている。すなわち、図５，図６の例では、ＳｉＮ膜４は、ＮＭＯＳトランジスタ１１０Ｎ，１２０Ｎ上に形成された第１ＳｉＮ膜４Ａと、ＰＭＯＳトランジスタ１１０Ｐ，１２０Ｐ上に形成された第２ＳｉＮ膜４Ｂとを含む。図７に示す例では、周辺回路部１２０においては、ＮＭＯＳトランジスタ１２０Ｎ上に第１ＳｉＮ膜４Ａが形成され、ＰＭＯＳトランジスタ１２０Ｐ上に第２ＳｉＮ膜４Ｂが形成されるのに対し、メモリセルアレイ部１１０においては、その全域に亘ってＳｉＮ膜４Ａが形成されている。すなわち、図７の例では、ＳｉＮ膜４は、ＮＭＯＳトランジスタ１１０Ｎ，１２０Ｎ上およびＰＭＯＳトランジスタ１１０Ｐ上に形成された第１ＳｉＮ膜４Ａと、ＰＭＯＳトランジスタ１２０Ｐ上に形成された第２ＳｉＮ膜４Ｂとを含む。
メモリセルアレイ部１１０は、Ｐウェル上に形成された第１と第２ドライバＭＯＳトランジスタＤＮ１，ＤＮ２および第１と第２アクセスＭＯＳトランジスタＡＮ３，ＡＮ４と、Ｎウェル上に形成された第１と第２ロードＭＯＳトランジスタＬＰ１，ＬＰ２とを有する。図８，図９に示す例では、第１と第２ドライバＭＯＳトランジスタＤＮ１，ＤＮ２上に第１ＳｉＮ膜４Ａが形成され、第１と第２アクセスＭＯＳトランジスタＡＮ３，ＡＮ４上および第１と第２ロードＭＯＳトランジスタＬＰ１，ＬＰ２上に第２ＳｉＮ膜４Ｂが形成されている。図１０に示す例では、第１と第２ドライバＭＯＳトランジスタＤＮ１，ＤＮ２上および第１と第２ロードＭＯＳトランジスタＬＰ１，ＬＰ２上に第１ＳｉＮ膜４Ａが形成され、第１と第２アクセスＭＯＳトランジスタＡＮ３，ＡＮ４上に第２ＳｉＮ膜４Ｂが形成されている。図１１に示す例では、ＳｉＮ膜４は、第１と第２ドライバＭＯＳトランジスタＤＮ１，ＤＮ２上に形成された「第１応力印加膜」としての第１ＳｉＮ膜４Ａと、第１と第２ロードＭＯＳトランジスタＬＰ１，ＬＰ２上に形成された「第２応力印加膜」としての第２ＳｉＮ膜４Ｂと、第１と第２アクセスＭＯＳトランジスタＡＮ３，ＡＮ４上に形成された「第３応力印加膜」としての第３ＳｉＮ膜４Ｃとを含む。ここで、第１から第３ＳｉＮ膜４Ａ，４Ｂ，４Ｃは、向きまたは大きさがそれぞれ異なる応力をＭＯＳトランジスタに生じさせる。
以上、本発明の実施の形態について説明したが、上述した各例の特徴部分を適宜組合わせることは、当初から予定されている。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
本発明の１つの実施の形態に係る半導体装置の構成を模式的に示した図である。 本発明の１つの実施の形態に係る半導体装置に含まれるＭＯＳトランジスタを示した断面図である。 本発明の１つの実施の形態に係る半導体装置におけるメモリセルアレイ部のレイアウトを示した図である。 図３に示すメモリセルの等価回路図である。 本発明の１つの実施の形態に係る半導体装置におけるメモリセルアレイ部上に形成される応力印加膜のレイアウトの一例を示した図である。 図５におけるＶI−ＶI断面図である。 本発明の１つの実施の形態に係る半導体装置におけるメモリセルアレイ部上に形成される応力印加膜のレイアウトの他の例を示した図である。 本発明の１つの実施の形態に係る半導体装置におけるメモリセルアレイ部上に形成される応力印加膜のレイアウトのさらに他の例を示した図である。 図８におけるIＸ−IＸ断面図である。 本発明の１つの実施の形態に係る半導体装置におけるメモリセルアレイ部上に形成される応力印加膜のレイアウトのさらに他の例を示した図である。 本発明の１つの実施の形態に係る半導体装置におけるメモリセルアレイ部上に形成される応力印加膜のレイアウトのさらに他の例を示した図である。 本発明の１つの実施の形態に係る半導体装置におけるメモリセルアレイ部の変形例のレイアウトを示した図である。 複数種の応力印加膜を形成するステップを説明する図（その１）である。 複数種の応力印加膜を形成するステップを説明する図（その２）である。 複数種の応力印加膜を形成するステップを説明する図（その３）である。 複数種の応力印加膜を形成するステップを説明する図（その４）である。 複数種の応力印加膜を形成するステップを説明する図（その５）である。 複数種の応力印加膜を形成するステップを説明する図（その６）である。 複数種の応力印加膜を形成するステップを説明する図（その７）である。 複数種の応力印加膜を形成するステップを説明する図（その８）である。 複数種の応力印加膜を形成するステップを説明する図（その９）である。 複数種の応力印加膜を形成するステップを説明する図（その１０）である。 複数種の応力印加膜を形成するステップを説明する図（その１１）である。
符号の説明
１ メモリセル、２，２Ｎ，２Ｐ 活性領域、３ ゲート電極、３Ａ サイドウォール絶縁膜、３Ｂ ゲート絶縁膜、４ ＳｉＮ膜、４Ａ 第１ＳｉＮ膜、４Ｂ 第２ＳｉＮ膜、４Ｃ 第３ＳｉＮ膜、７ 分離領域、８，９ レジスト、１０ 半導体基板、１００ 半導体装置、１１０ メモリセルアレイ部、１２０ 周辺回路部、１１０Ｎ，１２０Ｎ ＮＭＯＳトランジスタ、１１０Ｐ，１２０Ｐ ＰＭＯＳトランジスタ、ＤＮ１ 第１ドライバＭＯＳトランジスタ、ＤＮ２ 第２ドライバＭＯＳトランジスタ、ＡＮ３ 第１アクセスＭＯＳトランジスタ、ＡＮ４ 第２アクセスＭＯＳトランジスタ、ＬＰ１ 第１ロードＭＯＳトランジスタ、ＬＰ２ 第２ロードＭＯＳトランジスタ。

Claims (11)

  1. 半導体基板と、
    前記半導体基板上に形成された複数のＭＯＳトランジスタと、
    前記ＭＯＳトランジスタに応力を発生させる応力印加膜とを備え、
    前記半導体基板上には、前記ＭＯＳトランジスタのサイズが相対的に小さい第１部分と、該ＭＯＳトランジスタのサイズが相対的に大きい第２部分とが形成され、
    前記応力印加膜は、前記第１部分上に形成された上層膜と、前記第２部分上に形成された他の上層膜とを含み、
    前記上層膜は前記他の上層膜と比較して小さな応力を発生させる、半導体装置。
  2. 半導体基板と、
    前記半導体基板上に形成された複数のＭＯＳトランジスタと、
    前記ＭＯＳトランジスタに応力を発生させる応力印加膜とを備え、
    前記半導体基板上には、前記ＭＯＳトランジスタのサイズが相対的に小さい第１部分と、該ＭＯＳトランジスタのサイズが相対的に大きい第２部分とが形成され、
    前記応力印加膜は、前記第２部分上にのみ選択的に設けられた、半導体装置。
  3. メモリセルアレイ部と、
    前記メモリセルアレイ部の周辺に設けられた周辺回路部とを備え、
    前記メモリセルアレイ部は、第１ＮＭＯＳトランジスタおよび第１ＰＭＯＳトランジスタを有し、
    前記周辺回路部は、前記第１ＮＭＯＳトランジスタおよび前記第１ＰＭＯＳトランジスタよりもサイズの大きい第２ＮＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタを有し、
    前記第１と第２ＮＭＯＳトランジスタおよび前記第１と第２ＰＭＯＳトランジスタに応力を発生させる応力印加膜が形成され、
    前記応力印加膜は、前記第１と第２ＮＭＯＳトランジスタ上に形成された第１応力印加膜と、前記第１と第２ＰＭＯＳトランジスタ上に形成された第２応力印加膜とを含み、
    前記第１応力印加膜は引張応力を発生させ、前記第２応力印加膜は圧縮応力を発生させる、半導体装置。
  4. メモリセルアレイ部と、
    前記メモリセルアレイ部の周辺に設けられた周辺回路部とを備え、
    前記メモリセルアレイ部は、第１ＮＭＯＳトランジスタおよび第１ＰＭＯＳトランジスタを有し、
    前記周辺回路部は、前記第１ＮＭＯＳトランジスタおよび前記第１ＰＭＯＳトランジスタよりもサイズの大きい第２ＮＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタを有し、
    前記第１と第２ＮＭＯＳトランジスタおよび前記第１と第２ＰＭＯＳトランジスタに応力を発生させる応力印加膜が形成され、
    前記応力印加膜は、前記第１と第２ＮＭＯＳトランジスタ上および前記第１ＰＭＯＳトランジスタ上に形成された第１応力印加膜と、前記第２ＰＭＯＳトランジスタ上に形成された第２応力印加膜とを含み、
    前記第１応力印加膜は引張応力を発生させ、前記第２応力印加膜は圧縮応力を発生させる、半導体装置。
  5. メモリセルアレイ部と、
    前記メモリセルアレイ部の周辺に設けられた周辺回路部とを備え、
    前記メモリセルアレイ部は、第１ＮＭＯＳトランジスタおよび第１ＰＭＯＳトランジスタを有し、
    前記周辺回路部は、前記第１ＮＭＯＳトランジスタおよび前記第１ＰＭＯＳトランジスタよりもサイズの大きい第２ＮＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタを有し、
    前記第１と第２ＮＭＯＳトランジスタおよび前記第１と第２ＰＭＯＳトランジスタに応力を発生させる応力印加膜が形成され、
    前記応力印加膜は、前記第２ＮＭＯＳトランジスタ上に形成された第１応力印加膜と、前記第１ＮＭＯＳトランジスタ上および前記第１と第２ＰＭＯＳトランジスタ上に形成された第２応力印加膜とを含み、
    前記第１応力印加膜は引張応力を発生させ、前記第２応力印加膜は圧縮応力を発生させる、半導体装置。
  6. 前記第１ＮＭＯＳトランジスタおよび前記第１ＰＭＯＳトランジスタはシリコン基板上に形成され、そのチャネル方向が（１１０）方向である、請求項３から請求項５のいずれかに記載の半導体装置。
  7. 前記第１ＮＭＯＳトランジスタおよび前記第１ＰＭＯＳトランジスタはシリコン基板上に形成され、そのチャネル方向が（１００）方向である、請求項３から請求項５のいずれかに記載の半導体装置。
  8. メモリセルアレイ部を備え、
    前記メモリセルアレイ部は、
    第１導電型のウェル領域上に形成された第１と第２ドライバＭＯＳトランジスタおよび第１と第２アクセスＭＯＳトランジスタと、
    第２導電型のウェル領域上に形成された第１と第２ロードＭＯＳトランジスタと、
    前記第１と第２ドライバＭＯＳトランジスタ、前記第１と第２ロードＭＯＳトランジスタおよび前記第１と第２アクセスＭＯＳトランジスタに引張応力または圧縮応力を発生させる応力印加膜とを有し、
    前記応力印加膜は、前記第１と第２ドライバＭＯＳトランジスタ上および前記第１と第２ロードＭＯＳトランジスタ上に形成された第１応力印加膜と、前記第１と第２アクセスＭＯＳトランジスタ上に形成された第２応力印加膜とを含み、
    前記第１応力印加膜は引張応力および圧縮応力のうち一方の応力を生じさせ、前記第２応力印加膜は前記一方の応力と反対方向の応力を生じさせる、半導体装置。
  9. メモリセルアレイ部を備え、
    前記メモリセルアレイ部は、
    第１導電型のウェル領域上に形成された第１と第２ドライバＭＯＳトランジスタおよび第１と第２アクセスＭＯＳトランジスタと、
    第２導電型のウェル領域上に形成された第１と第２ロードＭＯＳトランジスタと、
    前記第１と第２ドライバＭＯＳトランジスタ、前記第１と第２ロードＭＯＳトランジスタおよび前記第１と第２アクセスＭＯＳトランジスタに引張応力または圧縮応力を発生させる応力印加膜とを有し、
    前記応力印加膜は、前記第１と第２ドライバＭＯＳトランジスタ上に形成された第１応力印加膜と、前記第１と第２アクセスＭＯＳトランジスタ上および前記第１と第２ロードＭＯＳトランジスタ上に形成された第２応力印加膜とを含み、
    前記第１応力印加膜は引張応力および圧縮応力のうち一方の応力を生じさせ、前記第２応力印加膜は前記一方の応力と反対方向の応力を生じさせる、半導体装置。
  10. メモリセルアレイ部を備え、
    前記メモリセルアレイ部は、
    第１導電型のウェル領域上に形成された第１と第２ドライバＭＯＳトランジスタおよび第１と第２アクセスＭＯＳトランジスタと、
    第２導電型のウェル領域上に形成された第１と第２ロードＭＯＳトランジスタと、
    前記第１と第２ドライバＭＯＳトランジスタ、前記第１と第２ロードＭＯＳトランジスタおよび前記第１と第２アクセスＭＯＳトランジスタに引張応力または圧縮応力を発生させる応力印加膜とを有し、
    前記応力印加膜は、前記第１と第２ドライバＭＯＳトランジスタ上に形成された第１応力印加膜と、前記第１と第２ロードＭＯＳトランジスタ上に形成された第２応力印加膜と、前記第１と第２アクセスＭＯＳトランジスタ上に形成された第３応力印加膜とを含み、
    前記第１から第３応力印加膜は、向きまたは大きさがそれぞれ異なる応力を生じさせる、半導体装置。
  11. 前記第１ドライバＭＯＳトランジスタおよび前記第１アクセスＭＯＳトランジスタのソース／ドレインは、前記第１導電型のウェル領域上に形成された共通の活性領域に形成され、
    前記活性領域は、前記第１ドライバＭＯＳトランジスタ上および前記第１アクセスＭＯＳトランジスタ上で等しい幅を有する、請求項８から請求項１０のいずれかに記載の半導体装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009177151A (ja) * 2008-01-25 2009-08-06 Toshiba Corp スタティックランダムアクセスメモリの製造方法
WO2010022971A1 (en) * 2008-08-29 2010-03-04 Advanced Micro Devices, Inc. Drive current adjustment for transistors formed in the same active region by locally providing embedded strain inducing semiconductor material in the active region
JPWO2008108339A1 (ja) * 2007-03-05 2010-06-17 日本電気株式会社 半導体装置
GB2475208A (en) * 2008-08-29 2011-05-11 Advanced Micro Devices Inc Drive current adjustment for transistors formed in the same active region by locally providing embedded strain inducing semiconductor material
JP2011100789A (ja) * 2009-11-04 2011-05-19 Fujitsu Semiconductor Ltd 半導体装置及びその設計方法並びに半導体装置の製造方法
JP2012073954A (ja) * 2010-09-29 2012-04-12 Kobe Univ メモリセルアレイを用いたｉｄチップおよびその生成方法
JP2014517536A (ja) * 2011-06-06 2014-07-17 日本テキサス・インスツルメンツ株式会社 二重ストレスライナーを備える非対称スタティックランダムアクセスメモリセル

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6213061A (ja) * 1985-07-11 1987-01-21 Fujitsu Ltd 半導体集積回路装置
JPH0555528A (ja) * 1991-03-28 1993-03-05 Mitsubishi Electric Corp 半導体記憶装置
JP2001257351A (ja) * 2000-03-10 2001-09-21 Toshiba Corp 半導体装置及びその製造方法
JP2003273240A (ja) * 2002-03-19 2003-09-26 Hitachi Ltd 半導体装置及びその製造方法
JP2004235332A (ja) * 2003-01-29 2004-08-19 Fujitsu Ltd 半導体装置
JP2005286341A (ja) * 2004-03-30 2005-10-13 Samsung Electronics Co Ltd 低ノイズ及び高性能のｌｓｉ素子、レイアウト及びその製造方法
JP2006237070A (ja) * 2005-02-22 2006-09-07 Sony Corp 半導体集積回路の製造方法
JP2008538859A (ja) * 2005-04-06 2008-11-06 フリースケール セミコンダクター インコーポレイテッド 集積回路に関する応力下でのインターレイヤー誘電体
JP2009500827A (ja) * 2005-07-01 2009-01-08 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 引張り応力歪み薄膜を利用するｓｒａｍデバイス

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6213061A (ja) * 1985-07-11 1987-01-21 Fujitsu Ltd 半導体集積回路装置
JPH0555528A (ja) * 1991-03-28 1993-03-05 Mitsubishi Electric Corp 半導体記憶装置
JP2001257351A (ja) * 2000-03-10 2001-09-21 Toshiba Corp 半導体装置及びその製造方法
JP2003273240A (ja) * 2002-03-19 2003-09-26 Hitachi Ltd 半導体装置及びその製造方法
JP2004235332A (ja) * 2003-01-29 2004-08-19 Fujitsu Ltd 半導体装置
JP2005286341A (ja) * 2004-03-30 2005-10-13 Samsung Electronics Co Ltd 低ノイズ及び高性能のｌｓｉ素子、レイアウト及びその製造方法
JP2006237070A (ja) * 2005-02-22 2006-09-07 Sony Corp 半導体集積回路の製造方法
JP2008538859A (ja) * 2005-04-06 2008-11-06 フリースケール セミコンダクター インコーポレイテッド 集積回路に関する応力下でのインターレイヤー誘電体
JP2009500827A (ja) * 2005-07-01 2009-01-08 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 引張り応力歪み薄膜を利用するｓｒａｍデバイス

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2008108339A1 (ja) * 2007-03-05 2010-06-17 日本電気株式会社 半導体装置
JP2009177151A (ja) * 2008-01-25 2009-08-06 Toshiba Corp スタティックランダムアクセスメモリの製造方法
WO2010022971A1 (en) * 2008-08-29 2010-03-04 Advanced Micro Devices, Inc. Drive current adjustment for transistors formed in the same active region by locally providing embedded strain inducing semiconductor material in the active region
GB2475208A (en) * 2008-08-29 2011-05-11 Advanced Micro Devices Inc Drive current adjustment for transistors formed in the same active region by locally providing embedded strain inducing semiconductor material
US8034669B2 (en) 2008-08-29 2011-10-11 Advanced Micro Devices, Inc. Drive current adjustment for transistors formed in the same active region by locally providing embedded strain-inducing semiconductor material in the active region
JP2012510712A (ja) * 2008-08-29 2012-05-10 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 同一の能動領域内に形成されるトランジスタにおいて能動領域内に局所的に埋め込み歪誘起半導体材質を設けることによる駆動電流調節
GB2475208B (en) * 2008-08-29 2012-08-08 Advanced Micro Devices Inc Drive current adjustment for transistors formed in the same active region
JP2011100789A (ja) * 2009-11-04 2011-05-19 Fujitsu Semiconductor Ltd 半導体装置及びその設計方法並びに半導体装置の製造方法
JP2012073954A (ja) * 2010-09-29 2012-04-12 Kobe Univ メモリセルアレイを用いたｉｄチップおよびその生成方法
JP2014517536A (ja) * 2011-06-06 2014-07-17 日本テキサス・インスツルメンツ株式会社 二重ストレスライナーを備える非対称スタティックランダムアクセスメモリセル

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