JP5268385B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、ｎチャネル型電界効果型トランジスタとｐチャネル型電界効果型トランジスタとで構成される相補型電界効果トランジスタを備えた半導体装置に関する。
近年、情報通信機器の発達に伴いＬＳＩ等の半導体装置に要求される処理能力は年々厳しくなっており、トランジスタの動作速度の高速化が図られている。特に、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタとで構成される相補型電界効果トランジスタは、低消費電力であることから広く用いられているが、その高速化は、主として構造の微細化によって進められ、半導体素子を加工するリソグラフィー技術の進歩に支えられてきた。
しかしながら、最近では、要求される最小加工寸法（ゲートの最小加工寸法）がリソグラフィーに用いる光の波長レベル以下になってきており、より一層の微細化加工は困難になりつつある。そこで、近年では、シリコン結晶を歪ませると電子の移動度（有効質量）が変化することを利用して、チャネル部分を構成するシリコンに歪みを与えて移動度を高めて、トランジスタの高速化を図るという方法が提案されている。
シリコンを歪ませるためのストレス印加方法として、D.V. Singh, et al ,(20.5) 、IEDM 2005（非特許文献１）に示されているように、コンタクトライナーを用いるＤＳＬ(Dual Stress Liner)、ストレスを加えた状態で高温熱処理を行い、応力を基板上に残留させるＳＭＴ(Stress Memorization Technique)などが紹介されている。
また、コンタクトライナーを用いたＤＳＬを適用した相補型電界効果トランジスタの検討結果として、C.D.Sheraw, et al., (2-1) VLSI 2005（非特許文献２）では、結晶面方位およびチャネルに対するストレス方向、およびｎチャネル型およびｐチャネル型でのトランジスタ特性の変化および断面形状などが紹介されている。
特に、現在使用されている、（１００）面を主面とするシリコン基板を有し、＜１１０＞方向をチャネル方向とするｎチャネル型トランジスタについては、チャネルをゲート長方向およびゲート幅方向に引っ張る方向、および基板面に鉛直な方向に圧縮する方向にそれぞれ応力を加えることで移動度が向上する。また、＜１１０＞方向をチャネル方向とするｐチャネル型トランジスタについては、チャネルをゲート長方向に圧縮する方向およびチャネルをゲート幅方向に引っ張る方向に応力を加えることで移動度が向上する。
一方、（１００）面を主面とするシリコン基板を有し、＜１００＞方向をチャネル方向とするｎチャネル型トランジスタについては、チャネルをゲート長方向に引っ張ることで大きく移動度が向上し、チャネルをゲート幅方向に圧縮する方向および基板面と鉛直な方向に圧縮する方向に応力を加えることで移動度が向上する。また、＜１００＞方向をチャネル方向とするｐチャネル型トランジスタについては、チャネルをゲート長方向に圧縮することで若干移動度が向上することが紹介されている。なお、相補型電界効果トランジスタについて、ｎチャネル型トランジスタおよびｐチャネル型トランジスタに同方向の応力を加えてトランジスタの移動度を向上させることが可能であるのは、＜１１０＞方向のチャネルである。
ただし、張り合わせ技術などを用いてｎチャネル型トランジスタとｐチャネル型トランジスタのチャネル方向を独立に形成する半導体装置の製造方法も現在検討されており、この場合には、ｎ型チャネルとしては＜１００＞方向のチャネル、ｐ型チャネルとしては＜１１０＞方向のチャネルを用いることが有効とされている。
図６は、従来のＤＳＬ技術におけるプロセスフローである。ここでは、素子分離形成からコンタクトライナーの形成までの工程を示している。
図６に示す従来のＤＳＬプロセスにおいては、まずＳＴＩ（Shallow Trench Isolation）による素子分離を形成した後、ｎチャネル型トランジスタ形成領域（以下、「Ｎチャネル領域」と表記する）とｐチャネル型トランジスタ形成領域（以下、「Ｐチャネル領域」と表記する）とにそれぞれウェル形成用のイオン注入を実施する。
次に、トランジスタの閾値を決定するためのＶｔ注入を各トランジスタ形成領域に注入する。次いで、ゲート絶縁膜を基板上に形成した後、ゲート電極材料であるポリシリコンをゲート絶縁膜上に堆積する。次に、Ｎチャネル領域上およびＰチャネル領域上のゲート電極材料にそれぞれドーパントを注入し、レジストからなるゲートパターンをリソグラフィーにより形成する。続いて、ゲートパターンを用いてポリシリコンをエッチングして、ポリシリコンからなるゲート電極を形成する。
次に、各トランジスタ形成領域にエクステンション注入を行ってゲート電極の両側方にエクステンション領域を形成した後、酸化膜および窒化膜の積層膜を基板全面に堆積し、エッチバックすることでサイドウォールを形成する。次に、Ｎチャネル領域およびＰチャネル領域にそれぞれＮ型不純物イオン、Ｐ型不純物イオンを注入し、ドーパントの活性化熱処理を実施することで、ソース・ドレイン領域を形成する。続いて、高融点金属であるＮｉ（ニッケル）のシリサイドを公知の方法によりゲート電極および活性領域上に形成する。
次に、サイドウォールをエッチングにより除去した後、全面にプラズマ窒化膜を堆積し、熱処理を加えて膜収縮を行わせることによりＮチャネル領域用のコンタクトライナーを形成する。次に、エッチングストッパー膜とレジスト界面層との役割を兼ねた膜として、酸化膜を基板全面に堆積する。次に、Ｐチャネル領域に開口が設けられたマスクをリソグラフィーにより形成してから、Ｐチャネル領域上のプラズマ窒化膜をエッチングにより除去する。次に、レジストを除去してから基板全面にＰチャネル領域用のコンタクトライナーとして、プラズマ窒化膜を堆積する。次に、レジスト界面層として、酸化膜を基板全面に堆積する。次に、Ｎチャネル領域に開口を設けたマスクをリソグラフィーにより形成してから、下地酸化膜をエッチングストッパとして用いたエッチングによりＮチャネル領域上のプラズマ窒化膜を除去する。次に、レジストを除去してから公知の方法でコンタクト形成用層間膜を形成し、その後、コンタクトホールを形成する。
図１０（ａ）は、以上の工程により形成された半導体装置のゲート長方向の断面図である。
同図に示すように、従来の半導体装置では、Ｎチャネル領域１２０１、Ｐチャネル領域１２０２において、ｎチャネルゲート１２０３およびｐチャネルゲート１２０４がそれぞれ形成されている。また、ｎチャネルゲート１２０３およびｐチャネルゲート１２０４の側壁にそれぞれサイドウォール下地膜１２０５が形成されている。基板のＮチャネル領域１２０１とＰチャネル領域１２０２とは素子分離領域１２０６によって区画されている。
Ｎチャネル領域の基板上部には、Ｎ型不純物を含むソース・ドレイン領域１２０７が形成され、ソース・ドレイン領域１２０７上にはシリサイド層１２０９が形成されている。ｎチャネルゲート上にはシリサイド層１２０８が形成されている。
Ｎチャネル領域１２０１において、基板、サイドウォール下地膜１２０５およびシリサイド層１２０８の上にコンタクトライナー１２１０が形成され、Ｐチャネル領域１２０２において、基板、サイドウォール下地膜１２０５およびシリサイド層１２０８の上にコンタクトライナー１２１２が形成されている。各コンタクトライナー上には層間絶縁膜１２１９が形成される。また、層間絶縁膜１２１９を貫通し、シリサイド層１２０９に接続されるコンタクト１２２１が形成されている。また、Ｎチャネル領域用のコンタクトライナー１２１０と層間絶縁膜１２１９との間にはレジスト界面層１２１１が形成され、Ｐチャネル領域用のコンタクトライナー１２１２と層間絶縁膜１２１９との間にはレジスト界面層１２１３が形成されている。
従来の半導体装置によれば、形成後に収縮させたコンタクトライナー１２１０によってＮチャネル領域１２０１に設けられたＭＯＳトランジスタのチャネルにゲート長方向の引っ張り応力を加えることができるので、Ｎチャネル型ＭＯＳトランジスタの移動度を向上させることができる。一方、Ｐチャネル型ＭＯＳトランジスタのチャネルには圧縮応力を加えることにより、Ｐチャネル型ＭＯＳトランジスタの移動度を向上させることができる。
このように、コンタクトライナーによってストレスが印加されたトランジスタを用いることで、トランジスタ特性が向上し、トランジスタゲート幅（基板面に平行で且つチャネル方向と垂直な方向の幅）が縮小可能となり小チップ化が可能となる。また、トランジスタ特性が向上しトランジスタ動作の高速化が可能となる。
D.V. Singh, et al.,(20.5) 、IEDM 2005 C.D.Sheraw, et al., (2-1) VLSI 2005
しかしながら、コンタクトライナーを用いたＤＳＬプロセスでは、コンタクトライナーをＮチャネル領域１２０１とＰチャネル領域１２０２とで別々に作り分ける必要があるため、必然的にコンタクトライナーを複数回堆積し、且つ、複数回コンタクトライナーを除去する工程が発生する。これにより、Ｎチャネル領域１２０１とＰチャネル領域１２０２との境界であるｎｐ境界領域１２１４において、コンタクトライナー同士のオーバーラップが必要となり、境界幅を広くする必要が出てくる。そのため、微細化が進むに従い、ｎｐ境界領域１２１４の面積が無視できないようになってきた。特に、ｎｐ境界領域を多用するメモリデバイスであるＳＲＡＭ（Static Random Access Memory)においては、ｎｐ境界領域の占める割合が大きいため特に問題が顕在化している。また、ＳＲＡＭにかかわらずＤＲＡＭ（Dynamic Random Access Memory)およびロジックＬＳＩ においてもｎチャネル領域とｐチャネル領域とが交互に存在しており、このｎｐ境界領域の拡大が小チップ化および高歩留まり化の足かせとなっている。
さらに、図１０（ａ）に示す従来の半導体装置において、コンタクトライナー１２１０とコンタクトライナー１２１２とがｎｐ境界領域１２１４上でオーバーラップ幅１２１５だけ重なるため、両コンタクトライナー間にはｎｐ境界段差１２１６が生じる。このため、ｎｐ境界領域１２１４にゲートコンタクトをとる際に、コンタクトライナーのエッチング量が大きくなり、ゲートコンタクトと同時にソース・ドレイン領域上方にコンタクトホールを形成する際に、コンタクトホールがソース・ドレイン領域上のシリサイド層を突き抜けてしまう等の不具合が生じる。
これを避けるためにオーバーラップ幅２１５をマイナスにすると、図１０（ｂ）に示すように、コンタクトライナー１２１０とコンタクトライナー１２１２との間にスリット１２１８が発生する。この場合、ｎｐ境界領域１２１４には常にスリット２１８が存在するため、層間絶縁膜１２１９を埋め込むことが困難となり、層間絶縁膜１２１９にボイド１２２０が発生する。スリット１２１８はゲート電極側壁やゲート上においても連続的に存在しうる。ボイド１２１９が形成された場合、コンタクト材料であるＷ（タングステン）等の金属がボイド１２１９内に入り込み、ショートが発生することもある。

前記の不具合に対し、本発明は、Ｎチャネル領域内のチャネルおよびＰチャネル領域内のチャネルに印加するストレスを制御でき、面積の増加抑制および歩留まりの低下を実現できる半導体装置およびその製造方法を提供することを目的とする。
前記の目的を達成するため、本発明に係る半導体装置は、半導体基板と、前記半導体基板のうち、Ｎチャネル領域に位置する第１の活性領域とＰチャネル領域に位置する第２の活性領域とを電気的に分離する素子分離領域と、前記第１の活性領域上にゲート絶縁膜を挟んで設けられたｎチャネルゲートと、前記第１の活性領域のうち前記ｎチャネルゲートの両側方に位置する領域に設けられた第１のソース・ドレイン領域とを有するｎチャネル型電界効果トランジスタと、前記第２の活性領域上にゲート絶縁膜を挟んで設けられたｐチャネルゲートと、前記第２の活性領域のうち前記ｐチャネルゲートの両側方に位置する領域に設けられた第２のソース・ドレイン領域とを有するｐチャネル型電界効果トランジスタと、前記第１の活性領域上から前記ｎチャネルゲートの側方および上方に亘って設けられた収縮力を有するｎチャネルコンタクトライナーと、前記第２の活性領域上から前記ｐチャネルゲートの側方および上方に亘って設けられ、前記ｎチャネルコンタクトライナーよりも厚く、前記ｎチャネルコンタクトライナーと連続的に形成された膨張力を有するｐチャネルコンタクトライナーとを備えている。
この構成によれば、ｎチャネルコンタクトライナーが収縮力を有し、ｐチャネルコンタクトライナーが膨張力を有するので、ｎチャネル型電界効果トランジスタのチャネルにはゲート長方向に引っ張り応力が加わり、ｐチャネル型電界効果トランジスタのチャネルにはゲート長方向に圧縮応力が加わるので、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタの両方において特殊な材料を用いることなくチャネル移動度を向上させることができる。特に、ｎチャネルコンタクトライナーとｐチャネルコンタクトライナーとは連続的に形成されているので、ｎｐ境界領域において、従来の半導体装置よりも段差を小さくすることができ、ボイド等の発生も抑えられている。そのため、本発明の半導体装置では、配線間、あるいはコンタクト間で短絡等の不具合が発生しにくくなっており、歩留まりが向上する。さらに、ｎｐ境界領域にコンタクトを形成しても歩留まりの低下を来さず、またｎｐ境界領域の幅も従来より大幅に小さくすることができるので、チップ面積の増大を抑えることも可能となっており、且つ設計の自由度も向上する。
本発明の半導体装置の製造方法は、半導体基板のうちＮチャネル領域に位置する部分に第１の活性領域を形成し、Ｐチャネル領域に位置する部分に第２の活性領域を形成するとともに、前記第１の活性領域と前記第２の活性領域とを電気的に分離する素子分離領域を形成する工程（ａ）と、前記第１の活性領域上に第１のゲート絶縁膜と、ｎチャネルゲートと、第１のソース・ドレイン領域とを有するｎチャネル型電界効果トランジスタを形成し、第２の活性領域上に第２のゲート絶縁膜と、ｐチャネルゲートと、第２のソース・ドレイン領域とを有するｐチャネル型電界効果トランジスタを形成する工程（ｂ）と、前記第１の活性領域上から前記ｎチャネル型電界効果トランジスタの上、前記第２の活性領域上、および前記ｐチャネル型電界効果トランジスタ上に亘って絶縁膜を形成する工程（ｃ）と、前記第２の活性領域を覆い、前記第１の活性領域に開口が形成された第１のマスクを用いて、前記絶縁膜のうち前記Ｎチャネル領域に位置する部分にＳｉ以上のイオン半径を有する元素のイオンを注入する工程（ｄ）と、前記第１の活性領域を覆い、前記第２の活性領域に開口が形成された第２のマスクを用いて、前記絶縁膜のうち前記Ｐチャネル領域に位置する部分にＳｉ以上のイオン半径を有する元素のイオンを注入する工程（ｅ）と、前記工程（ｅ）の後、前記絶縁膜の構成原子間の結合エネルギーよりも前記構成原子との結合エネルギーが大きい元素のイオンを、前記第２のマスクを用いて前記絶縁膜のうち前記Ｐチャネル領域に位置する部分に注入する工程（ｆ）と、前記工程（ｄ）および前記工程（ｆ）の後、熱処理を行うことにより、前記Ｎチャネル領域においては前記絶縁膜を収縮させてｎチャネルコンタクトライナーに変え、前記Ｐチャネル領域においては前記絶縁膜を膨張させてｐチャネルコンタクトライナーに変える工程（ｇ）とを備えている。
この方法によれば、工程（ｄ）で絶縁膜のうちＮチャネル領域内に設けられた部分にＳｉ以上のイオン半径を有する元素のイオンを注入して絶縁膜の構成原子間の結合を一旦切断してから熱処理を加えるので、構成原子同士が膜のポテンシャルが小さくなるように自己整合的に再結合するので、絶縁膜のうちＮチャネル領域内に設けられた部分を収縮させることができる。そのため、ｎチャネル型電界効果トランジスタのチャネルにゲート長方向の引っ張り応力を与えて移動度を向上させることができる。一方、絶縁膜のうちＮチャネル領域内に設けられた部分には、工程（ｅ）で絶縁膜の構成元素間の結合を一旦切断した状態で、工程（ｆ）において絶縁膜の構成原子間の結合エネルギーよりも構成原子との結合エネルギーが大きい元素のイオンを注入するので、工程（ｇ）において絶縁膜のうちＮチャネル領域内に設けられた部分を膨張させることができる。そのため、ｐチャネル型電界効果トランジスタのチャネルにゲート長方向の圧縮応力を与えて移動度を向上させることができる。また、製造工程上ｎチャネルコンタクトライナーとｐチャネルコンタクトライナーとが一体的に形成されているので、ｎｐ境界領域にボイドやスリットなどの不良が発生しにくくなっており、また、ｎｐ境界領域自体の幅を小さくすることができる。
なお、絶縁膜材料としては例えば窒化シリコンが好ましく用いられる。
また、工程（ｇ）の熱処理は特に方法は問わないが、例えばＵＶキュアであると比較的低温で処理できる上、膜中に水素等が混入している際に効果的に水素を除去することができるので好ましい。
本発明に係る半導体装置の製造方法によると、コンタクトライナー膜の応力をコンタクトライナー成膜後にｎチャネルとｐチャネルのそれぞれ調整することが可能なため、コンタクトライナーは１層で形成可能となり、コンタクトライナーのｎｐ境界段差もほとんど発生しないため、ｎｐ境界領域の増大によるチップ面積拡大および歩留まり低下の憂いはなく、かつ安価に高性能な半導体装置を形成することができる。
また、コンタクトライナー堆積後にコンタクトライナーに注入を行い、コンタクトライナーの収縮および膨張による応力の強化および緩和を実施可能であるため、各種トランジスタに合わせてチャネルに印加する応力を適宜調節することができる。
また、ｎｐ境界領域で２層のコンタクトライナーが重なることがないので、コンタクトライナーの下にシリサイド層が形成されている場合には、コンタクトを形成するためにコンタクトライナーをエッチングする際にシリサイド層にダメージが入りにくくなっている。このため、シリサイド抵抗の増大を抑え、コンタクト抵抗増大などによるトランジスタ特性劣化および歩留まり低下などの懸念が小さい半導体装置を形成することができる。
（実施形態）
以下、本発明の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
図１は、本実施形態に係る半導体装置の製造方法におけるプロセスフローであり、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を示す断面図であり、図１に示すプロセスフローと対応している。図６は、図５（ｂ）、（ｃ）に示す状態での本実施形態の半導体装置を示す平面図である。図６においては、理解しやすいようにｎチャネルゲート２０３およびｐチャネルゲート２０４を点線で示し、サイドウォール５０５および層間絶縁膜２１９は図示しないものとする。
まず、図２（ａ）に示すように、半導体基板５０１内にＳＴＩ（Shallow Trench Isolation）により素子分離領域２０６を形成した後、Ｎチャネル領域２０１およびＰチャネル領域２０２の半導体基板５０１に対し、それぞれウェル形成用のイオン注入を実施する。次に、ＭＯＳトランジスタの閾値を決定するためのＶｔ注入をＮチャネル領域２０１およびＰチャネル領域２０２の半導体基板５０１に対して実施する。
次に、図２（ｂ）に示すように、ロジックトランジスタ用、ＳＲＡＭトランジスタ用および入出力Ｉ／Ｏトランジスタ用など各トランジスタに適した膜厚および膜質を有するゲート絶縁膜２５０を半導体基板５０１上に形成する。次いで、ゲート絶縁膜２５０上に厚さ１００ｎｍ〜１５０ｎｍ程度のポリシリコン膜を堆積してから、当該ポリシリコン膜のうちＮチャネル領域２０１上に設けられた部分にはｎ型のドーパントとしてＰ（燐）イオンを注入し、Ｐ型のドーパントとしてＢ（ホウ素）イオンを注入し、レジストからなるゲートパターンをリソグラフィーにより形成する。次に、ゲートパターンを用いてポリシリコン膜をエッチングして、ポリシリコンからなるｎチャネルゲート２０３およびｐチャネルゲート２０４を形成する。これら、ｎチャネルゲート２０３およびｐチャネルゲート２０４のゲート長５０２は例えば３０ｎｍ〜６５ｎｍ程度であり、ｎチャネルゲート２０３間の間隔、およびｐチャネルゲート２０４間の間隔（ゲート間隔５０３）は８０ｎｍ〜２００ｎｍ程度まで微細化されている。
次に、図２（ｃ）に示すように、Ｎチャネル領域２０１、ｎチャネルゲート２０３およびｐチャネルゲート２０４をマスクとしたイオン注入により、Ｎチャネル領域２０１、Ｐチャネル領域２０２にそれぞれエクステンション領域５０４ａ、５０４ｂを形成する。ここでは、オフセットスペーサーについては形成を省略しているが、オフセットスペーサーを形成した後に、エクステンション領域５０４ａ、５０４ｂを形成してもよい。
次に、図３（ａ）に示すように、サイドウォール下層膜５０６およびサイドウォール５０５を形成する。まず、サイドウォール下層膜５０６を構成するためのＳＡ−ＮＳＧ膜を５ｎｍ〜１０ｎｍ程度の厚さで半導体基板５０１の全面に堆積し、厚さ２０ｎｍ〜４０ｎｍ程度ＡＬＤ−ＳｉＮ膜（ＡＬＤ；Atomic Layer Deposition）からなるサイドウォール上層膜５０７を堆積する。次に、サイドウォール上層膜５０７およびサイドウォール下層膜５０６をエッチバックしてサイドウォール５０５をｎチャネルゲート２０３およびｐチャネルゲート２０４の側面上に形成する。続いて、Ｎチャネル領域２０１内の半導体基板５０１上部にはＡｓ（砒素）またはＰ（燐）をイオン注入し、Ｐチャネル領域２０２内の半導体基板５０１上部にはＢ（ホウ素）をイオン注入してからドーパントの活性化熱処理を行うことでソース・ドレイン領域５０８ａ、５０８ｂをｎチャネルゲート２０３およびｐチャネルゲート２０４の両側方に位置する領域に形成する。
次に、図３（ｂ）に示すように、高融点金属であるＮｉをスパッタ法などで基板全面に堆積し、シリサイド化熱処理を加えた後、Ｎｉのうちシリサイド化していない部分をウェットエッチングにより除去することにより、半導体基板５０１上部に設けられたソース・ドレイン領域５０８ａ、５０８ｂ上と、ｎチャネルゲート２０３およびｐチャネルゲート２０４上とにそれぞれＮｉシリサイド層５１１およびＮｉシリサイド層５１２を形成する。なお、Ｎｉに代えてＣｏ、Ｔｉ、Ｗ、Ｐｔなどのその他のシリサイド金属を用いてもよい。
次に、図３（ｃ）に示すように、後工程でコンタクトライナーを厚く堆積してコンタクトライナーによる応力を高めるために、サイドウォール５０５のうちサイドウォール上層膜５０７をエッチングにより除去して、ｎチャネルゲート２０３間の隙間、およびｐチャネルゲート２０４間の隙間を広くする。なお、本説明ではシリサイド形成後にサイドウォール上層膜５０７を除去したが、シリサイド形成前にサイドウォール上層膜５０７を除去してもよい。
次に、図４（ａ）に示すように、Ｎチャネル領域２０１およびＰチャネル領域２０２の基板全面にわたってコンタクトライナー５１３を形成する。具体的には、Ｎチャネル領域２０１およびＰチャネル領域２０２内のソース・ドレイン領域５０８ａ、５０８ｂ上を含む半導体基板５０１上、サイドウォール下層膜５０６上、Ｎｉシリサイド層５１２上を含む基板全面上にプラズマＣＶＤ法などによりシリコン窒化膜等からなるコンタクトライナー５１３を形成する。コンタクトライナー５１３の厚さは、例えば２０ｎｍ以上且つ６０ｎｍ以下程度であり、膜応力は膜厚および成膜時の温度にも依存するが、成膜時の温度が２００℃以上３５０℃以下程度で、後工程で熱処理を加えることにより膜収縮が発生した場合の応力が０．１ＧＰａ以上且つ０．５ＧＰａ以下程度となるような収縮膜を堆積する。なお、コンタクトライナー５１３の材料は、シリコン窒化物に限らず、上述の内部応力を有する膜を形成できればＳｉＯＮやＳｉＣなどの絶縁材料であってもよい。
次に、図４（ｂ）に示すように、コンタクトライナー５１３のうちＮチャネル領域２０１に設けられた部分上に注入用レジスト５１４ａを形成する。この注入用レジスト５１４ａはＰチャネル領域２０２に開口が形成されている。次いで、注入用レジスト５１４ａを用い、コンタクトライナー５１３のうちＰチャネル領域２０２に設けられた部分へのイオン注入を実施する。本工程では、コンタクトライナー５１３の上面から基板に到達しない程度の深さまでＳｉ以上のイオン半径を有する元素であるＧｅのイオン注入を５ＫｅＶ以上且つ２０ＫｅＶ以下程度の加速エネルギー、０．５×１０１４〜１×１０１５／ｃｍ２程度のドーズ量でイオン注入を実施し、コンタクトライナー５１３内のＳｉ−Ｎ結合を切断する。ここでは、Ｇｅイオンがｐチャネルゲート２０４上のＮｉシリサイド層５１２やＰチャネル領域２０２内のソース・ドレイン領域５０８ｂに影響を与えないように、加速エネルギーを調節している。
次に、注入用レジスト５１４ａを形成した状態で、膜膨張を促進するＯ(酸素) イオンを、基板に到達しない程度の深さまで注入する。具体的には、０．５ＫｅＶ〜１０ＫｅＶ程度の加速エネルギー、０．１×１０１４〜１×１０１５／ｃｍ２程度のドーズ量で０〜７度程度のチルト角をつけて４回転注入を実施し、コンタクトライナー５１３の上部をｐチャネルライナー注入層５１５に変化させる。ここで、ｐチャネルゲート２０４上のＮｉシリサイド層５１２やＰチャネル領域２０２内のソース・ドレイン領域５０８ｂに酸素が導入されないように、加速エネルギーを調節することが好ましい。本実施形態では、酸素を導入する際にマージンを取っているため、Ｐチャネル領域２０２内のコンタクトライナー５１３の下部には酸素が導入されず、ｐチャネルライナー注入層５１５に変化しない。また、酸素イオンが注入された後には、熱アニール前であってもｐチャネルライナー注入層５１５の体積が元のコンタクトライナー５１３に比べて若干大きくなっている。その後、注入用レジスト５１４ａを除去する。本工程では、酸素のイオン注入に代えて、コンタクトライナー５１３の構成原子（ＳｉとＮ）間の結合エネルギーよりも当該構成原子との結合エネルギーが大きい元素をイオン注入してもよい。
なお、Ｓｉ以上のイオン半径の大きな元素であるＧｅに代えてＳｉ以上のイオン半径の大きな元素として、Ａｓ、Ｉｎ、Ｇｅなどを用いることもできる。Ｓｉを注入に用いてもよい。Ｓｉよりもイオン半径が小さな元素ではＳｉ−Ｎ結合を切るのが困難であるため、Ｓｉ以上のイオン半径を持つ元素を注入することが好ましい。
次に、図４（ｃ）に示すように、コンタクトライナー５１３のうちＰチャネル領域２０２に設けられた部分上に注入用レジスト５１４ｂを形成する。この注入用レジスト５１４ｂはＮチャネル領域２０１に開口が形成されている。次いで、注入用レジスト５１４ｂを用い、コンタクトライナー５１３のうちＮチャネル領域２０１に設けられた部分へのイオン注入を実施する。本工程では、コンタクトライナー５１３の上面から基板に到達しない程度の深さまでＳｉ以上のイオン半径を有する元素であるＳｉのイオン注入を実施する。具体的には、５ＫｅＶから２０ＫｅＶ程度の加速エネルギー、０．５〜５×１０１４／ｃｍ２程度のドーズ量で０〜７度程度のチルト角をつけた４回転注入を実施し、コンタクトライナー５１３のＳｉ−Ｎ結合を切断する。次に、膜収縮を促進するＣ(炭素；カーボン) の注入を基板に到達しない程度の深さまで０．５ＫｅＶから５ＫｅＶ程度の加速エネルギー、０．１〜５×１０１４／ｃｍ２程度のドーズ量で実施し、コンタクトライナー５１３の上部をｎチャネルライナー注入層５１６に変化させる。その後、注入用レジスト５１４ｂを除去する。ここで、ｎチャネルゲート２０３上のＮｉシリサイド層５１２やＮチャネル領域２０１内のソース・ドレイン領域５０８ａに炭素が導入されないように、加速エネルギーを調節することが好ましい。本実施形態では、炭素を導入する際にマージンを取っているため、Ｎチャネル領域２０１内のコンタクトライナー５１３の下部には炭素が導入されず、ｎチャネルライナー注入層５１６に変化しない。
なお、Ｓｉ以上のイオン半径の大きな元素として、Ｓｉに代えてＡｓ、Ｉｎ、Ｇｅなどを用いてもコンタクトライナー５１３内のＳｉ−Ｎ結合を切断することができる。また、Ｎ２を単独で、あるいはＳｉ等と共に注入することでＳｉ−Ｎ結合を切断することもできる。
また、ｎチャネルライナー注入層５１６の膜収縮を促進するための注入種をＣ(カーボン) に代えてＦ（フッ素）としてもよい。
なお、ここではコンタクトライナー５１３表面に直接レジストを形成する例を説明したが、図４（ａ）に示す工程の後に、厚さ５ｎｍ以上１０ｎｍ以下程度の薄い酸化膜をコンタクトライナー５１３上に堆積し、この酸化膜を注入用レジスト５１４ａ、５１４ｂとの界面層とすることで、注入用レジスト５１４ａ、５１４ｂの失活などを防ぎ、パターン形成不良を防ぐ構造としてもよい。
なお、図４（ｃ）に示す工程の後は、ｎチャネルライナー注入層５１６とｐチャネルライナー注入層５１５との境界にｎｐ境界領域５１７を形成する。コンタクトライナーへの注入としては、０〜７度程度のチルト角をつけた４回転注入を実施しているため、両ライナー注入層間で若干の注入層の重なりが形成される。なお、ここではＳｉ−Ｎ結合を切断するための注入を別々のレジストマスクを用いて行っているが、Ｎチャネル領域２０１とＰチャネル領域２０２とで同時にＳｉ−Ｎ結合を切断するためのイオン注入を行った後、それぞれレジストマスク５１４ａ、５１４ｂを用いてＣやＯなどの注入を行ってもよい。
次に、図５（ａ）に示すように、例えばＵＶキュア等の熱処理を加えることで切断されたＳｉ−Ｎ結合を再度形成させ、ｎチャネルライナー注入層５１６をｎチャネルコンタクトライナー５１８にするとともに、ｐチャネルライナー注入層５１５をｐチャネルコンタクトライナー５１９にする。ＵＶキュアは成膜温度と同等かそれ以上の温度となるように設定し、Ｎチャネル領域２０１内のコンタクトライナー５１３およびｎチャネルライナー注入層５１６においては、Ｓｉ−Ｎ結合の再形成およびＳｉ−Ｃ結合の形成を促す。
このとき、ＵＶキュアにおいて、Ｓｉが近傍原子と再結合する際には、近傍原子と結合するための最適結合手の選択を自己整合的に行い、膜内部応力が小さくなるようにポテンシャルを小さく保つ。このため、Ｓｉ−Ｎ結合あるいはＳｉ−Ｃ結合を高密度で形成させることができ、膜収縮をより促進させることができる。特に、プラズマ窒化膜をコンタクトライナー５１３として用いる場合には、Ｓｉ−Ｎ結合以外に膜中に含まれるＳｉ−Ｈ結合もイオン注入により切断されており、Ｓｉ−Ｎ結合と同時に切断されたＨイオンは小さく軽いため、再結合化熱処理の際に膜収縮とともにイオン注入されたコンタクトライナー（熱処理時のｎチャネルライナー注入層５１６）の上面方向へと外方拡散される。その結果、ｎチャネルコンタクトライナー５１８におけるＨイオンの含有量はＵＶキュアを行う前に比べて低下する。なお、Ｈイオンの脱離は炭素または窒素を導入しなくても生じるため、Ｎチャネル領域２０１においてはＳｉ−Ｎ結合を切断するためのイオン注入のみを行っても膜収縮を生じさせることができる。
以上のように、本工程では、Ｓｉ−Ｈ結合で終端されていた、Ｓｉ原子の結合手が最適結合手の選択を行うので、Ｓｉ−Ｎ結合密度の高い膜が形成される。また、注入されたＣ(カーボン) は、Ｓｉ−Ｃ結合を形成してＳｉ−Ｃ結合による膜収縮を促進することで、さらに膜応力を向上させている。これにより、半導体基板５０１上のＮチャネル型ＭＯＳトランジスタのチャネルにはゲート長方向およびゲート幅方向に引っ張り応力が印加されることになり、移動度の向上が図られる。
一方、ＵＶキュアによって、Ｐチャネル領域２０２のコンタクトライナー５１３およびｐチャネルライナー注入層５１５においては、Ｓｉ−Ｎ再結合、Ｓｉ−Ｏ−Ｎ結合および高密度に注入されたＧｅによる膜膨張が促される。
すなわち、ＵＶキュアによってＳｉ−Ｎの再結合を実施する際には、コンタクトライナー５１３内にイオン半径の大きなＧｅイオンが高密度に存在しているため、Ｐチャネル領域２０２ではコンタクトライナー５１３が膨張する。特に、プラズマ窒化膜をコンタクトライナー５１３として用いた場合には、Ｓｉ−Ｎ結合以外に膜中に含まれるＳｉ−Ｈ結合もイオン注入により切断される。Ｓｉ−Ｎ結合と同時に切断されたＨイオンは小さく軽いため、再結合化熱処理の際にイオン注入されたコンタクトライナー（熱処理後のｐチャネルライナー注入層５１５）の上面方向へと外方拡散される。その結果、ｎチャネルコンタクトライナー５１８と同様に、ｐチャネルコンタクトライナー５１９におけるＨイオンの含有量はＵＶキュアを行う前に比べて低下する。そして、Ｓｉ−Ｈ結合で終端されていた、Ｓｉ原子の結合手が最適結合手の選択を行うので、コンタクトライナー５１３に注入されたＯ（酸素）の存在により、結合エネルギーが小さなＳｉ−Ｎ結合からより結合エネルギーの大きいＳｉ−Ｏ結合へと置換され、Ｓｉ−Ｏ結合およびＳｉ−Ｏ−Ｎ結合が形成される。そのため、ｐチャネルコンタクトライナー５１９においてはＳｉ−Ｏ結合による膜膨張が促進される。これにより、半導体基板５０１上のＮチャネル型ＭＯＳトランジスタのチャネルにはゲート長方向に圧縮応力が印加されることとなり、チャネル方向が＜１１０＞方向である場合と＜１００＞方向である場合のいずれにおいても移動度の向上が図れることとなる。
また、上述のように、プラズマ窒化膜をコンタクトライナー５１３として用いる場合、ＵＶキュア等の熱処理を加えることにより、コンタクトライナー５１３（熱処理後のｎチャネルコンタクトライナー５１８、ｐチャネルコンタクトライナー５１９）中におけるＨイオンの含有量は低下する。これにより、Ｈイオンよるゲート絶縁膜の信頼性劣化現象である負バイアス温度不安定性（ＮＢＴＩ；Negative Bias Temperature Instability）などの憂いを減少させることができる。
また、ｎチャネルゲート２０３およびｐチャネルゲート２０４の底部のコーナー近傍では、コンタクトライナー５１３の成膜時に半導体基板５０１上に形成された部分と各ゲート電極の側面上に形成された部分との間に繋ぎ目が存在するため、高い応力を印加した場合にｎチャネルコンタクトライナー５１８、ｐチャネルコンタクトライナー５１９にクラックなどが発生する可能性があるが、本実施形態の方法においては、Ｓｉイオンより大きな元素を用いたイオン注入により繋ぎ目が消されて連続となるため、クラックが発生する憂いも減少する。
なお、本工程において、ｎチャネルコンタクトライナー５１８は膜収縮し、ｐチャネルコンタクトライナー５１９は膜膨張している。このため、ｎｐ境界領域５１７には段差２１６が形成されるが、膨張率（体積膨張率）および収縮率（体積収縮率）が５％〜１５％程度であり、段差２１６は３ｎｍ以上１５ｎｍ以下程度となっている。ｎチャネルコンタクトライナー５１８の厚さは１５〜５０ｎｍ程度、ｐチャネルコンタクトライナー５１９の厚さは２０〜６５ｎｍ程度となっている。
また、ｎｐ境界領域５１７のゲート長方向の幅２１４は、リソグラフィーのアライメント精度を向上させ、最適なレジスト境界位置を選ぶことで５ｎｍ程度に抑えることが可能となる。境界領域の幅２１４は、コンタクトライナー５１３に注入するイオンの注入角度によっても調整できる。
なお、本工程の熱処理は、ヒーターやランプなどを用いて行うことができるが、膜中の水素などを脱離させやすいなどの理由から、ＵＶキュアが最も好ましい。
次に、図５（ｂ）に示すように、基板上に層間絶縁膜２１９を堆積し、この層間絶縁膜２１９をＣＭＰ（Chemical Mechanical Polishing）により平坦化した後、ソース・ドレイン領域５０８ａ、５０８ｂに接続するためのコンタクト２２１を形成する。また、これと同時に、図５（ｃ）に示すように、ゲート上コンタクト２２２を形成する。ここで、図５（ｃ）は、半導体装置における、ゲート電極を通るゲート幅方向の断面を示す図である。
本実施形態の製造方法によれば、従来技術に比べてｎｐ境界領域５１７の幅を小さくし、且つｎｐ境界領域５１７における段差２１６を小さく設定できる。そのため、ゲート上コンタクト２２２をｎｐ境界領域５１７の上に形成しても、コンタクトライナーのエッチング量が他の領域と大きく変わることがなく、且つスリットやボイドなどが発生することもない。これにより、面積を増加させることなくＭＯＳトランジスタのチャネルに適切な歪みを加えて移動度の向上を図るとともに、コンタクトを歩留まり良く形成することができる。また、本実施形態の方法によれば、ゲート上コンタクト２２２を形成する領域の制約が少ないので、設計の自由度を向上させることもできる。さらに、ｐチャネル型トランジスタとｎチャネル型トランジスタの性能を共に向上させた半導体装置を低コストで製造することも可能となる。
以上の方法により作製された本実施形態の半導体装置は、図５（ｂ）、（ｃ）および図６に示すように、半導体基板５０１と、半導体基板５０１のうちＮチャネル領域２０１に位置する部分（第１の活性領域）とＰチャネル領域２０２に位置する部分（第２の活性領域）とを電気的に分離する素子分離領域２０６と、Ｎチャネル領域２０１において半導体基板５０１上に設けられたｎチャネル型電界効果トランジスタと、Ｐチャネル領域２０２おいて半導体基板５０１上に設けられたｐチャネル型電界効果トランジスタと、Ｎチャネル領域２０１において半導体基板５０１上およびｎチャネル型電界効果トランジスタ上に設けられた厚さ１５以上５０ｎｍ以下程度のｎチャネルコンタクトライナー５１８と、Ｐチャネル領域２０２において半導体基板５０１上およびｐチャネル型電界効果トランジスタ上に設けられた厚さ２０ｎｍ以上６５ｎｍ以下程度のｐチャネルコンタクトライナー５１９と、ｎチャネルコンタクトライナー５１８およびｐチャネルコンタクトライナー５１９の上に設けられた層間絶縁膜２１９と、層間絶縁膜２１９、ｎチャネルコンタクトライナー５１８、およびｐチャネルコンタクトライナー５１９を貫通するコンタクト２２１およびゲート上コンタクト２２２とを備えている。
ｎチャネル型電界効果トランジスタは、半導体基板５０１上に設けられたゲート絶縁膜２５０と、ゲート絶縁膜２５０上に設けられたｎチャネルゲート２０３と、ｎチャネルゲート２０３の両側面上および半導体基板５０１上に形成されたＬ字状のサイドウォール下層膜５０６と、半導体基板５０１の上部であってサイドウォール下層膜５０６の下に形成されたｎ型不純物を含むエクステンション領域５０４ａと、半導体基板５０１のうちｎチャネルゲート２０３の両側方に位置する領域に設けられ、エクステンション領域５０４ａに接し、エクステンション領域５０４ａよりも高濃度のｎ型不純物を含むソース・ドレイン領域５０８ａと、ソース・ドレイン領域５０８ａ上に設けられ、コンタクト２２１に接続されたＮｉシリサイド層５１１と、ｎチャネルゲート２０３上に設けられ、ゲート上コンタクト２２２に接続されたＮｉシリサイド層５１２とを有している。
ｎチャネルコンタクトライナー５１８は、Ｎチャネル領域２０１内のＮｉシリサイド層５１１（またはソース・ドレイン領域５０８ａ、あるいは第１の活性領域）上からサイドウォール下層膜５０６上およびＮｉシリサイド層５１２上に亘って設けられている。また、ｎチャネルコンタクトライナー５１８は、例えばＣ（炭素）またはＦ（フッ素）などの不純物を含み、窒化シリコンを母材として形成されており、膜内部に収縮力を有している。このため、ｎチャネル型電界効果トランジスタのチャネル領域はゲート長方向およびゲート幅方向に引っ張り応力を受けている。そのため、ｎチャネル型電界効果トランジスタのチャネル移動度は応力が加えられていない場合に比べて大きくなっている。
ｐチャネル型電界効果トランジスタは、半導体基板５０１上に設けられたゲート絶縁膜２５０と、ゲート絶縁膜２５０上に設けられたｐチャネルゲート２０４と、ｐチャネルゲート２０４の両側面上および半導体基板５０１上に形成されたＬ字状のサイドウォール下層膜５０６と、半導体基板５０１の上部であってサイドウォール下層膜５０６の下に形成されたｐ型不純物を含むエクステンション領域５０４ｂと、半導体基板５０１のうちｐチャネルゲート２０４の両側方に位置する領域に設けられ、エクステンション領域５０４ｂに接し、エクステンション領域５０４ｂよりも高濃度のｐ型不純物を含むソース・ドレイン領域５０８ｂと、ソース・ドレイン領域５０８ｂ上に設けられ、コンタクト２２１に接続されたＮｉシリサイド層５１１と、ｐチャネルゲート２０４上に設けられ、ゲート上コンタクト２２２に接続されたＮｉシリサイド層５１２とを有している。
ｐチャネルコンタクトライナー５１９は、Ｐチャネル領域２０２内のＮｉシリサイド層５１１（またはソース・ドレイン領域５０８ｂ、あるいは第２の活性領域）上からサイドウォール下層膜５０６上およびＮｉシリサイド層５１２上に亘って設けられている。また、ｐチャネルコンタクトライナー５１９は、例えばＯやＧｅなどの不純物を含み、窒化シリコンを母材として形成されており、膨張力を有している。このため、ｐチャネル型電界効果トランジスタのチャネル領域はゲート長方向およびゲート幅方向に圧縮応力を受けている。そのため、ｐチャネル型電界効果トランジスタのチャネル移動度は応力が加えられていない場合に比べて大きくなっている。
図７（ａ）、（ｂ）は従来の半導体装置および本実施形態の半導体装置におけるＮチャネル領域１２０１、２０１のレイアウト例をそれぞれ示す平面図であり、図８（ａ）、（ｂ）は従来の半導体装置および本実施形態の半導体装置におけるＰチャネル領域１２０２、２０２のレイアウト例をそれぞれ示す平面図である。
図７（ａ）に示すように、チャネル方向が＜１００＞方向である場合には、ゲート幅方向の引っ張り応力がチャネルに印加されるとｎチャネル型電界効果トランジスタが若干影響を受ける。この場合、図７（ｂ）に示すように、Ｎチャネル領域２０１のゲート長方向と平行に（ゲート幅方向に隣接して）Ｐチャネル領域２０２を配置することでＮチャネル領域２０１のゲート電極端部付近に存在するコンタクトライナー膜の収縮力を弱めることができる。これにより、ゲート幅方向の応力に影響を受けることなくｎチャネル型電界効果トランジスタの移動度を向上させることが可能となる。
また、図８（ａ）に示すように、チャネル方向が＜１１０＞方向である場合には、ゲート長方向の引っ張り応力がチャネルに印加されるとｐチャネル型電界効果トランジスタが若干影響を受ける。この場合、図８（ｂ）に示すように、Ｐチャネル領域２０２のゲート長方向と平行に（ゲート幅方向に隣接して）Ｎチャネル領域２０１を配置することでＰチャネル領域２０２の端部付近に存在するコンタクトライナー膜の膨張力を弱めることができる。これにより、ゲート長方向の応力に影響を受けることなくｐチャネル型電界効果トランジスタの移動度を向上させることが可能となる。
また、ｎチャネルコンタクトライナー５１８とｐチャネルコンタクトライナー５１９とはｎｐ境界領域５１７において連続的に形成されており、ｎチャネルコンタクトライナー５１８上面とｐチャネルコンタクトライナー５１９上面との段差２１６は例えば３ｎｍ以上１５ｎｍ以下程度である。
また、図５（ｃ）に示す例のように、Ｎｉシリサイド層５１１、５１２、サイドウォール下層膜５０６、および素子分離領域２０６とｎチャネルコンタクトライナー５１８およびｐチャネルコンタクトライナー５１９との間には、Ｎチャネル領域２０１からＰチャネル領域２０２に亘って設けられた窒化シリコンからなるコンタクトライナー５１３が設けられていてもよく、この場合には、コンタクトライナー５１３の組成はＮチャネル領域２０１とＰチャネル領域２０２とでほぼ変化がなく、コンタクトライナー５１３内のＳｉ−Ｎ結合の密度はｎチャネルコンタクトライナー５１８およびｐチャネルコンタクトライナー５１９内のＳｉ−Ｎ密度よりも高くなっている。
ｎチャネルコンタクトライナー５１８とｐチャネルコンタクトライナー５１９とは、同一工程で形成したコンタクトライナー５１３に異なるイオン種を注入することで形成したものであるので、ｎｐ境界領域５１７の幅は従来の半導体装置よりも縮小され、ボイドやスリットの発生は抑えられている。
なお、イオン注入とそれに続く熱処理によりｎチャネルコンタクトライナー５１８は収縮し、ｐチャネルコンタクトライナー５１９は膨張するので、膜中のＳｉ−Ｎ結合の密度はｎチャネルコンタクトライナー５１８の方がｐチャネルコンタクトライナー５１９よりも高くなっている。
なお、ｎチャネルコンタクトライナー５１８とｐチャネルコンタクトライナー５１９は同一膜で形成されているため、エッチング等でコンタクトライナー膜が分断されておらず、膜に切れ目が存在しない。したがって、コンタクトライナー膜の面積依存性が小さく、従来の半導体装置に比べて意図しないトランジスタの特性変動が小さくなっている。
以上説明したように、本発明は、ＳＲＡＭなど、ｎチャネル型トランジスタとｐチャネル型トランジスタとが同一チップ内に存在し、ｎｐ境界が多数存在する半導体装置の歩留まり向上などに有用である。
本発明の実施形態に係る半導体装置の製造方法におけるプロセスフローである。 （ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置を示す平面図である。 （ａ）、（ｂ）は従来の半導体装置および本実施形態の半導体装置におけるＮチャネル領域のレイアウト例をそれぞれ示す平面図である。 （ａ）、（ｂ）は従来の半導体装置および本実施形態の半導体装置におけるＰチャネル領域のレイアウト例をそれぞれ示す平面図である。 従来のＤＳＬ技術におけるプロセスフローである。 （ａ）は、従来の半導体装置の一例におけるゲート長方向の断面図であり、（ｂ）は、従来の半導体装置の別例におけるゲート長方向の断面図である。
符号の説明
２０１ Ｎチャネル領域
２０２ Ｐチャネル領域
２０３ ｎチャネルゲート
２０４ ｐチャネルゲート
２０６ 素子分離領域
２１４ ｎｐ境界領域の幅
２１６ ｎｐ境界領域における段差
２１９ 層間絶縁膜
２２１ コンタクト
２２２ ゲート上コンタクト
２５０ ゲート絶縁膜
５０１ 半導体基板
５０２ ゲート長
５０３ ゲート間隔
５０４ａ、５０４ｂ エクステンション領域
５０５ サイドウォール
５０６ サイドウォール下層膜
５０７ サイドウォール上層膜
５０８ａ、５０８ｂ ソース・ドレイン領域
５１１、５１２ Ｎｉシリサイド層
５１３ コンタクトライナー
５１４ａ、５１４ｂ 注入用レジスト
５１５ ｐチャネルライナー注入層
５１６ ｎチャネルライナー注入層
５１７ ｎｐ境界領域
５１８ ｎチャネルコンタクトライナー
５１９ ｐチャネルコンタクトライナー

Claims (9)

  1. 半導体基板と、
    前記半導体基板のうち、Ｎチャネル領域に位置する第１の活性領域とＰチャネル領域に位置する第２の活性領域とを電気的に分離する素子分離領域と、
    前記第１の活性領域上にゲート絶縁膜を挟んで設けられたｎチャネルゲートと、前記第１の活性領域のうち前記ｎチャネルゲートの両側方に位置する領域に設けられた第１のソース・ドレイン領域とを有するｎチャネル型電界効果トランジスタと、
    前記第２の活性領域上にゲート絶縁膜を挟んで設けられたｐチャネルゲートと、前記第２の活性領域のうち前記ｐチャネルゲートの両側方に位置する領域に設けられた第２のソース・ドレイン領域とを有するｐチャネル型電界効果トランジスタと、
    前記第１の活性領域上から前記ｎチャネルゲートの側方および上方に亘って設けられた収縮力を有するｎチャネルコンタクトライナーと、
    前記第２の活性領域上から前記ｐチャネルゲートの側方および上方に亘って設けられ、前記ｎチャネルコンタクトライナーよりも厚く、前記ｎチャネルコンタクトライナーと連続的に形成された膨張力を有するｐチャネルコンタクトライナーとを備え、
    前記ｎチャネルコンタクトライナーと前記ｐチャネルコンタクトライナーとは同一の母材から構成されており、
    前記ｎチャネルコンタクトライナーおよび前記ｐチャネルコンタクトライナーは、Ｓｉ以上のイオン半径を有する元素を含み、
    前記ｐチャネルコンタクトライナーには、前記ｐチャネルコンタクトライナーを構成する母材の構成原子間の結合エネルギーよりも前記構成原子との結合エネルギーが大きい元素のイオンが注入されている半導体装置。
  2. 前記第１の活性領域および前記ｎチャネル型電界効果トランジスタと前記ｎチャネルコンタクトライナーとの間から、前記第２の活性領域および前記ｐチャネル型電界効果トランジスタと前記ｐチャネルコンタクトライナーとの間に亘って設けられ、前記ｎチャネルコンタクトライナーおよび前記ｐチャネルコンタクトライナーと同一の母材から構成され、且つ前記ｎチャネルコンタクトライナーおよび前記ｐチャネルコンタクトライナーよりも前記不純物原子の密度が小さいコンタクトライナーをさらに備えていることを特徴とする請求項１に記載の半導体装置。
  3. 前記コンタクトライナー中のＳｉ−Ｎ結合の密度は、前記ｎチャネルコンタクトライナーおよび前記ｐチャネルコンタクトライナー中のＳｉ−Ｎ結合の密度より高いことを特徴とする請求項２に記載の半導体装置。
  4. 前記ｎチャネルコンタクトライナー、前記ｐチャネルコンタクトライナーの母材は窒化シリコンであり、
    前記ｎチャネルコンタクトライナー中のＳｉ−Ｎ結合の密度は、前記ｐチャネルコンタクトライナー中のＳｉ−Ｎ結合の密度よりも高いことを特徴とする請求項１〜３のうちいずれか１つに記載の半導体装置。
  5. 前記ｎチャネルコンタクトライナーは炭素またはフッ素を不純物原子として含んでいることを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置。
  6. 前記ｐチャネルコンタクトライナーは酸素を不純物原子として含んでいることを特徴とする請求項１〜５のうちいずれか１つに記載の半導体装置。
  7. 前記ｎチャネルコンタクトライナーおよび前記ｐチャネルコンタクトライナーは、Ｓｉ、Ａｓ、ＩｎまたはＧｅを含んでいることを特徴とする請求項１〜６のうちのいずれか１つに記載の半導体装置。
  8. 前記ｐチャネルコンタクトライナーは、前記ｎチャネルコンタクトライナーよりも高密度でＧｅを含んでいることを特徴とする請求項１〜７のうちいずれか１つに記載の半導体装置。
  9. 前記Ｎチャネル領域と前記Ｐチャネル領域との境界領域における、前記ｎチャネルコンタクトライナーと前記ｐチャネルコンタクトライナーとの間の段差は３ｎｍ以上１５ｎｍ以下であることを特徴とする請求項１〜８のうちいずれか１つに記載の半導体装置。
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