JP2008182022A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置は、半導体基板11に形成された複数の第1のMISトランジスタ12A及び複数の第2のMISトランジスタ12Bと、ゲート長方向に応力を加えるライナ絶縁膜25とを備えている。各第1のMISトランジスタ12Aは、断面L字状の第1のL型サイドウォールを有し、各第2のMISトランジスタ12Bは、断面L字状の第2のL型サイドウォールと、外側サイドウォール18とを有している。ライナ絶縁膜25における第2のソースドレイン領域22B上に形成された部分の膜厚の最小値は、第1のソースドレイン領域22A上に形成された部分の膜厚の最小値よりも大きい。
【選択図】図1
Description
S.Ito, 他, "IEDM 2000",2000年, p.247
本発明の第1の実施形態について図面を参照して説明する。図1(a)及び(b)は第1の実施形態に係る半導体装置であり、(a)は平面構成を示し、(b)は(a)のIb−Ib線における断面構成を示している。図1に示すように、シリコン(Si)からなる半導体基板11の第1の領域11Aには、Nチャネル(N型)トランジスタである第1のMIS(金属−絶縁膜半導体)トランジスタ12Aが形成され、第2の領域11Bには、Pチャネル(P型)トランジスタである第2のMISトランジスタ12Bが形成されている。
以下に、本発明の第2の実施形態について図面を参照して説明する。図5は、第2の実施形態に係る半導体装置の断面構成を示している。図5において図1(b)と同一の構成要素には同一の符号を附すことにより説明を省略する。
11A 第1の領域
11B 第2の領域
12A 第1のMISトランジスタ
12B 第2のMISトランジスタ
13 素子分離領域
14A 第1の活性領域
14B 第2の活性領域
15A 第1のゲート絶縁膜
15B 第2のゲート絶縁膜
16A 第1のゲート電極
16B 第2のゲート電極
17A 第1のL型サイドウォール
17B 第2のL型サイドウォール
17a 第1の絶縁膜
18 外側サイドウォール
18a 第2の絶縁膜
19 I型サイドウォール
22A 第1のソースドレイン領域
22B 第2のソースドレイン領域
23A 第1のエクステンション拡散層
23B 第2のエクステンション拡散層
24 シリサイド層
25 ライナ絶縁膜
26 層間絶縁膜
27 コンタクトプラグ
Claims (27)
- 半導体基板に形成された第1のMISトランジスタ及び第2のMISトランジスタと、前記第1のMISトランジスタ及び第2のMISトランジスタを覆い且つ前記第1のMISトランジスタのチャネル領域に前記第1のゲート電極のゲート長方向に応力を加えるライナ絶縁膜とを備え、
前記第1のMISトランジスタは、
前記半導体基板の第1の領域の上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の上に形成された第1のゲート電極と、
前記第1のゲート電極の側面上から前記半導体基板の上にわたって断面L字状に形成された第1のL型サイドウォールと、
前記第1の領域における前記第1のゲート電極及び第1のL型サイドウォールに覆われた部分の両側方に形成された第1のソースドレイン領域とを有し、
前記第2のMISトランジスタは、
前記半導体基板の第2の領域の上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の上に形成された第2のゲート電極と、
前記第2のゲート電極の側面上から前記半導体基板の上にわたって断面L字状に形成された第2のL型サイドウォールと、
前記第2のL型サイドウォールの上に形成された外側サイドウォールと、
前記第2の領域における前記第2のゲート電極、第2のL型サイドウォール及び外側サイドウォールに覆われた部分の両側方に形成された第2のソースドレイン領域とを有し、
前記第1のL型サイドウォールの上には前記外側サイドウォールは形成されておらず、
前記ライナ絶縁膜における前記第2のソースドレイン領域上に形成された部分の膜厚の最小値は、前記第1のソースドレイン領域上に形成された部分の膜厚の最小値よりも大きいことを特徴とする半導体装置。 - 前記ライナ絶縁膜における前記第1のソースドレイン領域上において膜厚が最小となる部分の上面は、前記第1のゲート電極の上面よりも低い位置にあり、
前記ライナ絶縁膜における前記第2のソースドレイン領域上において膜厚が最小となる部分の上面は、前記第2のゲート電極の上面よりも高い位置にあることを特徴とする請求項1に記載の半導体装置。 - 前記第2のソースドレイン領域を挟んで前記第2のゲート電極と反対側の領域に設けられた第2の凸部と、
前記第2の凸部の側面上に形成された前記第2のL型サイドウォール及び外側サイドウォールとをさらに備え、
前記ライナ絶縁膜は、前記第2の領域において前記外側サイドウォールの上を覆い且つ前記第2のゲート電極と前記第2の凸部との間に生じた凹部を埋め込むように形成されていることを特徴とする請求項1又は2に記載の半導体装置。 - 前記第2のゲート電極と前記第2の凸部との間隔は、前記第2のL型サイドウォールの膜厚と前記外側サイドウォールの膜厚と前記ライナ絶縁膜の膜厚の和の2倍以下であることを特徴とする請求項3に記載の半導体装置。
- 前記第2のMISトランジスタは複数形成されており、
前記第2の凸部は、一の前記第2のMISトランジスタと隣接して形成された他の前記第2のMISトランジスタにおける前記第2のゲート電極であることを特徴とする請求項3又は4に記載の半導体装置。 - 前記第2の凸部は、配線、ダミー配線及びダミー電極のうちの少なくとも1つであることを特徴とする請求項3又は4に記載の半導体装置。
- 前記第1のソースドレイン領域を挟んで前記第1のゲート電極と反対側の領域に設けられた第1の凸部と、
前記第1の凸部の側面上に形成された前記第1のL型サイドウォールとをさらに備え、
前記ライナ絶縁膜は、前記第1の領域において前記第1のL型サイドウォールに接して設けられ、且つ前記第1のゲート電極と前記第1の凸部との間に生じた凹部に沿って凹部を残存させるように形成されていることを特徴とする請求項3から6のいずれか1項に記載の半導体装置。 - 前記第1のゲート電極と前記第1の凸部との間隔は、前記第1のL型サイドウォールの膜厚と前記ライナ絶縁膜の膜厚の和の2倍よりも広いことを特徴とする請求項7に記載の半導体装置。
- 前記第1のMISトランジスタは複数形成されており、
前記第1の凸部は、一の前記第1のMISトランジスタと隣接して形成された他の前記第1のMISトランジスタにおける前記第1のゲート電極であることを特徴とする請求項7又は8に記載の半導体装置。 - 前記第1の凸部は、配線、ダミー配線及びダミー電極のうちの少なくとも1つであることを特徴とする請求項7又は8に記載の半導体装置。
- 前記第1のゲート電極と前記第1の凸部との間隔と、前記第2のゲート電極と前記第2の凸部との間隔とは互いに等しく、
前記第1のL型サイドウォールの膜厚と前記第2のL型サイドウォールの膜厚とは互いに等しいことを特徴とする請求項7から10のいずれか1項に記載の半導体装置。 - 前記各第1のMISトランジスタはN型のMISトランジスタであり、
前記各第2のMISトランジスタはP型のMISトランジスタであり、
前記ライナ絶縁膜は、前記第1のゲート電極のゲート長方向に引っ張り応力を加える膜であることを特徴とする請求項1から11のいずれか1項に記載の半導体装置。 - 前記半導体基板はシリコンからなり、
前記各第1のゲート電極及び各第2のゲート電極のゲート長方向は前記半導体基板の<100>軸方向に沿っていることを特徴とする請求項1から12のいずれか1項に記載の半導体装置。 - 前記各第1のMISトランジスタは、前記第1のゲート電極と前記第1のL型サイドウォールとの間に断面板状に形成された第1のI型サイドウォールを有し、
前記各第2のMISトランジスタは、前記第2のゲート電極と前記第2のL型サイドウォールとの間に断面板状に形成された第2のI型サイドウォールを有していることを特徴とする請求項1から13のいずれか1項に記載の半導体装置。 - 前記各第1のMISトランジスタは、前記第1の領域における前記第1のL型サイドウォールの下側の部分に形成された第1のエクステンション拡散層を有し、
前記各第2のMISトランジスタは、前記第2の領域における前記第2のL型サイドウォールの下側の部分に形成された第2のエクステンション拡散層を有していることを特徴とする請求項1から14のいずれか1項に記載の半導体装置。 - 前記ライナ絶縁膜の上に形成された層間絶縁膜と
前記層間絶縁膜を貫通し、前記第1のソースドレイン領域及び第2のソースドレイン領域と電気的に接続されたコンタクトプラグとをさらに備えていることを特徴とする請求項1から15のいずれか1項に記載の半導体装置。 - 前記第1のMISトランジスタ及び前記第2のMISトランジスタは、スタティックランダムアクセスメモリを構成するトランジスタであることを特徴とする請求項1から16のいずれか1項に記載の半導体装置。
- 半導体基板の第1の領域に形成された第1のMISトランジスタ及び第2の領域に形成された第2のMISトランジスタを備えた半導体装置の製造方法であって、
前記第1の領域上に第1のゲート絶縁膜及び第1のゲート電極を形成すると共に、前記第2の領域上に第2のゲート絶縁膜及び第2のゲート電極を形成する工程(a)と、
前記第1のゲート電極の側面上に第1のサイドウォール及び第2のサイドウォールを前記第1のゲート電極側から順次形成すると共に、前記第2のゲート電極の側面上に第3のサイドウォール及び第4のサイドウォールを前記第2のゲート電極側から順次形成する工程(b)と、
前記第1の領域における前記第1のゲート電極、第1のサイドウォール及び第2のサイドウォールに覆われた部分の両側方に第1のソースドレイン領域を形成する工程(c)と、
前記第2の領域における前記第2のゲート電極、第3のサイドウォール及び第4のサイドウォールに覆われた部分の両側方に第2のソースドレイン領域を形成する工程(d)と、
前記工程(c)及び工程(d)の後に、前記第2のサイドウォールを除去する工程(e)と、
前記工程(e)よりも後に、前記半導体基板の上に、前記第1のゲート電極、第1のサイドウォール及び第1のソースドレイン領域と、前記第2のゲート電極、第3のサイドウォール、第4のサイドウォール及び第2のソースドレイン領域とを覆うように、前記第1のMISトランジスタのチャネル領域に前記第1のゲート電極のゲート長方向に応力を加えるライナ絶縁膜を形成する工程(f)とを備え、
前記工程(f)では、前記ライナ絶縁膜における前記第2のソースドレイン領域上に形成された部分の最小の膜厚が、前記第1のソースドレイン領域上に形成された部分の最小の膜厚よりも厚くなるように形成することを特徴とする半導体装置の製造方法。 - 前記工程(a)は、前記第2のソースドレイン領域を挟んで前記第2のゲート電極と反対側の領域に第2の凸部を形成する工程を含み、
前記工程(b)は、前記第2の凸部の側面上に前記第3のサイドウォール及び第4のサイドウォールを前記第2の凸部側から順次形成する工程を含み、
前記工程(f)では、前記ライナ絶縁膜を、前記第2の領域において前記第4のサイドウォールの上を覆い且つ前記第2のゲート電極と前記第2の凸部との間に生じた凹部を埋め込むように形成することを特徴とする請求項18に記載の半導体装置の製造方法。 - 前記行程(a)では、前記第2のゲート絶縁膜及び第2のゲート電極を複数形成し、
前記第2の凸部は、一の前記第2のゲート電極と隣接して形成された他の前記第2のゲート電極であることを特徴とする請求項19に記載の半導体装置の製造方法。 - 前記工程(a)は、前記第1のソースドレイン領域形成領域を挟んで前記第1のゲート電極と反対側の領域に第1の凸部を形成する工程を含み、
前記工程(b)は、前記第1の凸部の側面上に前記第1のサイドウォール及び第2のサイドウォールを前記第1の凸部側から順次形成する工程を含み、
前記工程(e)は、前記第1のゲート電極及び第1の凸部の各側面上に形成されている前記第2のサイドウォールを除去する工程を含み、
前記工程(f)では、前記ライナ絶縁膜を、前記第1の領域において前記第1のサイドウォールに接し、且つ前記第1のゲート電極と前記第1の凸部との間に生じた凹部に沿って凹部を残存させるように形成することを特徴とする請求項18又は19に記載の半導体装置の製造方法。 - 前記行程(a)では、前記第1のゲート絶縁膜及び第1のゲート電極を複数形成し、
前記第1の凸部は、一の前記第1のゲート電極と隣接して形成された他の前記第1のゲート電極であることを特徴とする請求項21に記載の半導体装置の製造方法。 - 前記第1のサイドウォールは、断面L字状の第1のL型サイドウォールであり、
前記第2のサイドウォールは、前記第1のL型サイドウォール上に形成された外側サイドウォールであり、
前記第3のサイドウォールは、断面L字状の第2のL型サイドウォールであり、
前記第4のサイドウォールは、前記第2のL型サイドウォール上に形成された外側サイドウォールであることを特徴とする請求項18から22のいずれか1項に記載の半導体装置の製造方法。 - 前記工程(e)では、前記第1サイドウォールに比べて前記第2のサイドウォールのエッチング速度が速い条件でエッチングを行うことにより、前記第2のサイドウォールを除去することを特徴とする請求項18から23のいずれか1項に記載の半導体装置の製造方法。
- 前記工程(a)よりも後で且つ前記工程(b)よりも前に、前記第1のゲート電極の側面上に、断面I字状の第1のI型サイドウォールを形成すると共に、前記第2のゲート電極の側面上に断面I字状の第2のI型サイドウォールを形成する工程(g)をさらに備えていることを特徴とする請求項18から24のいずれか1項に記載の半導体装置の製造方法。
- 前記工程(f)よりも後に、前記ライナ絶縁膜の上に層間絶縁膜を形成する工程(h)と、
前記層間絶縁膜を貫通し前記第1のソースドレイン領域及び第2のソースドレイン領域と電気的に接続されたコンタクトプラグを形成する工程(i)とをさらに備えていることを特徴とする請求項18から25のいずれか1項に記載の半導体装置の製造方法。 - 前記工程(c)及び工程(d)よりも後で且つ前記工程(f)よりも前に、前記第1のゲート電極の上部及び前記第1のソースドレイン領域の上部と、前記第2のゲート電極の上部及び前記第2のソースドレイン領域の上部とにシリサイド層を形成する工程(j)をさらに備えていることを特徴とする請求項18から26のいずれか1項に記載の半導体装置の製造方法。
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