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GEBIET DER VORLIEGENDEN ERFINDUNG
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Im
Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter
Schaltungen und betrifft insbesondere die Herstellung unterschiedlicher
Transistorarten mit verformten Kanalgebieten, indem mechanische
Spannungen induzierende Quellen verwendet werden, etwa Kontaktschichten mit
Zugspannung bzw. Druckspannung, eingebettete Verformungsschichten
und dergleichen, um die Ladungsträgerbeweglichkeit in dem Kanalgebiet
eines MOS-Transistors zu erhöhen.
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BESCHREIBUNG DES STANDS DER
TECHNIK
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Die
Herstellung integrierter Schaltungen erfordert die Ausbildung einer
großen
Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem
spezifizierten Schaltungsplan. Im Allgemeinen werden mehrere Prozesstechnologien
aktuell eingesetzt, wobei für
komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen,
die CMOS-Technologie gegenwärtig
eine der vielversprechendsten Vorgehensweisen auf Grund der besseren
Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder
Leistungsaufnahme und/oder Kosteneffizienz ist. Während der
Herstellung komplexer integrierter Schaltungen unter Einsatz der
CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren
und p-Kanaltransistoren, auf einem Substrat mit einer kristallinen Halbleiterschicht
gebildet. Ein MOS-Transistor umfasst, unabhängig davon, ob ein n-Kanaltransistor oder
ein p-Kanaltransistor betrachtet wird, sogenannte PN-Übergänge, die
durch eine Grenzfläche
hoch dotierter Drain- und Sourcegebiete mit einem invers dotierten
Kanalgebiet, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet
ist, gebildet werden. Die Leitfähigkeit
des Kanalgebiets, d. h. die Stromtreiberfähigkeit des leitenden Kanals,
wird durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets
und davon mittels einer dünnen isolierenden
Schicht getrennt ausgebildet ist. Die Leitfähigkeit des Kanalgebiets bei
Ausbildung eines leitenden Kanals auf Grund des Anliegens einer
geeigneten Steuerspannung an der Gateelektrode hängt von der Dotierstoffkonzentration,
der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene
Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem
Abstand zwischen dem Source- und
dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit
bestimmt in Verbindung mit der Fähigkeit,
rasch einen leitenden Kanal unter der isolierenden Schicht beim
Anlegen der Steuerspannung an die Gateelektrode auszubilden, die
Gesamtleitfähigkeit
des Kanalgebiets im Wesentlichen das Verhalten der MOS-Transistoren.
Somit wird auf Grund der Verringerung der Kanallänge – und damit verknüpft der
Verringerung des Kanalwiderstands – die Kanallänge zu einem
wesentlichen Entwurfskriterium, um eine Verbesserung der Arbeitsgeschwindigkeit
der integrierten Schaltungen zu erreichen.
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Die
ständige
Reduzierung der Transistorabmessungen geht jedoch mit einer Reihe
damit verknüpfter
Probleme einher, die es zu lösen
gilt, um nicht in unerwünschter
Weise die durch das stetige Reduzieren der Kanallänge von
MOS-Transistoren gewonnen Vorteile aufzuheben. Ein wesentliches Problem
in dieser Hinsicht ist die Entwicklung verbesserter Photolithographie-
und Ätzstrategien,
um zuverlässig
und reproduzierbar Schaltungselemente mit kritischen Abmessungen,
etwa die Gateelektrode der Transistoren, für eine neue Bauteilgeneration
zu schaffen. Des weiteren sind sehr anspruchsvolle Dotierstoffprofile
in der vertikalen Richtung sowie auch in der lateralen Richtung
in den Drain- und Sourcegebieten erforderlich, um für den geringen
Schicht- und Kontaktwiderstand in Verbindung mit einer gewünschten
Kanalsteuerbarkeit zu sorgen. Des weiteren bildet die vertikale
Position der PN-Übergänge in Bezug
auf die Gateisolationsschicht ebenso ein wichtiges Gestaltungskriterium
im Hinblick auf die Steuerung der Leckströme. Somit erfordert das Verringern der
Kanallänge
für gewöhnlich auch
eine Reduzierung der Tiefe der Drain- und Sourcegebiete in Bezug auf
die Grenzfläche,
die durch die Gateisolationsschicht und das Kanalgebiet gebildet
ist, wodurch anspruchsvolle Implantationstechniken erforderlich sind.
Gemäß anderer
Lösungen
werden epitaktisch gewachsene Gebiete mit einem spezifizierten Versatz
zu der Gateelektrode hergestellt, die auch als erhöhte Drain-
und Sourcegebiete bezeichnet werden, um eine erhöhte Leitfähigkeit der erhöhten Drain-
und Sourcegebiete zu gewährleisten,
während
gleichzeitig ein flacher PN-Übergang
in Bezug auf die Gateisolationsschicht beibehalten wird.
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Da
die ständige
Größenreduzierung
der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, die Anpassung
und möglicherweise
die Neuentwicklung äußerst komplexer
Prozesstechniken im Hinblick auf die zuvor genannten Prozessschritte
erforderlich macht, wurde vorgeschlagen, die Kanalleitfähigkeit
der Transistorelemente auch zu verbessern, indem die Ladungsträgerbeweglichkeit in
dem Kanalgebiet für
eine vorgegebene Kanallänge erhöht wird,
wodurch die Möglichkeit
geschaffen wird, eine Verbesserung des Leistungsverhaltens zu erreichen,
die vergleichbar ist mit dem Fortschreiten zu einem künftigen
Technologieverfahren, wobei viele der oben genannten Prozessanpassungen,
die mit der Bauteilgrößenreduzierung
verknüpft
sind, vermieden oder zumindest zeitlich verschoben werden. Ein effizienter
Mechanismus zum Vergrößern der
Ladungsträgerbeweglichkeit
ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem
beispielsweise eine Zugspannung oder eine Druckspannung in der Nähe des Kanalgebiets
erzeugt wird, um damit eine entsprechende Verformung in dem Kanalgebiet hervorzurufen,
die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen
einer Zugverformung in dem Kanalgebiet die Beweglichkeit von Elektronen,
wobei abhängig
von der Größe und der
Richtung der Zugverformung ein Anstieg der Beweglichkeit von 50% oder
mehr erreicht werden kann, was sich wiederum direkt in einer entsprechenden
Erhöhung
der Leitfähigkeit
ausdrückt.
Andererseits kann eine Druckverformung in dem Kanalgebiet die Beweglichkeit
von Löcher
verbessern, wodurch die Möglichkeit
geschaffen wird, das Leistungsverhalten von p-Transistoren zu steigern.
Das Einführen
einer Verfahrenstechnik für
mechanische Spannung Bzw. Verspannung oder Verformung bei der Herstellung
integrierter Schaltungen ist ein äußerst vielversprechender Ansatz
für künftige Bauteilgenerationen,
da beispielsweise verformtes Silizium als eine „neue” Art an Halbleitermaterial
betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente
ermöglicht,
ohne dass teuere Halbleitermaterialien erforderlich sind, während viele
der gut etablierten Fertigungsverfahren weiter benutzt werden können.
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Folglich
wurde vorgeschlagen, beispielsweise eine Silizium/Germaniumschicht
oder eine Silizium/Kohlenstoffschicht in oder unterhalb dem Kanalgebiet
vorzusehen, um damit eine Zugspannung oder Druckspannung zu erzeugen,
die zu einer entsprechenden Verformung führt. Obwohl das Transistorverhalten
deutlich durch das Einführen
von spannungserzeugenden Schichten in oder unter dem Kanalgebiet
verbessert werden kann, ist ein hoher Aufwand erforderlich, um die
Herstellung entsprechender Spannungsschichten in die konventionelle
und gut erprobte MOS-Technik einzubinden. Beispielsweise müssen zusätzliche
epitaktische Wachstumstechniken entwickelt und in den Prozessablauf
eingebaut werden, um die germanium- oder kohlenstoffenthaltenden
Spannungsschichten an geeigneten Positionen in oder unterhalb des
Kanalgebiets anzuordnen. Dadurch wird die Prozesskomplexität deutlich
erhöht,
wodurch sich auch die Herstellungskosten und die Gefahr für eine Verringerung
der Produktionsausbeute erhöhen.
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Daher
wird in anderen Vorgehensweisen eine externe Spannung, die beispielsweise
durch darüber
liegende Schichten, Abstandselemente, und dergleichen erzeugt wird,
in dem Versuch eingesetzt, eine gewünschte Verformung in dem Kanalgebiet
zu erreichen. Obwohl dies ein vielversprechender Ansatz ist, ist
der Prozess des Erzeugens der Verformung in dem Kanalgebiet durch
Ausüben
einer spezifizierten externen mechanischen Spannung unter Umständen abhängig von
der Effizienz des Spannungsübertragungsmechanismus
für die
externe mechanische Spannung, die beispielsweise durch Kontaktschichten,
Abstandselemente und dergleichen bereitgestellt wird, in das Kanalgebiet,
um darin die gewünschte
Verformung zu schaffen. Obwohl damit deutliche Vorteile im Vergleich
zu dem zuvor erläuterten
Ansatz erreicht werden, der zusätzlich
Spannungsschichten innerhalb des Kanalgebiets erfordert, kann die
Effizienz des Spannungsübertragungsmechanismus
von den Prozess- und Bauteileigenheiten abhängen und zu einem geringeren
Zugewinn an Leistung für
eine Art an Transistoren führen.
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In
einer weiteren Vorgehensweise wird die Löcherbeweglichkeit von PMOS-Transistoren
verbessert, indem eine verformte Silizium/Germanium-Schicht in den
Drain- und Source-Gebieten
der Transistoren gebildet wird, wobei die kompressiv verformten
Drain- und Sourcegebiete eine uniaxiale Verformung in dem benachbarten
Siliziumkanalgebiet erzeugen. Dazu werden die Drain- und Sourcegebiete
der PMOS-Transistoren selektiv vertieft, während die NMOS-Transistoren
maskiert sind, und nachfolgend wird die Silizium/Germanium-Schicht selektiv
in dem PMOS-Transistor durch epitaktisches Aufwachsen gebildet.
Obwohl diese Technik deutliche Vorteile im Hinblick auf einen Zugewinn
an Leistungsfähigkeit für die PMOS-Transistoren
und damit für
das gesamte CMOS-Bauteil bietet, muss ggf. ein geeigneter Entwurf
verwendet werden, der den Unterschied des Zugewinns an Leistungsfähigkeit
des PMOS-Transistors und des NMOS-Transistors ausgleicht.
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Die
US 2005/0156208A1 betrifft
ein CMOS-Bauelement und eine druckverspannte Kontakt-Ätzstoppschicht über einem
PMOS Transistor. Ein Verfahren zur Herstellung eines solchen CMOS-Bauelements
umfasst das Deponieren eines ersten Silizids in einer Gate-, Source- und Drain-Region
des PMOS-Transistors. Ein zweites Silizid wird in einer Gate-, Source- und Drain-Region
des NMOS-Transistors deponiert. Das zweite Silizid des NMOS-Transistors wird
nach dem Entfernen der druckverspannten Kontakt-Ätzstoppschicht von dem NMOS-Transistor
gebildet.
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Die
US 2005/0260810A1 betrifft
ein Verfahren zum selektiven Bilden von gedehnten Ätzstoppschichten
um die Feldeffekttransistor-Ladungsträgermobilität in betreffenden Kanalgebieten
eines NMOS Transistors und eines PMOS Transistors zu verbessern.
Bei einem durch dieses Verfahren hergestellten Halbleiterbauelement
sind Silizid-Bereiche über
den Source- und Drain-Gebieten und dem oberen Bereich der Gate-Elektroden
gebildet. Über
dem NMOS Transistor ist eine Puffer-Oxidschicht gebildet und über beiden,
dem NMOS-Transistor
und dem PMOS-Transistor ist eine druckverspannte dielektrische Schicht
gebildet. Zusätzlich
ist die druckverspannte dielektrische Schicht über dem NMOS Transistor gedünnt, um
einen verschlechternden Effekt der druckverspannten dielektrischen
Schicht auf den NMOS Transistor zu minimieren. Seitenwand-Abstandshalter
und Beschichtungen (liners) sind auf jeder Seite des Gates von dem
NMOS- und dem PMOS-Transistor gebildet.
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Angesichts
der zuvor beschriebenen Situation besteht ein Bedarf für eine verbesserte
Technik, die ein effizientes Erhöhen
der Leistungsfähigkeit
von PMOS-Transistoren und NMOS-Transistoren ermöglicht, wobei eines oder mehrere
der zuvor erkannten Probleme im Wesentlichen vermieden oder zumindest
reduziert werden.
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ÜBERBLICK ÜBER DIE ERFINDUNG
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Im
Allgemeinen richtet sich die vorliegende Erfindung an eine Technik,
die die Herstellung unterschiedlicher Transistorarten, etwa p-Kanaltransistoren
und n-Kanaltransistoren, ermöglicht,
wobei jede Transistorart eine darauf ausgebildete Kontaktschicht
erhält,
die eine spezielle innere mechanische Spannung zum Verbessern der
Leistungsfähigkeit
jeder Transistorart aufweist. Zu diesem Zweck wird der Prozess zur
Herstellung eines Metallsilizids separat für jede Transistorart ausgeführt, wodurch
eine erhöhte
Flexibilität
bei der Herstellung der entsprechenden verspannten Kontaktschichten
erreicht wird, wobei in einigen anschaulichen Ausführungsformen die
entsprechende Kontaktschicht direkt auf den entsprechenden Metallsilizidgebieten
gebildet werden kann.
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In
einer anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren das Bilden eines
ersten Metallsilizids in einer Gateelektrode und Drain- und Sourcegebieten
eines ersten Transistors, während
ein zweiter Transistor mit einer ersten Silizidierungsmaske bedeckt
ist. Das Verfahren umfasst ferner das Bilden eines zweiten Metallsilizids
in einer Gateelektrode und Drain- und Sourcegebieten eines zweiten
Transistors, während
der erste Transistor mit dem ersten Metallsilizid mit einer zweiten
Silizidierungsmaske bedeckt ist. Ferner wird eine erste Kontaktschicht
mit einer ersten Art an innerer mechanischer Spannung selektiv über dem
ersten Transistor gebildet und eine zweite Kontaktschicht mit einer
zweiten Art innerer mechanischer Spannung wird selektiv über dem
zweiten Transistor gebildet.
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Gemäß einer
weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Halbleiterbauelement einen
ersten Transistor und einen zweiten Transistor. Der erste Transistor
umfasst eine erste Gateelektrode und erste Drain- und Sourcegebiete
und eine erste konforme Beschichtung, die an Seitenwänden der
ersten Gateelektrode und auf einem Bereich der ersten Drain- und
Sourcegebiete ausgebildet ist. Die erste Gateelektrode und die ersten
Drain- und Sourcegebiete besitzen darauf ausgebildet erste Metallsilizidgebiete.
In ähnlicher
Weise umfasst der zweite Transistor eine zweite Gateelektrode und
zweite Drain- und Sourcegebiete und eine zweite konforme Beschichtung,
die an Seitenwänden der
zweiten Gatelektrode und auf einem Bereich der zweiten Drain- und
Sourcegebiete ausgebildet ist, wobei die zweite Gateelektrode und
die zweiten Drain- und Sourcegebiete darauf ausgebildet zweite Metallsilizidgebiete
aufweisen. Des weiteren umfasst das Halbleiterbauelement eine erste
Kontaktschicht, die über
den ersten Metallsilizidgebieten gebildet ist und eine erste Art
von Spannung aufweist und umfasst ferner eine zweite Kontaktschicht,
die über
den zweiten Metallsilizidgebieten ausgebildet ist und eine zweite
Art innerer Spannung aufweist, die sich von der ersten Art unterscheidet.
Ferner umfasst das Halbleiterbauelement eine Dielektrikumszwischenschicht,
die auf der ersten und der zweiten Kontaktschicht gebildet ist.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Weitere
Vorteile, Aufgaben und Ausführungsformen
der vorliegenden Erfindung gehen deutlicher aus der folgenden detaillierten
Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen
studiert wird, in denen:
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1a bis 1h schematisch
Querschnittsansichten eines Halbleiterbauelements mit zwei unterschiedlichen
Transistorarten, etwa einem p-Kanaltransistor und einem n-Kanaltransistor,
zeigen, die entsprechend verspannte Kontaktschichten in unmittelbarer
Nähe zu
entsprechenden Metallsilizidgebieten gemäß anschaulicher Ausführungsformen
der vorliegenden Erfindung erhalten; und
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2a bis 2g schematisch
Querschnittsansichten eines Halbleiterbauelements mit zwei unterschiedlichen
Transistorarten zeigen, wovon jeder eine verspannte Kontaktschicht
erhält.
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DETAILLIERTE BESCHREIBUNG
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Im
Allgemeinen betrifft die vorliegende Erfindung eine Technik für die Herstellung
von Transistorelementen unterschiedlicher Leitfähigkeitstypen, etwa NMOS-Transistoren
und PMOS-Transistoren, wobei der Begriff NMOS als ein Überbegriff
für eine beliebige
Art eines n-Kanalfeldeffekttransistors zu verstehen ist, und in ähnlicher
Weise der Begriff PMOS als ein Überbegriff
für eine
beliebige Art eines p-Kanal-Feldeffekttransistors zu verstehen ist.
Für die
unterschiedlichen Transistorarten wird die Ladungsträgerbeweglichkeit
von Löchern
bzw. Elektronen in den entsprechenden Transistortypen verbessert,
indem möglicherweise
in Verbindung mit anderen verformungsinduzierenden Mechanismen eine verspannte
Kontaktschicht oder Kontaktätzstoppschicht über den
entsprechenden Transistor vorgesehen wird, um damit eine entsprechende
Verformung in dem entsprechenden Kanalgebiet der jeweiligen Transistoren
zu erzeugen. Somit wird für
einen p-Kanaltransistor eine kompressiv verformte Kontaktschicht
in unmittelbarer Nähe
zu dem Transistor angeordnet, während
eine Kontaktschicht mit Zugspannung in unmittelbarer Nähe des n-Kanaltransistors
gebildet wird, wobei in einigen anschaulichen Ausführungsformen
die entsprechenden Kontaktschichten direkt auf den entsprechenden
Transistoren gebildet werden, d. h. direkt auf Metallsilizidgebieten,
die in den Drain- und Sourcegebieten sowie den Gateelektroden der
entsprechenden Transistoren herzustellen sind. In dieser Hinsicht
ist der Begriff „Kontaktschicht” als ein
Teil eines Zwischenschichtdielektrikumsmaterials zu verstehen, das
hergestellt wird, um die entsprechenden Transistorelemente zu umschließen und
zu passivieren und durch das entsprechende Kontaktpfropfen hindurch
zu bilden sind, um direkt die entsprechenden Kontaktgebiete, etwa die
Gateelektrode und die Drain- und
und Sourcegebiete der Transistorelemente zu kontaktieren. Die Kontaktschicht
kann einen Teil des dielektrischen Zwischenschichtmaterials repräsentieren,
der auch in einigen anschaulichen Ausführungsformen als eine Ätzstoppschicht
während
der Herstellung entsprechender Kontaktöffnungen durch einen darüber liegenden
Bereich des entsprechenden dielektrischen Zwischenschichtmaterials
dienen kann.
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Gemäß den Prinzipien
der vorliegenden Erfindung werden ein Halbleiterbauelement und ein Verfahren
zur Herstellung desselben bereitgestellt, wobei die Herstellung
der entsprechenden Kontaktschichten so bewerkstelligt wird, dass
für beide
Transistorarten die Kontaktschicht in unmittelbarer Nähe oder
sogar direkt auf den entsprechenden Transistorelementen vorgesehen
werden kann, ohne dass die entsprechenden Metallsilizide übermäßig beeinflusst werden,
die in und auf den entsprechenden Transistorbereichen gebildet sind.
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Zu
diesem Zweck wird der Silizidierungsprozess für jeden der Transistoren separat
ausgeführt, wobei
dazwischen eine erste Kontaktschicht oder ein Teil davon gebildet
werden kann, der dann selektiv von einem der Transistoren entfernt
wird, der das entsprechende Metallsilizid noch nicht erhalten hat.
Des weiteren können
zusätzliche
Quellen für
mechanische Spannung zum Induzieren einer geeigneten Verformung
in den entsprechenden Kanalgebieten in Verbindung mit der äußerst effizienten
Herstellung der Kontaktschichten vorgesehen werden. Erfindungsgemäß werden
an den Seitenwänden
der entsprechenden Gateelektroden ausgebildete Seitenwandabstandshalter
so hergestellt, dass der Spannungsübertragungsmechanismus für jeden
Transistortyp individuell verbessert wird. Ferner kann in einer oder
in beiden Transistorarten eine verformungsinduzierende kristalline
Halbleiterschicht gebildet werden, etwa eine Silizium/Germanium-Schicht
in den Drain- und Sourcegebieten eines p-Kanaltransistors, wodurch ein noch besserer
verformungserzeugender Mechanismus in dem p-Kanaltransistor bereitgestellt wird.
Folglich kann die Ladungsträgerbeweglichkeit in
jeder Transistorart effizient gesteigert werden, wobei ein hohes
Maß an
Prozess- und Gestaltungsflexibilität bereitgestellt wird. Beispielsweise
kann auf Grund des Vorsehens mehrerer spannungsinduzierender Quellen
in jeder Transistorart die Einstellung des Transistorverhaltens über einen
weiten Betriebsbereich für
einen vorgegebenen Schaltungsentwurf erreicht werden. Daher können bestehende
Schaltungsentwürfe,
die die typischerweise angetroffene Asymmetrie im Leistungsverhalten
von n-Kanaltransistoren und p-Kanaltransistoren
im Hinblick auf die Ladungsträgerbeweglichkeit
berücksichtigen,
weiterhin verwendet werden, da ein Zugewinn an Leistungsfähigkeit
gleichzeitig in beiden Transistortypen gemäß den Prinzipien der vorliegenden
Erfindung erreicht werden kann, wodurch die Möglichkeit zur deutlichen Verbesserung
der Arbeitsgeschwindigkeiten vorgegebener Schaltungsentwürfe geboten
wird. Ferner können
neue Schaltungsentwürfe
erstellt werden, in denen vorteilhaft die Fähigkeit ausgenutzt wird, speziell
das Leistungsverhalten einer Transistorart zu verbessern, während die
andere Transistorart im Wesentlichen nicht negativ beeinflusst wird, wodurch
verbesserte Schaltungsentwürfe
mit einer reduzierten Asymmetrie in Bezug auf das Verhalten von
n-Kanaltransistoren und p-Kanaltransistoren möglich sind.
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Mit
Bezug zu den 1a bis 1h werden nunmehr
weitere anschauliche Ausführungsformen der
vorliegenden Erfindung detaillierter beschrieben.
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1a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit
einem Substrat 101, in und auf welchem ein erster Transistor 110p und
ein zweiter Transistor 110n ausgebildet sind. Der erste
und der zweite Transistor 110p, 110n unterscheiden
sich in ihrer Leitfähigkeitsart,
so dass beispielsweise der erste Transistor 110p einen
p-Kanaltransistor
repräsentieren
kann, etwa einen PMOS-Transistor, während der zweite Transistor 110n einen
n-Kanaltransistor, etwa einen NMOS-Transistor repräsentiert.
Das Substrat 101 kann ein beliebiges geeignetes Substrat
mit einer darauf ausgebildeten im Wesentlichen kristallinen Halbleiterschicht 103 repräsentieren,
das die Herstellung des ersten und des zweiten Transistorelements 110p, 110n ermöglicht.
In einer anschaulichen Ausführungsform
repräsentiert
die Halbleiterschicht 103 ein Halbleitermaterial auf Siliziumbasis,
das auf einer vergrabenen isolierenden Schicht (nicht gezeigt) gebildet
sein kann, wie später
detaillierter beschrieben wird, so dass das Substrat 101 ein
SOI-artiges Substrat repräsentiert.
In anderen Ausführungsformen kann
die Halbleiterschicht 103 auf einem Halbleitervollsubstrat
hergestellt sein, wobei der erste und der zweite Transistor 110p, 110n Transistorvollsubstratbauelemente
repräsentieren
können.
Die Halbleiterschicht 103 kann eine Dicke aufweisen, die
für spezielle
Entwurfsregeln für
die Transistoren 110p, 110n geeignet ist, beispielsweise
wenn diese Transistorelemente SOI-artige Transistoren repräsentieren.
Es sollte beachtet werden, dass der Begriff SOI-Transistor als ein Überbegriff
für ein
beliebiges Substrat und einen darauf ausgebildeten Transistor zu
betrachten ist, der mindestens einen isolierenden Bereich besitzt, über welchem
eine kristalline Halbleiterschicht gebildet ist, die für die Herstellung
von Transistorelementen darin geeignet ist. In einer anschaulichen Ausführungsform
ist die Halbleiterschicht 103 so gestaltet, dass diese
die Herstellung teilweise verarmter Transistorelemente ermöglicht,
während
in anderen Ausführungsformen
die Dicke der Schicht 103 für die Herstellung vollständig verarmter
Bauelemente geeignet ist, oder in anderen Fällen können Vollsubstratbauelemente
in der Schicht 103 gebildet sein. Es sollte ferner beachtet
werden, dass der erste Transistor 110p und der zweite Transistor 110n in
unmittelbarer Nähe
zueinander ausgebildet sein können,
wobei eine entsprechende Isolationsstruktur (nicht gezeigt) vorgesehen
sein kann, wie sie typischerweise in anspruchsvollen Anwendungen
in Form einer flachen Grabenisolation vorgesehen ist. In anderen Ausführungsformen
können
die Transistoren 110p und 110n Transistorelemente
repräsentieren,
die in unterschiedlichen Chipgebieten, die auf dem Substrat 101 ausgebildet
sind, vorgesehen sind.
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Ferner
besitzen in dieser Fertigungsphase, die in 1a gezeigt
ist, der erste und der zweite Transistor 110p, 110n jeweils
eine entsprechende Gateelektrode 105, die von der Halbleiterschicht 103 durch
eine entsprechende Gateisolationsschicht 106 getrennt ist.
Des werteren sind entsprechende Abstandselementsstrukturen 107 an
Seitenwänden
der entsprechenden Gateelektroden 105 ausgebildet. Die
Abstandselementsstrukturen 107 können in dieser Fertigungsphase
einen Offset- bzw. Versatzabstandshalter 108 aufweisen,
der aus einem beliebigen geeigneten Material, etwa Siliziumdioxid,
aufgebaut ist, woran sich eine konforme Beschichtung oder einen
Abstandshalter 109 anschließt, der eine im Wesentliche
L-förmige
Konfiguration aufweist, d. h. der Abstandshalter 109 umfasst
einen Bereich mit einer spezifizierten Dicke 109a, die
sich entlang der Seitenwand der Gateelektrode 105 erstreckt,
und umfasst ferner einen Bereich mit im Wesentlichen der gleichen
Dicke 109a, der sich entlang einem Teil der Halbleiterschicht 103 erstreckt,
in welchem entsprechende Drain- und Sourcegebiete 112 gebildet
sind. Folglich kann der Abstandshalter 109 als eine konform
gebildete Beschichtung oder Abstandshalter betrachtet werden, dessen
Form im Wesentlichen der Form der Gateelektrode 105 mit
einem „horizontalen” Bereich
entspricht, der sich entlang einem Teil der Drain- und Sourcegebiete 112 erstreckt,
wodurch ein oder mehrere zusätzliche
Abstandshalter 110, 111 von der Gateelektrode 105 und
den Drain- und Sourcegebieten 112 getrennt
werden. Die Abstandshalter 110 und 111 können aus
einem dielektrischen Material gebildet sein, das eine deutliche Ätzselektivität in Bezug
auf das dielektrische Material des Abstandshalters 109 im
Hinblick auf ein spezielles Ätzrezept aufweist,
um damit eine selektive Entfernung der Abstandshalter 110, 111 zu
ermöglichen,
während
im Wesentlichen der Abstandshalter 109 beibehalten wird,
wie dies später
detaillierter beschrieben ist. Beispielsweise kann in einer Ausführungsform
der konforme oder L-förmige Abstandshalter 109 aus
Siliziumdioxid aufgebaut sein, während
der eine oder die mehreren Abstandshalter 110, 111 aus
Siliziumnitrid aufgebaut sein können.
Jedoch sind andere Varianten für
die Abstandshalter 109 und 110 und 111 möglich. Beispielsweise
ist in einer anschaulichen Ausführungsform
der L-förmige
Abstandshalter 109 aus Siliziumnitrid aufgebaut, während die
Abstandshalter 110, 111 aus Siliziumdioxid hergestellt
sind. In einer anschaulichen Ausführungsform sind der eine oder die
mehreren Abstandshalter 110, 111 ohne dazwischenliegendes
Beschichtungsmaterial gebildet, wie es typischerweise in konventionellen
Transistorgestaltungen verwendet ist, so dass in einem tatsächlichen
Bauelement die Abstandshalter 110, 111 gemäß dieser
speziellen Ausführungsform
nicht durch eine entsprechende scharfe Abgrenzung unterscheidbar
sind, wie dies in 1a gezeigt ist.
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Der
eine oder die mehreren Abstandshalter 110, 111 sind
so gebildet, dass sie eine spezielle Art innerer Spannung aufweisen,
etwa eine Druckspannung oder eine Zugspannung, um die Verformungserzeugung
in einem entsprechenden Kanalgebiet 113 zu verbessern,
wodurch der Spannungsübertragungsmechanismus
zumindest für
eine Transistorart deutlich verbessert wird, während die entsprechenden Abstandselemente 110, 111 für die andere
Transistorart entfernt werden können,
wie dies später
detaillierter erläutert
ist.
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Ein
typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100,
wie es in 1a gezeigt ist, kann die folgenden
Prozesse umfassen. Das Substrat 101, wenn es eine vergrabene
isolierende Schicht enthält,
erhält
die Halbleiterschicht 103 beispielsweise in Form einer
undotierten oder vordotierten kristallinen Siliziumschicht, wobei
die Siliziumschicht durch Scheibenverbundtechniken oder andere gut
etablierte Verfahren zur Bereitstellung von SOI-Substraten gebildet
werden kann. In anderen Fällen
kann die Halbleiterschicht 103 durch epitaktische Wachstumsverfahren
auf der Grundlage einer im Wesentlichen kristallinen Schablone,
die in dem Substrat 101 vorgesehen ist, gebildet werden.
Danach können
Isolationsstrukturen (nicht gezeigt) auf der Grundlage gut etablierter
Rezepte hergestellt werden, etwa auf der Grundlage von Photolithographie-
und anisotropen Ätztechniken
mit anschließenden
geeigneten Abscheide- und Polierverfahren, wenn die Herstellung
von Grabenisolationsstrukturen betrachtet wird. Als nächstes wird
eine geeignete dielektrische Schicht durch Oxidation und/oder Abscheidung
gebildet, woran sich das Abscheiden eines Gateelektrodenmaterials,
etwa Polysilizium oder vordotiertes Polysilizium, anschließt, was
durch gut etablierte CVD-(chemische Dampfabscheide-)Techniken bei
geringem Druck bewerkstelligt werden kann.
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Danach
wird das Gateelektrodenmaterial auf der Grundlage etablierter Verfahren
strukturiert, beispielsweise unter Einsatz von ARC-(antireflektierende)Schichten
für die
nachfolgende Lithographie, wobei abhängig von der Prozessstrategie
eine Lackmaske oder eine Hardmaske oder beides zur Strukturierung
des Gateelektrodenmaterials verwendet werden kann, um damit die
Gateelektroden 105 und die entsprechenden Gateisolationsschichten 106 zu erhalten.
Als nächstes
kann der Versatzabstandshalter 108, falls benötigt, durch
Abscheiden und/oder Oxidieren des Bauelements 100 und anisotropes Entfernen
vertikaler Bereiche der Schicht zur Bildung der Abstandshalter 108 gebildet
werden. Danach kann eine Implantationssequenz ausgeführt werden, um
ein erforderliches laterales Dotierstoffprofil zu erhalten, wie
es für
die komplexe Konzentrationsverteilung in den Drain- und Sourcegebieten 112 erforderlich
ist. Es sollte beachtet werden, dass mehrere Implantationssequenzen
bereits ausgeführt
sein können,
um damit ein gewünschtes
vertikales Dotierstoffprofil innerhalb der Halbleiterschicht 103 vor
der Ausbildung der Gateelektroden 105 bereitzustellen. Des
weiteren können
Voramorphisierungs- und/oder Halo-Implantationen ausgeführt sein,
nachdem die Gateelektroden 105 hergestellt sind. Danach
kann der konforme Abstandshalter 109 gebildet werden, indem
ein geeignetes dielektrisches Material, etwa Siliziumdioxid, mit
der spezifizierten Dicke 109a in einer äußerste konformen Weise abgeschieden
wird, und nachfolgend eine weitere Abstandsschicht, beispielsweise
eine Siliziumnitridschicht auf der Grundlage gut etablierter Rezepte,
etwa plasmaunterstützte
CVD abgeschieden wird, wobei, wie zuvor angemerkt ist, die Abscheideparameter
während
der Herstellung der entsprechenden Abstandsschicht so eingestellt
werden können,
dass eine gewünschte
innere mechanische Spannung in der Schicht beim Abscheiden erzeugt
wird. Beispielsweise können
während
des Abscheidens von Siliziumnitrid die Abscheideparameter, etwa
Temperatur, Druck, Ionenbeschuss und dergleichen so eingestellt
werden, um eine innere Spannung in der entsprechenden Schicht im
Bereich von einer Druckspannung von ungefähr 1,5 Gigapascal oder mehr
bis zu einer Zugspannung von ungefähr der selben Größenordnung
zu erhalten. Danach kann ein selektiver anisotroper Ätzprozess ausgeführt werden,
um horizontale Bereiche der Abstandsschicht zu entfernen, wodurch
die Abstandshalter 110 gebildet werden. Abhängig von
der Komplexität
des lateralen Dotierstoffprofils in den Drain- und Sourcegebieten 112 kann
ein weiterer Implantationsprozess auf der Grundlage der Abstandshalter 110 ausgeführt werden.
Danach kann abhängig
von den Bauteilerfordernissen eine weitere Abstandsschicht abgeschieden
und gemäß den gleichen
Prozessen wie sie zuvor beschrieben sind, strukturiert werden, wodurch
die Abstandselemente 111 gebildet werden.
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Danach
können
freiliegende Bereiche der Schicht mit dem Basismaterial der Abstandshalter 109 durch
einen selektiven Ätzprozess
entfernt werden, der eine moderat hohe Selektivität zu dem
Silizium der Drain- und Sourcegebiete 112 und zu der Gateelektrode 105 und
den Abstandshaltern 110, 111 aufweist. Nach dem
Entfernen der freiliegenden Bereiche der entsprechenden Schicht
werden die konformen, d. h., die im Wesentlichen L-förmigen Abstandshalter 109 gebildet.
Vor dem Entfernen der entsprechenden freiliegenden Bereiche der
Schicht zur Herstellung der Abstandshalter 109 kann ein
weiterer Implantationsprozess ausgeführt werden, um das erforderliche
laterale Dotierstoffprofil in den Drain- und Sourcegebieten 112 zu
erhalten. Es sollte beachtet werden, dass die Abstandshalter 110, 111 gemäß den Erfordernissen
des entsprechenden Dotierstoffprofils in den Gebieten 112 gebildet
werden können,
so dass eine Breite der entsprechenden Abstandshalter sowie deren
Anzahl entsprechend den Erfordernissen variiert werden kann. Beispielsweise kann
ein einzelnes Abstandshalterelement 110 ausreichend sein
oder es können
mehr als zwei Abstandshalterelemente vorgesehen werden, um als eine
Implantationsmaske für
die Herstellung der Drain- und Sourcegebiete 112 zu dienen.
Nach jedem oder einigen der Implantationsprozesse oder nach dem
letzten Prozessprozess kann ein entsprechender Ausheizprozess ausgeführt werden,
um die implantierten Dotierstoffe im Wesentlichen zu aktivieren
und durch die Implantation hervorgerufene Schäden in der Halbleiterschicht 103 im
Wesentlichen zu rekristallisieren. Als nächstes kann einer der Transistoren,
beispielsweise der Transistor 110n, mittels einer Hartmaske
abgedeckt werden, um damit die Herstellung von Metallsilizidgebieten
in dem anderen Transistor, etwa dem Transistor 110p, zu
ermöglichen,
während
ein Einfluss des Silizidierungsprozesses auf den abgedeckten Transistor
vermieden oder zumindest deutlich reduziert wird.
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1b zeigt
schematisch das Halbleiterbauelement 100 in einem weiter
fortgeschrittenen Herstellungsstadium, in welchem der zweite Transistor 110n von
einer Hartmaske 113 bedeckt ist, während der erste Transistor 110p freigelegt
ist. Ferner umfasst der erste Transistor 110p Metallisizidgebiete 114,
die in der Gateelektrode 105 und den Drain- und Sourcegebieten 112 gebildet
sind. In einer anschaulichen Ausführungsform können die
Metallsilizidgebiete 114 Nickel oder Nickel/Platin aufweisen,
was vorteilhaft in Verbindung mit Transistorelementen verwendet
werden kann, die einen wesentlichen Anteil an Nichtsiliziummaterial
in den Drain- und Sourcegebieten 112, etwa Silizium/Germanium,
aufweisen, wie dies später
detaillierter beschrieben ist. In anderen Ausführungsformen können die
Metallsilizidgebiete 114 ein anderes geeignetes hochschmelzendes
Metall, etwa Titan, Kobalt, Wolfram, Platin und dergleichen aufweisen.
Des weiteren sollte beachtet werden, dass die Metallsilizidgebiete 114,
obwohl sie mit den gleichen Bezugszeichen belegt sind, in einigen
Ausführungsformen
aus unterschiedlichen Materialien aufgebaut sein können, abhängig von den
Prozess- und Bauteilerfordernissen.
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Das
Halbleiterbauelement 100, wie es in 1b gezeigt
ist, kann durch Abscheiden eines geeigneten Hartmaskenmaterials
gebildet werden, das in einer anschaulichen Ausführungsform im Wesentlichen
aus dem gleichen Material aufgebaut sein kann, wie es auch für die Abstandshalterelemente 110, 111 verwendet
wird, während
in anderen anschaulichen Ausführungsformen
ein unterschiedliches dielektrisches Material verwendet werden kann. Das
Material für
die Hartmaske 113 wird so gewählt, dass es den mit der Herstellung
von Metallsilizidgebieten einhergehenden Temperaturen widerstehen kann.
Es kann aus einer Vielzahl von Materialien, die keine Photolackmaterialien
sind, aufgebaut sein. Beispielsweise kann die Hartmaske 113 aus
Siliziumnitrid, Siliziumdioxid und dergleichen gebildet sein. Die Hartmaskenschicht
kann in der abgeschiedenen Weise auf der Grundlage gut etablierter
Lithographieverfahren strukturiert werden, wobei entsprechende und
gut etablierte selektive Ätzrezepte
zum Entfernen der Schicht über
dem ersten Transistor 110p angewendet werden können. In
der gezeigten Ausführungsform
kann die Hartmaske 113 aus Siliziumdioxid aufgebaut sein,
das selektiv zu dem Material der Abstandshalterelemente 110, 111 des
ersten Transistors 110p und auch selektiv zu der Gateelektrode 105 und
den Drain- und Sourcegebieten 112 des
Transistors 110p entfernt werden kann. Danach kann ein
Silizidierungsprozess ausgeführt
werden, beispielsweise auf der Grundlage von Nickel, Nickel/Platin
oder anderen geeigneten hochschmelzenden Metallen, wobei eine Metallabscheidung
und eine geeignete gestaltete Wärmebehandlung
ausgeführt
werden können,
um die Metallsilizidgebiete 114 zu bilden. Anschließend kann
das Halbleiterbauelement 100 eine Lackmaske erhalten, die
den ersten Transistor 110p nach der Herstellung der Metallsilizidgebiete 114 abdeckt,
während
die Hartmaske 113 freiliegt, die dann in einem nachfolgenden Ätzprozess
entfernt werden kann.
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1c zeigt
schematisch das Bauelement 100 mit einer Lackmaske 115,
die über
dem Transistor 110p gebildet ist, um damit diesen Transistor 110p zu
schützen,
während
ein Trockätzprozess 116 zum Entfernen
der Hartmaske 113 ausgeführt wird. Der Ätzprozess 116 ist
so gestaltet, dass er eine hohe Ätzselektivität in Bezug
auf das Material der Drain- und
Sourcegebiete 112 und der Gateelektrode 105 des
zweiten Transistors 110n aufweist. Entsprechende Ätzrezepte
sind im Stand der Technik gut etabliert. Wie zuvor dargelegt ist,
können
eine Vielzahl an Strategien für
die Herstellung der Abstandselementsstruktur 107 in Verbindung
mit dem Bereitstellen einer Hartmaske 113 angewendet werden.
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In
einer Variante können
die konformen Abstandshalter 109 aus Siliziumdioxid und
die Abstandshalter 110, 111 aus Siliziumnitrid
aufgebaut sein, während
die Hartmaske 113 aus Siliziumdioxid gebildet ist, und
die Abstandshalter 110, 111 werden während des
Strukturierens der Hartmaske 113 bewahrt. Erfindungsgemäß werden
die Abstandshalter 110, 111 mit einer speziellen
inneren Verspannung vorgesehen, wie dies zuvor mit Bezug zu 1a erläutert ist,
so dass beispielsweise der Spannungsübertragungsmechanismus in den
Transistor 110p, in welchem die Abstandshalter 110, 111 während der weiteren
Bearbeitung beibehalten werden, deutlich verbessert ist. Dies kann
vorteilhaft sein im Vergleich zum Entfernen der Abstandshalter 110, 111,
wenn die Herstellung der Abstandshalter 110, 111 mit
einer größeren inneren
Verspannung im Vergleich zu einem nachfolgenden Abscheiden einer
Kontaktschicht ausgeführt
werden kann, die dann angrenzend zu den Seitenwänden der Gateelektroden angeordnet
ist. Während
der weiteren Beschreibung wird nunmehr angenommen, dass der Ätzprozess 116 die
Hartmaske 113 entfernt und auch die Abstandshalterelemente 110, 111 des
zweiten Transistors 110n entfernt, unabhängig davon,
ob dies in einem einzelnen Ätzschritt
erreicht wird, wenn die Hartmaske 113 und die Abstandshalter 110, 111 aus
im Wesentlichen dem gleichen Material hergestellt sind, oder ob
ein zusätzlicher Ätzschritt
erforderlich ist, um die Abstandshalter 110, 111 nach
dem Entfernen der Hartmaske 113 abzutragen. Es sollte beachtet
werden, dass in Fällen,
in denen die Abstandshalter 110, 111 gemeinsam
mit der Hartmaske 113 in einem einzelnen Prozess entfernt
werden, die Abstandshalter 110 und 111 des ersten
Transistors 110p während der
Strukturierung der Hartmaske 113 entfernt werden würden, wodurch
der konforme Abstandshalter 109 in dem ersten Transistor 110p zurückbleibt.
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1d zeigt
schematisch das Halbleiterbauelement 100 in einem weiter
fortgeschrittenen Herstellungsstadium. Das Bauelement 100 umfasst
eine erste Kontaktschicht 117, die auf dem ersten und dem
zweiten Transistor 110p, 110n ausgebildet ist, wobei
die erste Kontaktschicht 117 eine erste Art innerer Verspannung
aufweist, um damit eine entsprechende Verformung in den jeweiligen
Kanalgebieten 113 hervorzurufen. Beispielsweise kann die erste Kontaktschicht 117 aus
Siliziumnitrid mit einer inneren Druckspannung aufgebaut sein, wenn
der erste Transistor 110p einen p-Kanaltransistor repräsentiert.
Folglich können
in diesem Falle auch die Abstandselemente 110 und 111 so
hergestellt sein, dass sie eine innere Druckspannung aufweisen,
um damit den Spannungsübertragungsmechanismus,
der durch die Kontaktschicht 117 gegeben ist, zu unterstützten. In
der gezeigten anschaulichen Ausführungsform
ist die erste Kontaktschicht 117 in unmittelbarer Nähe zu dem
Transistor 110p ausgebildet, wobei in einer Ausführungsform
die erste Kontaktschicht 117 direkt auf den entsprechenden
Metallsilizidgebieten 114 hergestellt ist, die auf den
Source/Drain-Gebieten
gebildet sind. Des weiteren kann eine Ätzstoppschicht oder Ätzindikatorschicht 118 auf
oder über
der ersten Kontaktschicht 117 gebildet sein, wobei die
Schicht 118 aus einem geeigneten Material hergestellt ist,
das eine zuverlässige
Steuerung eines nachfolgenden Ätzprozesses
zum Entfernen einer zweiten Kontaktschicht (nicht gezeigt) über dem
ersten Transistor 110p ermöglicht, wie dies später beschrieben
ist. Beispielsweise kann die Ätzstoppschicht
oder Ätzindikatorschicht 118 in
Form einer Siliziumdioxidschicht vorgesehen werden. Ferner ist eine
Maske 119, etwa eine Lackmaske, und dergleichen über dem
Bauelement 100 so gebildet, dass der zweite Transistor 110n freiliegt,
während
der erste Transistor 110p abgedeckt ist. Das Bauelement 110 wird
einem geeignet gestalteten Ätzprozess 120 unterzogen,
um die freiliegenden Bereiche der Schichten 118 und 117 zu
entfernen.
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Das
Bauelement 100, wie es in 1d gezeigt
ist, kann gemäß den folgenden
Prozessen hergestellt werden. Nach dem Entfernen der Hartmaske 113 durch
den Ätzprozess 116 (siehe 1c)
wird die Lackmaske 115 auf der Grundlage gut etablierter Prozesse
auf der Grundlage eines Sauerstoffplasmas mit anschließenden geeigneten
Reinigungsprozessen entfernt. Danach wird ein plasmaunterstützter CVD-Prozess
ausgeführt,
um die erste Kontaktschicht 117 beispielsweise als eine
Siliziumnitridschicht abzuscheiden, wobei, wie zuvor erläutert ist, die
Abscheideparameter so eingestellt werden können, dass eine gewünschte Art
und Größe einer
inneren Verspannung in der ersten Kontaktschicht 117 vorgesehen
wird. Entsprechende Abscheidebedingungen sind im Stand der Technik
gut etabliert. Beispielsweise kann die erste Kontaktschicht 117 so
abgeschieden werden, dass diese eine spezielle Größe einer
Druckspannung aufweist, wenn der erste Transistor 110p einen
p-Kanaltransistor
repräsentieren soll.
Danach wird die Ätzstoppschicht
oder Ätzindikatorschicht 118 auf
der Grundlage gut etablierter plasmaunterstützter CVD-Verfahren abgeschieden.
Als nächstes
wird die Maske 119, beispielsweise in Form einer Lackmaske,
gebildet und mittels Photolithographie strukturiert, und danach
wird der Ätzprozess 120 auf
der Grundlage von nasschemischen und/oder trockenchemischen Ätzprozessen
ausgeführt,
wie dies im Stand der Technik für
eine Vielzahl dielektrischer Materialien bekannt ist. Beispielsweise
wird in einem ersten Schritt der freiliegende Bereich der Schicht 118 entfernt
und nachfolgend wird der freiliegende Bereich der ersten Kontaktschicht 117 selektiv in
Bezug auf das Material der Gateelektrode 105 und der Drain-
und Sourcegebiete 112 und des konformen Abstandselements 109 des
zweiten Transistors 110n geätzt. Es sollte in dieser Hinsicht
beachtet werden, dass in dem Bauelement 100 auf Grund der noch
fehlenden Metallsilizidgebiete in dem zweiten Transistor 110n im
Wesentlichen keine Metallkontamination auftritt. Folglich kann der
freiliegende Bereich der Kontaktschicht 117 ohne unnötige Schädigung oder
Metallkontamination des Bauelements 100 zuverlässig entfernt
werden. Danach kann ein weiterer Silizidierungsprozess ausgeführt werden, um
die entsprechenden Metallsilizidgebiete in dem zweiten Transistor 110n zu
bilden, während
die erste Kontaktschicht 119 in Kombination mit der Schicht 118 als
eine Silizidierungsmaske dient.
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1e zeigt
schematisch das Halbleiterbauelement 100 nach dem Ende
des weiteren Silizidierungsprozesses. Somit umfasst der zweite Transistor 110n entsprechende
Metallsilizidgebiete 124 in den Drain- und Sourcegebieten 112 und
der Gateelektrode 105. Die Metallsilizidgebiete 124 sind
in einigen Ausführungsformen
im Wesentlichen aus der gleichen Materialzusammensetzung aufgebaut
wie die entsprechenden Metallsilizidgebiete 114 in dem
ersten Transistor 110p, wohingegen in anderen Ausführungsformen
ein unterschiedliches Metallsilizid gemäß den Bauteilerfordernissen
gebildet sein kann. Beispielsweise ist es in einigen Ausführungsformen vorteilhaft,
die ersten Metallsilizidgebiete 114 auf der Grundlage eines
hochschmelzenden Metalls zu bilden, das eine Metallsilizidverbindung
bildet, die ein höheres
Maß an
thermischer Stabilität
im Vergleich zu dem Metallsilizid in den Gebieten 124 aufweist,
so dass der Silizidierungsprozess zur Bildung der Gebiete 124 die
Metallsilizidgebiete 114 nicht wesentlich negativ beeinflusst.
In anderen Ausführungsformen kann
im Wesentlichen der gleiche Silizidierungsprozess in dem zweiten
Tarnsistor 110n ausgeführt
werden. Während
des Silizidierungsprozesses dient, unabhängig davon, ob das gleiche
oder ein unterschiedliches Metallsilizid in den Gebieten 124 gebildet
wird, der verbleibende Bereich der ersten Kontaktschicht 117 in
Kombination mit der Schicht 118 als eine Silizidierungsmaske,
um nachteilige Auswirkungen des Silizidierungsprozesses in dem zweiten Transistor
in Bezug auf die Metallsilizidgebiete 114 zu vermeiden
oder zumindest deutlich zu reduzieren. Nach der Herstellung der
Metallsilizidgebiete 124 kann die weitere Bearbeitung fortgesetzt
werden, indem eine zweite Kontaktschicht mit einer zweiten Art innerer
Verspannung fortgesetzt werden, wobei diese zur Verbesserung des
Leistungsverhaltens des zweiten Transistors 110n ausgewählt ist.
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1f zeigt
schematisch das Halbleiterbauelement 100 nach der Herstellung
einer zweiten Kontaktschicht 121, die in einer anschaulichen
Ausführungsform
aus Siliziumnitrid aufgebaut ist, das eine gewünschte Größe und Art an innerer Verspannung aufweist,
etwa eine Zugspannung mit spezifizierter Größe, wenn der Transistor 110n einen
n-Kanaltransistor repräsentieren
soll. Die zweite Kontaktschicht 121 wird ebenso über dem
ersten Transistor 110p gebildet und kann auf der Grundlage
einer weiteren Maske 122, etwa einer Lackmaske, entfernt
werden, die den ersten Transistor 110p freilegt, während der zweite
Transistor 110n und der entsprechende Bereich der zweiten
Kontaktschicht 121 bedeckt ist. Des weiteren wird das Halbleiterbauelement 100 einem Ätzprozess 123 unterzogen,
um die zweite Kontaktschicht 121 über dem ersten Transistor 110p zu
entfernen, wobei, wie zuvor erläutert
ist, die Ätzstoppschicht
oder Ätzindikatorschicht 118 eine
zuverlässige
Steuerung des Abtragens des freiliegenden Bereichs der zweiten Kontaktschicht 121 ermöglicht, ohne
dass die erste Kontaktschicht 117 unnötig beeinflusst oder geschädigt wird.
Beispielsweise sind äußerst selektive Ätzrezepte
für Siliziumnitrid
und Siliziumdioxid im Stand der Technik gut etabliert und können während des Ätzprozesses 123 eingesetzt werden.
Danach kann die Lackmaske 122 auf der Grundlage gut etablierter
Lackabtrageprozesse auf der Grundlage eines Sauerstoffplasmas entfernt
werden.
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1g zeigt
schematisch das Halbleiterbauelement nach dem Ende der zuvor beschriebenen Prozesssequenz.
Folglich umfasst das Halbleiterbauelement 100 den ersten
Transistor 110p mit der darauf ausgebildeten ersten Kontaktschicht 117,
die die erste Art innerer Verspannung, etwa eine Druckspannung,
aufweist, wobei des weiteren die Abstandselemente 110, 111 beibehalten
sind, und auch die erste Art an Verspannung aufweisen.
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Wenn
beispielsweise die erste Kontaktschicht 117 eine Druckspannung
aufweist, kann eine entsprechende kompressive Verformung 125 in
dem Kanalgebiet 113 hervorgerufen werden. In ähnlicher Weise
kann die zweite Kontaktschicht 121 für eine entsprechende Verformung
einer zweiten Art, etwa eine Zugverformung 126, in dem
entsprechenden Kanalgebiet 113 sorgen, wobei die Kontaktschicht 121 auch
in unmittelbarer Nähe
der Gateelektrode 105 und den Drain- und Sourcegebieten 112 ausgebildet
ist, wodurch der Gesamtspannungsübertragungsmechanismus
für den
zweite Transistor 110n unabhängig von dem Verformungsmechanismus
in dem erste Transistor 110p verbessert ist. Folglich kann
die Spannungsübertragung
separat für
beide Transistorarten eingestellt werden, ohne dass im Wesentlichen
die Metallsilizidgebiete 114 und 124 unerwünscht beeinflusst
werden, da jedes der Metallsilizidgebiete auf der Grundlage einer
entsprechenden Silizidierungsmaske hergestellt wird, d. h. auf der Grundlage
der Hartmaske 113 (siehe 1b) und der
strukturierten ersten Kontaktschicht 117 (siehe 1e).
Es sollte ferner beachtet werden, dass die zuvor beschriebene Prozesstechnik
auch angewendet werden kann, wenn beispielsweise der zweite Transistor
einen p-Kanaltransistor repräsentiert, während der
erste Transistor einen n-Kanaltransistor bildet. Beispielsweise
können
in einer entsprechenden Anordnung die ersten Metallsilizidgebiete 114 aus
einem geeigneten Metallsilizid, etwa Kobaltsilizid hergestellt werden,
das bei höheren
Temperaturen gebildet wird, wohingegen die Metallsilizidgebiete 124 in
Form von Nickelsilizid oder Nickel/Platin-Silizid vorgesehen werden,
das weniger hohe Temperaturen erfordert, wodurch eine nachteilige
Auswirkung auf die ersten Metallsilizidgebiete 114 reduziert
wird. Ein entsprechender Unterschied im Metallsilizid kann auch
benutzt werden, um eine Asymmetrie im Bauteilverhalten des ersten
und des zweiten Transistors 110p, 110n auf Grund
einer Unterschiedlichkeit in der Leitfähigkeit von beispielsweise
Nickelsilizid in Bezug auf Kobaltsilizid auszugleichen. Ferner kann
das Vorsehen zweier Arten von Metallsilizid geeignet sein, wenn
merkliche Anteile anderer halbleitender Materialien, etwa Germanium,
Kohlenstoff und dergleichen in der Gateelektrode 105 und/oder
den Drain- und Sourcegebieten 112 vorhanden sind, wie dies
mit Bezug zu 1h erläutert ist.
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1h zeigt
schematisch das Halbleiterbauelement 100 in einem weiter
fortgeschrittenen Herstellungsstadium, wobei ein Zwischenschichtdielektrikumsmaterial über der
ersten und der zweiten Kontaktschicht 117 und 121 gebildet
ist, um damit eine Dielektrikumszwischenschicht 127 zu
vervollständigen,
in der entsprechende Kontakte zu entsprechenden Kontaktgebieten
der Transistoren 110p und 110n, etwa die Gateelektroden 105 und
die Drain- oder
Sourcegebiete 112 zu bilden sind. Ferner kann in der in 1h gezeigten
Ausführungsform
der erste Transistor 110p zusätzlich eine verformungsinduzierende
Halbleiterschicht 128 aufweisen, die in einer anschaulichen
Ausführungsform
in Form einer Silizium/Germaniumschicht mit einem Anteil von ungefähr 1 bis
30 Atomprozent Germanium vorgesehen sein kann. Somit kann die Halbleiterschicht 128 eine
Silizium/Germanium-Schicht
repräsentieren,
die typischerweise einen etwas größeren Gitterabstand aufweist,
wodurch zusätzlich
eine entsprechende Druckverformung in dem Kanalgebiet 113 hervorgerufen wird.
In diesem Falle können
die entsprechenden Metallsilizidgebiete 114 im Wesentlichen
aus Nickelsilizid oder Nickel/Platinsilizid gebildet sein, die zuverlässig in
einem Silizium/Germaniummaterial hergestellt werden können, wobei
die Metallsilizidgebiete 124 im Hinblick auf das thermische
Budget der Metallsilizidgebiete 114 aus dem gleichen Material
hergestellt sein können
oder aus einem anderen Metallsilizid aufgebaut sein können. In
diesem Falle kann die zuvor beschriebene Prozesssequenz umgestaltet werden,
so dass die Metallsilizidgebiete 124 zuerst gebildet werden,
woran sich das Abscheiden der zweiten Kontaktschicht 121 anschließt, wobei
die Hartmaske 113 über
dem ersten Transistor 110p vorgesehen wird, um damit als
eine Silizidierungsmaske zu dienen. Auf diese Weise können größere Ausheiztemperaturen
während
der Herstellung der zweiten Metallsilizidgebiete 124 toleriert
werden, wenn eine unterschiedliche Art an Metallsilizid verwendet
wird, etwa Kobaltsilizid, und dergleichen, während nachfolgend die ersten
Metallsilizidgebiete 114 auf der Grundlage von Nickel oder
Nickel/Platin auf der Basis geeigneter Temperaturen gebildet werden,
die ungefähr
400 Grad C nicht übersteigen,
wodurch im Wesentlichen die Metallsilizidgebiete 124 nicht
negativ beeinflusst werden. In noch anderen Ausführungsformen sind die ersten
und die zweiten Metallsilizidgebiete 124 und 114 aus
im Wesentlichen den gleichen Materialien aufgebaut, wie dies in
der zuvor mit Bezug zu 1a bis 1g beschriebenen
Sequenz beschrieben ist. Es sollte beachtet werden, dass die eingebettete
Halbleiterschicht 128, unabhängig davon, ob diese lediglich
in einem der Transistoren oder in beiden vorgesehen ist, auf der
Grundlage selektiver epitaktischer Wachstumsverfahren hergestellt werden
kann, wobei nach der Herstellung der Gateelektroden 105 eine
entsprechende Vertiefung benachbart dazu gebildet wird, in der die
gewünschte Halbleiterverbindung
epitaktisch aufgewachsen wird, um die verformungsinduzierende Schicht 128 zu
bilden.
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Es
gilt also, äußerst effiziente
Verspannungsquellen können
für unterschiedliche
Transistortypen, etwa den ersten und den zweiten Transistor 110p, 110n,
vorgesehen werden, indem die Kontaktschichten, etwa die Schichten 117 und 121 in
unmittelbarer Nähe
zu den entsprechenden Transistorelementen aufgebildet werden, und
in einer anschaulichen Ausführungsform
diese direkt auf den entsprechenden Metallsilizidgebieten dieser
Transistoren gebildet werden, ohne im Wesentlichen eine Metallkontamination
oder andere Schäden
in den entsprechenden Metallsilizidgebieten hervorzurufen. Zu diesem
Zweck wird der Metallsilizidherstellungsprozess auf der Grundlage
entsprechender Silizidierungsmasken separat für jeden Transistortyp ausgeführt, so
dass ein selektives Abtragen der entsprechenden Kontaktschicht,
die zuerst abgeschieden wird, ohne eine darunter liegende Ätzstoppschicht
ausgeführt werden
kann, wodurch eine Metallkontamination vermieden wird, da das Metallsilizid
auf diesem freigelegten Transistorelement noch nicht gebildet ist. Während des
nachfolgenden Ausbildens des zweiten Metallsilizids wird die Kontaktschicht
in Kombination mit einer darüber
liegenden Ätzstoppschicht über dem
anderen Transistorelement vorteilhafterweise als eine zweite Silizidierungsmaske
verwendet, wodurch Auswirkungen des zweiten Silizidierungsprozesses
auf die zuvor gebildeten Metallsilizidgebiete deutlich reduziert
werden. Danach kann die zweite Kontaktschicht auch direkt auf den
freiliegenden Metallsilizidgebieten gebildet werden, wodurch der Spannungsübertragungsmechanismus
deutlich verbessert und auch eine deutlich erhöhte Entwurfsflexibilität zum Einstellen
des Transistorverhaltens der entsprechenden Transistortypen bereitgestellt
wird.
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Mit
Bezug zu den 2a bis 2g werden nunmehr
weitere anschauliche Beispiele detaillierter beschrieben.
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2a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit
einem ersten Transistor 210p und einem zweiten Transistor 210n,
die über
einem Substrat 201 ausgebildet sind. Das in 2a gezeigte
Halbleiterbauelement 200 kann ähnlich zu dem Bauelement 100 sein,
wie es in 1a gezeigt ist, und somit wird
eine detaillierte Beschreibung der diversen Komponenten der Einfachheit
weggelassen. Somit weisen das erste und das zweite Transistorelement 210p, 210n jeweils
Drain- und Sourcegebiete 212 und eine Gateelektrode 205 mit
einer entsprechenden Abstandselementsstruktur 207, die
in dieser Herstellungsphase eine Beschichtung 209b mit
einer spezifizierten Dicke aufweisen kann, die konform über den
entsprechenden Transistorelementen gebildet ist, und einen oder
mehrere Abstandshalter 210, 211 auf, die an Seitenwänden der
Gateelektroden 205 auf der konformen Beschichtung 209b gebildet
sind. In Bezug auf die Materialzusammensetzung sowie die Prozesse
zur Herstellung des Halbleiterbauelements 200 gelten die
gleichen Kriterien, wie sie zuvor mit Bezug zu dem in 1a gezeigten
Bauelement 100 dargelegt sind, wobei insbesondere die Herstellungsprozesse
und die Materialzusammensetzung der Abstandshalterstruktur 207 jenen
der Abstandshalterstruktur 107 entsprechen können. Ferner
ist eine Lackmaske 230 so ausgebildet, dass der erste Transistor 210p freiliegt,
während der
zweite Transistor 210n abgedeckt ist. Des weiteren wird
ein selektiver Ätzprozess 231 ausgeführt, um
freiliegende Bereiche der Beschichtung 209b über dem
ersten Transistor 210p zu entfernen.
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2b zeigt
schematisch das Halbleiterbauelement 200 nach dem Ende
des Ätzprozesses 231, wodurch
in dem ersten Transistorelement 210p konforme Abstandselemente 209 in
der entsprechenden Abstandshalterstruktur 207 verbleiben.
Ferner wird gemäß einer
anschaulichen Ausführungsform
das Bauelement 200 einem weiteren Ätzprozess 232 unterzogen,
der zum Entfernen der Abstandshalter 210, 211 in
einem der beiden Transistorelementen 210p, 210n gestaltet
ist. Beispielsweise kann, wie zuvor erläutert ist, die Beschichtung 209b aus
einem anderen Material im Vergleich zu den Abstandshaltern 210, 211 hergestellt
sein, wodurch die Anwendung gut etablierter selektiver Ätzrezepte
zum Entfernen der Abstandselemente 210, 211 möglich ist.
Beispielsweise kann ein selektiver Ätzprozess in dem Prozess 232 enthalten
sein, um selektiv Siliziumnitrid in Bezug auf Siliziumdioxid und
Silizium zu entfernen. In der Ausführungsform kann eine weitere
Lackmaske (nicht gezeigt) gebildet werden, um damit den ersten Transistor 210p während des Ätzprozesses 232 zu bedecken,
wodurch unerwünschte
Schäden
an kristallinen Bereichen in dem Drain- und Sourcegebieten 212 des
ersten Transistors 210p vermieden werden. Erfindungsgemäß sind die
Abstandselemente 210 und 211 so hergestellt, dass
diese eine spezifizierte innere Verspannung aufweisen, die zum Verstärken des
Spannungsübertragungsmechanismus
in dem ersten Transistor 210p geeignet ist. Wenn beispielsweise
der erste Transistor 210p einen p-Kanaltransistor repräsentiert,
können
die Abstandshalter 210, 211 in dem ersten Transistor 210p mit
einer Druckspannung hergestellt sein. In der weiteren Beschreibung
wird nunmehr angenommen, dass die Abstandshalter 210, 211 in
beiden Transistoren in einem gemeinsamen Ätzprozess entfernt werden,
was keine Ausführungsform
der Erfindung ist.
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2c zeigt
schematisch das Halbleiterbauelement 200 nach dem Ende
des Ätzprozesses 232, wobei
die Abstandselemente 210, 211 in beiden Transistoren 210p, 210n entfernt
sind. Ferner kann der erste Transistor 210p erste Metallsilizidgebiete 214 aufweisen,
die in den Gateelektroden 205 und den Drain- und Sourcegebieten 212 gebildet
sind. Die Metallsilizidgebiete 214 können gemäß den gleichen Prozessen hergestellt
werden, wie sie zuvor mit Bezug zu den Metallsilizidgebieten 114 beschrieben sind,
wobei die Beschichtung 209b und die konformen Abstandhalter 209,
die in dem zweiten Transistor 210n und dem ersten Transistor 210p gebildet sind,
als eine Silizidierungsmaske dienen.
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2d zeigt
schematisch das Halbleiterbauelement 200 in einem weiter
fortgeschrittenen Herstellungsstadium. In dieser Phase ist eine
erste Teilschicht 217a einer ersten Kontaktschicht über dem ersten
und dem zweiten Transistor gebildet, wobei die erste Teilschicht 217a direkt
auf den entsprechenden Silizidgebieten 214 gebildet ist.
Des weiteren ist eine Ätzstoppschicht 218a auf
der ersten Teilschicht 217a gebildet. Die erste Teilschicht 217a,
die aus Siliziumnitrid aufgebaut sein kann, weist eine erste Art innerer
Verspannung auf, die so ausgewählt
ist, dass sie für
die Verformungserzeugung in dem ersten Transistor 210p geeignet
ist. Ferner kann eine Dicke der ersten Teilschicht 217a so
gewählt
sein, dass geeignete Abstandselemente in dem zweiten Transistor 210n während eines
weiteren anisotropen Ätzprozesses 233 gebildet
werden, der auf der Grundlage einer weiteren Lackmaske 234 ausgeführt werden kann,
die den ersten Transistor 210p abdeckt, während der
zweite Transistor 210n freiliegt. Folglich wird während des Ätzprozesses 233 zunächst die
freiliegende Ätzstoppschicht 218a entfernt
und nachfolgend wird die erste Teilschicht 217a anisotrop
geätzt, um
damit entsprechende Abstandselemente zu bilden, die als gestrichelte
Linien gezeigt und mit 217s bezeichnet sind. Entsprechende
anisotrope Ätzprozesse
sind im Stand der Technik bekannt. Auf der Grundlage der verbleibenden
Abstandslemente 217s können
die freiliegenden Bereiche der Beschichtung 209b selektiv
geätzt
werden, um entsprechende L-förmige
Abstandselemente in dem zweiten Transistor 210n zu bilden.
In noch anderen Beispielen können,
wenn die spezielle Spannung der ersten Art der Teilschicht 217a für das Verhalten
des zweiten Transistors 210n nicht ungeeignet erscheint,
die Abstandshalter 217s durchwegs über die nachfolgende Bearbeitung
beibehalten werden.
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2e zeigt
schematisch das Halbleiterbauelement 200 nach dem Ende
des zuvor beschriebenen Ätzprozesses 233 und
dem Entfernen der Lackmaske 234. Folglich sind L-förmige oder konforme Abstandshalter 209 in
dem zweiten Transistor 210n gebildet. Des weiteren können zweite
Metallsilizidgebiete 224 in der Gateelektrode 205 und
den Drain- und Sourcegebieten 212 des
zweiten Transistors 210n gebildet sein. In Bezug auf die
Materialzusammensetzung der zweiten Metallsilizidgebiete 224 gelten
die gleichen Kriterien, wie sie zuvor mit Bezug zu den Metallsilizidgebieten 124 erläutert sind.
Danach kann die weitere Bearbeitung fortgesetzt werden, indem eine
zweite Kontaktschicht über
dem Halbleiterbauelement 200 gebildet wird.
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2f zeigt
schematisch das Halbleiterbauelement 200 nach der Herstellung
einer zweiten Kontaktschicht 221 mit einer zweiten Art
innerer Verspannung, die geeignet ist, das Verhalten des zweiten Transistors 210n zu
verbessern. Ferner ist eine weitere Ätzstoppschicht 218b auf
der zweiten Kontaktschicht 221 ausgebildet. Beispielsweise
kann die zweite Kontaktschicht 221 aus Siliziumnitrid aufgebaut
sein, während
die Ätzstoppschicht 218 aus
Siliziumdioxid hergestellt ist. Ferner ist eine Lackmaske 235 vorgesehen,
um den zweiten Transistor 210n abzudecken, während die
zweite Kontaktschicht 221 und die entsprechende Ätzstoppschicht 218b,
die über
dem ersten Transistor 210p gebildet sind, freiliegend sind.
In Bezug auf die Herstellung der Kontaktschicht 221 und
der Lackmaske 235 können
gut etablierte Prozessverfahren angewendet werden, wie sie auch
zuvor mit Bezug zu den 1a bis 1h beschrieben
sind. Des weiteren kann ein Ätzprozess 236 ausgeführt werden,
um den freiliegenden Bereich der Ätzstoppschicht 218b und
nachfolgend den freiliegenden Bereich der zweiten Kontaktschicht 221 zu
entfernen, wobei der entsprechende Ätzprozess mittels der Ätzstoppschicht 218a angehalten
werden kann.
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2g zeigt
schematisch das Halbleiterbauelement 200 nach dem Ende
der zuvor beschriebenen Prozesssequenz, wobei zusätzlich eine
zweite Teilschicht 217b einer ersten Kontaktschicht 217,
die als Kombination durch die erste Teilschicht 217a und die
zweite Teilschicht 217b gebildet ist, über dem ersten und dem zweiten
Transistorelement 210p, 210n ausgebildet ist.
Die zweite Teilschicht 217b weist ebenso die erste Art
innerer Verspannung auf, wobei eine Dicke der zweiten Teilschicht 217b gemäß den Bauteilerfordernissen
so gewählt
ist, dass eine erforderliche Gesamtdicke für die Kontaktschicht 217,
d. h. die Teilschichten 217a und 217b, erreicht
wird. Danach wird die zweite Teilschicht 217b von dem zweiten
Transistorelement 217n auf der Grundlage der Ätzstoppschicht 218b in ähnlicher
Weise entfernt, wie dies zuvor mit Bezug zu 1g beschrieben
ist. Folglich können
die entsprechenden Kontaktschichten 221 und 217 in
unmittelbarer Nähe
und in speziellen Ausführungsformen
direkt auf den entsprechenden Metallsilizidgebieten 224 gebildet
werden, wodurch ein effizienter Spannungsübertragungsmechanismus bereitgestellt
wird. Ferner ist das Vorsehen einer Hartmaske, etwa die Hartmaske 113 in
Kombination mit einer entsprechenden Lackmaske, wie dies beispielsweise
mit Bezug zu 1e beschrieben ist, nicht erforderlich,
wodurch die Bedingungen im Hinblick auf einen entsprechenden Ätzprozess zum
Entfernen der Hartmaske selektiv zu der Lackmaske und selektiv zu
den Siliziumgebieten, von denen die entsprechende Hartmaske zu entfernen
ist, entschärft
werden. Es sollte auch beachtet werden, dass andere spannungsinduzierende
Mechanismen oder Quellen in dem Halbleiterbauelement 200 vorgesehen
werden, wie dies auch mit Bezug zu 1h beschrieben
ist. D. h., eine entsprechende verformungsinduzierende kristalline
Halbleiterschicht kann in den Drain- und Sourcegebieten eines oder
beider Transistoren 210p, 210n vorgesehen werden.
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Es
gilt also, die vorliegende Erfindung stellt eine verbesserte Technik
für ein
Halbleiterbauelement bereit mit einem deutlich verbesserten Spannungsübertragungsmechanismus
für n-Kanaltranistoren
und p-Kanaltransistoren, wobei die Gefahr für eine Metallsilizidkontaminierung
oder Schädigung deutlich
reduziert ist, während
andererseits entsprechende Kontaktschichten direkt auf den entsprechenden
Metallsilizidgebieten gebildet werden können. Zu diesem Zweck wird
die Herstellung der entsprechenden Metallsilizidgebiete separat
für jede Transistorart
ausgeführt,
während
der andere Transistor mittels einer entsprechenden Silizidierungsmaske
maskiert ist, und die selektive Entfernung eines nicht gewünschten
Bereichs einer ersten Kontaktschicht kann erreicht werden, ohne
dass eine zusätzlich Ätzstoppschicht
erforderlich ist, die ansonsten die Spannungsübertragungseffizienz beeinträchtigen
könnten.
Folglich kann ein Zuwachs an Leistung für beide Transistorarten erreicht
werden, wodurch ein hohes Maß an
Entwurfsflexibilität
ermöglicht
wird, wobei in einigen anschaulichen Ausführungsformen bestehende Schaltungsentwürfe, die die
Asymmetrie zwischen den Verhalten von n-Kanaltransistoren und p-Kanaltransistoren
berücksichtigen,
dennoch verwendet werden können,
wobei jedoch insgesamt ein Anstieg des Leistungsvermögens erreicht
wird. Ferner kann auf Grund der Entkopplung der entsprechenden Prozesse
zur Herstellung des Metallsilizids und damit der entsprechenden Kontaktschichten
die Spannungsverfahrenstechnik an Gestaltungsflexibilität gewinnen,
wodurch die Möglichkeit
zum Entwerfen neuer Schaltungsanordnungen ermöglicht wird, in denen jede
Transistorart insbesondere für
eine individuelle Optimierung des Leistungsverhaltens konfiguriert
ist.
