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Gebiet der vorliegenden Erfindung
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Im Allgemeinen betrifft die vorliegende Erfindung das Gebiet integrierter Schaltungen und betrifft insbesondere die Herstellung von Feldeffekttransistoren mit einem verformten Kanalgebiet, das durch ein verspanntes dielektrisches Material hervorgerufen wird, das über dem Transistor ausgebildet ist.
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Beschreibung des Stands der Technik
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Integrierte Schaltungen enthalten typischerweise eine sehr große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau, wobei in komplexen Schaltungen der Feldeffekttransistor ein wichtiges Bauteil repräsentiert. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell eingesetzt, wobei für komplexe Schaltungen auf der Grundlage von Feldeffekttransistoren, etwa Mikroprozessoren, Speicherchips und dergleichen, die MOS-Technologie eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der MOS-Technologie werden Millionen Transistoren und in der CMOS-Technologie, komplementäre Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird, Somit repräsentiert die Leitfähigkeit des Kanalgebiets einen wichtigen Faktor, der das Leistungsverhalten der MOS-Transistoren wesentlich beeinflusst. Somit ist die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
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Die Verringerung der Transistorabmessungen beinhaltet jedoch eine Reihe damit verknüpfter Probleme, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren erreicht werden. Ein Problem in dieser Hinsicht ist die Verringerung der Dicke der Gatedielektrikumsschicht, um die gewünschte Kanalsteuerbarkeit auf der Grundlage einer größeren kapazitiven Kopplung beizubehalten. Mit einer Dicke von oxidbasierten Gatedielektrika in der Nähe von ungefähr 1,5 nm und weniger wird die weitere Größenreduzierung der Kanallänge jedoch auf Grund eines nicht akzeptablen Anstieges von Leckströmen durch das Gatedielektrikum schwierig. Aus diesem Grunde wurde vorgeschlagen, das Bauteilleistungsverhalten der Transistorelemente nicht durch Verringern der Transistorabmessungen zu verbessern, sondern auch durch das Erhöhen der Ladungsträgerbeweglichkeit in dem Kanalgebiet bei einer vorgegebenen Kanallänge. Eine effiziente Vorgehensweise in dieser Hinsicht ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, in dem beispielsweise eine Zugverformung oder eine kompressive Verformung darin hervorgerufen wird, die zu einer modifizierten Beweglichkeit für Elektronen bzw. für Löcher führt. Beispielsweise steigert eine Zugverformung in dem Kanalgebiet einer Siliziumschicht, die eine standardmäßige Kristallkonfiguration aufweist, die Beweglichkeit von Elektronen, was sich wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit von n-Transistoren ausdrückt. Andererseits ergibt eine kompressive Verformung in dem Kanalgebiet eine höhere Beweglichkeit für Löcher, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Es wurde daher vorgeschlagen, beispielsweise eine Silizium/Germanium-Schicht oder eine Silizium/Kohlenstoff-Schicht in oder in der Nähe des Kanalgebiets vorzusehen, um eine Zugverspannung oder kompressive Verspannung zu erzeugen. Obwohl das Transistorleistungsverhalten deutlich verbessert werden kann, indem verformungsinduzierende Schichten in oder unter dem Kanalgebiet eingebaut werden, ist dennoch ein hoher Aufwand erforderlich, um die Herstellung entsprechender verformungsinduzierender Schichten in die konventionelle und gut etablierte CMOS-Technologie einzubinden. Beispielsweise müssen zusätzliche epitaktische Wachstumstechniken entwickelt und in den Prozessablauf eingebunden werden, um die germaniumenthaltende oder kohlenstoffenthaltende Verspannungsschicht an geeigneten Positionen in oder unter dem Kanalgebiet zu bilden. Somit wird die Prozesskomplexität deutlich erhöht, wodurch auch die Herstellungskosten steigen und auch die Gefahr einer Verringerung der Produktionsausbeute anwächst.
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Daher wird häufig eine Technik eingesetzt, die das Erzeugen gewünschter Verspannungsbedingungen innerhalb des Kanalgebiets unterschiedlicher Transistorelemente ermöglicht, indem die Verspannungseigenschaften eines Materials modifiziert werden, das nahe an der Transistorstruktur angeordnet wird, um eine effiziente Verspannungsübertragung in das Kanalgebiet zu ermöglichen. Beispielsweise sind der Abstandshalter, der typischerweise an Seitenwänden der Gateelektrode vorgesehen ist und die Kontaktätzstoppschicht, die über der grundlegenden Transistorstruktur ausgebildet ist, geeignete Kandidaten, um eine externe Verspannung hervorzurufen, die dann in den Transistor übertragen werden kann. Die Kontaktätzstoppschicht, die zum Steuern eines Ätzsprozesses verwendet wird, der gestaltet ist, um Kontaktöffnungen zum Gate, zu den Drain und zu dem Source-Anschluss in einem dielektrischen Zwischenschichtmaterial zu bilden, kann somit ebenfalls verwendet werden, um eine gewünschte Art an Verformung in dem Kanalgebieten hervorzurufen. Die wirksame Steuerung der mechanischen Verspannung, die in das Kanalgebiet übertragen wird, d. h. eine effektive Verspannungstechnologie kann für unterschiedliche Transistorarten erreicht werden, indem der innere Verspannungspegel in den Kontaktätzstoppschichten, die über den jeweiligen Transistorelementen angeordnet sind, individuell eingestellt wird, so dass eine Kontaktätzstoppschicht mit einer inneren kompressiven Verspannung über einem p-Kanaltransistor angeordnet wird, während eine Kontaktätzstoppschicht mit einer inneren Zugverformung über einem n-Kanaltransistor angeordnet wird, wobei in den jeweiligen Kanalgebieten eine kompressive Verformung oder eine Zugverformung hervorgerufen wird.
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Typischerweise wird die Kontaktätzstoppschicht durch plasmaunterstützte chemische Dampfabscheideprozesse (PECVD) über dem Transistor gebildet, d. h. über der Gatestruktur und den Drain- und Sourcegebieten, wobei beispielsweise Siliziunitrid auf Grund seiner hohen Ätzselektivität in Bezug auf Siliziumdioxid eingesetzt wird, was ein gut etabliertes dielektrisches Zwischenschichtmaterial ist. Ferner kann PECVD-Siliziumnitrid mit einem hohen inneren Verspannungspegel von beispielsweise bis zu 2 Gigapascal (GPa) oder deutlich höher an kompressiver Verspannung aufgebracht werden, während Verspannungspegel von 1 GPa oder höher für zugverspannte Siliziumnitridmaterialien erreicht werden können, wobei die Art und die Größe des inneren Verspannungspegels effizient durch Auswählen geeigneter Abscheideparameter eingestellt werden kann. Beispielsweise sind der Ionenbeschuss, der Abscheidedruck, die Substrattemperatur, die Art der Gaskomponenten und dergleichen geeignete Parameter, die zum Erreichen der gewünschten inneren Verspannungspegel verwendet werden können. Wie zuvor erläutert ist, wird die Kontaktätzstoppschicht nahe an dem Transistor angeordnet, so dass der innere Verspannungspegel effizient in das Kanalgebiet übertragen werden kann, wodurch das Leistungsverhalten verbessert wird. Für anspruchsvolle Anwendungen kann die verformungsinduzierende Kontaktätzstoppschicht mit anderen verformungsinduzierenden Mechanismen kombiniert werden, etwa mit verformten oder relaxierten Halbleitermaterialien, die in geeigneten Transistorbereichen eingebaut werden, um damit ebenfalls eine gewünschte Verformung in dem Kanalgebiet zu schaffen.
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Mit Bezug zu den 1a bis 1d wird ein entsprechendes Integrationsschema, das auch als ein duales Verspannungsschichtenverfahren bezeichnet wird, beschrieben, wobei ein zugverspanntes dielektrisches Material zuerst abgeschieden wird.
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1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101, etwa einem Siliziumsubstrat und dergleichen, über welchem eine Siliziumhalbleiterschicht 102 ausgebildet ist. In und über der Halbleiterschicht 102 sind ein n-Kanaltransistor 150a und ein p-Kanaltransistor 150b gebildet. Die Transistoren 150a, 150b können sich zusätzlich zu ihrer Leitfähigkeit auch in anderen Aspekten ihrer Bauteilkonfiguration in Abhängigkeit von den Gesamtbauteilerfordernissen unterscheiden. Die Transistoren 150a, 150b können ein komplementäres Transistorpaar repräsentieren oder Transistorelemente, die an speziellen Bauteilgebieten angeordnet sind. Obwohl die Transistoren 150a, 150b sich in ihrer Konfiguration unterscheiden können, sind der Einfachheit halber derartige Unterschiede nicht in 1a dargestellt. Somit umfassen die Transistoren 150a, 150b eine Gateelektrode 151, die aus Polysilizium und dergleichen aufgebaut sein kann, wobei dies von den Bauteilerfordernissen abhängt. Des weiteren trennt eine Gateisolationsschicht 152 die Gateelektrode 151 von einem Kanalgebiet 153, das in lateraler Richtung von Drain- und Sourcegebieten 154 begrenzt ist. Des weiteren sind Metallsilizidgebiete 155 in den Drain- und Sourcegebieten 154 und in der Gateelektrode 151 vorgesehen. Wie gezeigt kann Seitenwände der Gateelektrodenstruktur eine Abstandshalterstruktur 156 vorgesehen sein, die aus mehreren einzelnen Abstandshalterelementen möglicherweise in Verbindung mit geeigneten Beschichtungsmaterialien gemäß gut etablierter Abstandshalterkonzepte aufgebaut ist. In der in 1a gezeigten Fertigungsphase umfasst das Bauelement 100 ferner eine Ätzstoppschicht 103 aus beispielsweise Siliziumdioxid, woran sich eine zugverspannte Kontaktätzstoppschicht 110 anschließt, die aus Siliziumnitrid mit einem hohen inneren Zugverspannungspegel aufgebaut ist. Ferner ist eine Ätzsteuerschicht 104, beispielsweise in Form von Siliziumdioxid, auf der verspannten Kontaktätzstoppschicht 110 ausgebildet. Somit ist die interne Verspannung der Schicht 110 so gewählt, dass das Leistungsverhalten des n-Kanaltransistors 150a verbessert wird, wie dies zuvor erläutert ist.
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Typischerweise kann das gezeigte Bauelement 100 auf der Grundlage der folgenden Prozesse hergestellt werden. Nach dem Strukturieren der Gateelektrodenstruktur 151 und der Gateisolationsschicht 152 werden die Drain- und Sourcegebiete 154 beispielsweise auf der Grundlage der Abstandshalterstruktur 156 gebildet, wobei entsprechende einzelne Abstandshalterelemente so vorgesehen werden, dass diese als effiziente Implantationsmaske in Abhängigkeit von dem gewünschten lateralen und vertikalen Dotierstoffprofil für die Drain- und Sorucegebiete 154 dient. Die Dotiermittel in den Drain- und Sourcegebieten 154 und durch Implantation hervorgerufene Schäden werden ausgeheizt, woraus sich aktivierte Dotierstoffe und eine rekristallisierte Gitterstruktur in den Drain- und Sourcegebieten 154 ergeben. Danach werden die Metallsilizidgebiete 155 auf der Grundlage gut etablierter Techniken hergestellt, wozu beispielsweise das Abscheiden eines geeigneten hochschmelzenden Metall gehört, woran sich eine Wärmebehandlung zum Initiieren einer chemischen Reaktion anschließt. Nach dem Entfernen von nicht-reagiertem Metallmaterial wird die Ätzstoppschicht 103 abgeschieden, beispielsweise durch plasmaunterstützte CVD (chemische Dampfabscheidung) in Form von Siliziumdioxid mit einer gewünschten Dichte und Dicke, wie dies für die nachfolgende Verwendung als eine Ätzstoppschicht erforderlich ist, wenn die Kontaktätzstoppschicht 110 strukturiert wird. Als nächstes wird die Schicht 110 auf der Grundlage geeignet ausgewählter Abscheideparameter aufgebracht, wie dies zuvor erläutert ist, um damit Siliziumnitridmaterial mit geringerer Dichte und somit mit einer hohen inneren Zugverspannung abzuscheiden, wie dies für die Leistungssteigerung des Transistors 150a gewünscht ist. Beispielsweise kann während des Abscheideprozesses insbesondere der Grad an Ionenbeschuss effizient eingesetzt werden, um die Größe und die Art der inneren Verspannung zu steuern. Danach wird die Ätzsteuerschicht 104, beispielsweise in Form eines Siliziumdioxidmaterials, das eine reduzierte Dichte in Abhängigkeit von den Abscheideparametern aufweist, gebildet werden, möglicherweise in einem in-situ-Prozess in Bezug auf die Schicht 110.
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1b zeigt schematisch das Halbleiterbauelement 100 während eines Ätzsprozesses 105, der auf der Grundlage einer Lackmaske 106 ausgeführt wird, die den n-Kanaltransistor 150a abdeckt. Die Lackmaske 106 kann auf der Grundlage gut etablierter Photolithographietechniken hergestellt werden, wobei für den Ätzprozess 105 eine Vielzahl geeigneter Ätzrezepte verfügbar sind. Beispielsweise wird die Ätzsteuerschicht 104 auf Basis einer geeigneten Ätzchemie zum Ätzen von Siliziumdioxidmaterial, beispielsweise in Form eines Trockenätzschrittes oder nasschemischen Ätzschrittes, entfernt. Danach werden gut etablierte plasmaunterstützte Ätzrezepte angewendet, um den freigelegten Bereich der Schicht 110 selektiv zu Ätzstoppschicht 103 abzutragen. Beispielsweise sind entsprechende Ätztechniken aus konventionellen Abstandshaltertechniken bekannt und können in diesem Falle verwendet werden. Die Ätzstoppschicht 103 kann somit zuverlässig empfindliche Bauteilbereiche schützen, etwa die Metallsilizidgebiete 155 in dem Transistor 150b. Abhängig von der gesamten Prozessstrategie wird die Schicht 103 von oberhalb des Transistors 150b entfernt, wobei dies auf Basis einer weniger aggressiven Ätzprozedur erfolgt, wodurch die Metallsilizidgebiete 155 nicht in unerwünschter Weise beeinflusst werden.
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1c zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der eine kompressiv verspannte Kontaktätzstoppschicht 120 über den Transistoren 150a, 150b gebildet ist. Des weiteren schützt eine Lackmaske 107 den Transistor 150b während eines Ätzprozesses 108, der so gestaltet ist, dass der freigelegte Bereich der kompressiv verspannten Schicht 120 über den n-Kanaltransistor 150a entfernt wird. Der Ätzprozess 108 kann auf der Grundlage der Ätzsteuerschicht 104 ausgeführt werden, der ein geeignetes Endpunkterkennungssignal liefert, d. h. eine geeignete spektrale Intensität an Strahlung der gasförmigen Umgebung, die während des Ätzprozesses 108 erzeugt wird, wenn die Ätzfront auf die Ätzsteuerschicht 104 trifft. Nach dem Entfernen des freigelegten Bereichs der kompressiv verspannten Schicht 120 und von Resten der Ätzsteuerschicht 104 kann die weitere Bearbeitung fortgesetzt werden, indem ein dielektrisches Zwischenschichtmaterial aufgebracht wird. Zu diesem Zweck werden gut etablierte plasmaunterstützte chemische Dampfabscheidetechniken auf Basis von TEOS (Tetraethylorthosilikat) eingesetzt, um ein Siliziumdioxidmaterial mit einer hohen Abscheiderate mit gewünschten chemischen und mechanischen Eigenschaften bereitzustellen. Somit werden die Transistoren 150a, 150b durch das siliziumdioxidbasierte Material eingeschlossen, dessen Oberflächentopographie etwa durch chemisch-mechanisches Polieren (CMP) eingeebnet wird, wobei die hohe mechanische Integrität des Siliziumdioxidmaterials für eine verbesserte Prozessrobustheit sorgt.
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1d zeigt schematisch das Halbleiterbauelement 100 nach der Beendigung der oben beschriebenen Prozesssequenz. Somit umfasst das Bauelement 100 Siliziumdioxidmaterial 109, das als ein dielektrisches Zwischenschichtmaterial dient und eine im Wesentlichen ebene Oberflächenkonfiguration besitzt. Anschließend wird ein entsprechender Photolithographieprozess ausgeführt, um eine Ätzmaske zum Strukturieren des dielektrischen Zwischenschichtmaterials 109 zu erzeugen, um damit entsprechende Öffnungen 109a zu erzeugen, die in gestrichelten Linien dargestellt sind und in denen schließlich ein Metallmaterial abzuscheiden ist. Während eines entsprechenden Strukturierungsprozesses werden die Kontaktätzstoppschichten 120, 110 als Ätzstoppmaterialien verwendet, die in einem separaten Ätzschritt geöffnet werden, um schließlich eine Verbindung zu den Drain- und Sourcegebieten und zu den Gateelektroden 151 herzustellen.
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Um die gesamte Verspannungsübertragungseffizienz weiter zu verbessern, wurde auch vorgeschlagen, die Abstandshalterstruktur 156 nach dem Bilden der Metallsilizidgebiete 155 zu entfernen, um die verspannten Materialien der Schichten 110, 120 näher an den Kanalgebieten 153 anzuordnen. Zu diesem Zweck werden nasschemische oder plasmaunterstützte Ätzprozesse eingesetzt und danach wir das zuvor beschriebene duale Verspannungsschichtenverfahren angewendet. In modernsten Halbleiterbauelementen ist es jedoch häufig notwendig, die Abstandshalterstruktur einer Art an Transistoren auf Grund der speziellen Transistorkonfiguration beizubehalten, während gleichzeitig ein gewünschter hoher Verformungspegel in den Kanalgebieten erforderlich ist. Daher wird nach dem Silizidierungsprozess ein Lithographieschritt für gewöhnlich ausgeführt, um eine Maske bereitzustellen, die den p-Kanaltransistor oder den n-Kanaltransistor in Abhängigkeit von den Bauteilerfordernissen abdeckt und die freilegende Abstandshalterstruktur wird dann selektiv entfernt. Obwohl eine gewünschte Verbesserung im Leistungsverhalten mit dieser Strategie erreicht wird, trägt der zusätzliche Lithographieprozess deutlich zu den Gesamtproduktionskosten bei.
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Aus
US 2006/0199326 A1 ,
DE 10 2005 057 073 A1 und
US 2007/0108525 A1 sind jeweils Verfahren zur Herstellung von zwei Transistoren mit verschiedenen darüber liegenden verspannungsinduzierenden Schichten bekannt, bei denen im Zuge der Strukturierung der einen verspannungsinduzierenden Schicht an einem Transistor Seitenwandabstandshalter in der Größe verringert oder entfernt werden, während sie in dem anderen Transistor bestehen bleiben. In der
US 2006/0199326 A1 zeigen die Figuren eine Beschichtung über den Source- und Drainbereichen, die unter den Seitenwandabstandshaltern verläuft und im gesamten Prozess bestehen bleibt. In den Verfahren aus
DE 10 2005 057 073 A1 und
US 2007/0108525 A1 werden Source/Drain-Metallsilizidgebiete unmittelbar dem Strukturierungsprozess für die erste verspannungsinduzierende Schicht ausgesetzt.
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Angesichts der zuvor beschriebenen Situation betrifft die Erfindung Techniken, in denen ein verbesserter verformungsinduzierender Mechanismus bereitgestellt wird, wobei eines oder mehrere der oben erkannten Probleme vermieden oder verringert werden.
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Überblick über die Erfindung
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Im Allgemeinen betrifft die Erfindung Techniken und Halbleiterbauelemente, in denen Verspannungsübertragungsmechanismus für eine Art eines verspannten dielektrischen Materials verbessert wird, indem die Größe eines oder mehrerer Abstandshalterelemente einer Abstandshalterstruktur der einen Art an Transistoren verringert wird oder entfernt wird, ohne dass im Wesentlichen zu einer größeren Gesamtprozesskomplexität beigetragen wird. Für diesen Zweck wird die Strukturierung, die in einem typischen dualen Verspannungsschichtenverfahren eingesetzt wird, so geändert, dass die Größe der Abstandshalterstruktur verringert wird oder ein oder mehrere Abstandshalterelemente während einer Ätzsequenz zum Strukturieren des ersten dielektrischen Materials vor dem Abscheiden des weiteren verspannten dielektrischen Materials entfernt wird. Durch geeignetes Auswählen der Sequenz zum Bereitstellen der unterschiedlich verspannten dielektrischen Materialien kann das entsprechende dielektrische Material näher an dem Kanalgebiet für eine gewünschte Art an Transistoren angeordnet werden, so dass ein hohes Maß an Flexibilität beim Entwerfen modernster Halbleiterelemente erreich wird, ohne dass im Wesentlichen höhere Herstellungskosten hervorgerufen werden. D. h., das Leistungsverhalten einer Art von Transistoren kann deutlich erhöht werden, ohne dass im Wesentlichen die andere Transistorart unerwünscht beeinflusst wird, während gleichzeitig die Durchlaufzeit und damit die Gesamtherstellungskosten vergleichbar sind mit konventionellen dualen Verspannungsschichtenverfahren, in denen Seitenwandabstandshalterstrukturen nicht entfernt wird oder in denen diese in einer nicht-selektiven Weise entfernt werden.
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Konkret umfasst die Erfindung die Verfahren nach Anspruch 1 oder 12.
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Kurze Beschreibung der Zeichnungen
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Weitere Ausführungsformen sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a bis 1d schematisch Querschnittsansichten eines konventionellen, der Anmelderin bekannten, Halbleiterbauelements während diverser Fertigungsphasen bei der Herstellung eines zugverspannten dielektrischen Materials und eines kompressiv verspannten dielektrischen Materials gemäß eines gut etablierten dualen Verspannungsschichtenverfahrens zeigen;
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2a bis 2d schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wobei unterschiedlich verspannte dielektrische Materialien hergestellt werden, und wobei eine Seitenwandabstandshalterstruktur einer Transistorart in der Größe verringert wird oder während des Strukturierens der ersten verspannungsinduzierenden dielektrischen Schicht gemäß anschaulicher Ausführungsformen entfernt wird;
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3a und
3b schematisch Querschnittsansichten des Halbleiterbauelements während des Strukturierens des ersten dielektrischen Materials in Kombination mit dem Entfernen des Abstandshalterelements zeigen, wobei das dielektrische Material direkt auf Metallsilizidgebieten ohne Verwendung einer unteren Ätzstoppschicht gebildet wird, wie es aus dem Stand der Technik
US 2007/0108525 A1 bekannt ist.
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4a und 4b schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wobei ein dielektrischer Schichtstapel unter Anwendung einer verspannten Ätzstoppschicht hergestellt wird und wobei ein Teil des Schichtstapels zusammen mit zumindest einem Teil einer Seitenwandabstandshalterstruktur gemäß noch weiteren anschaulichen Ausführungsformen entfernt wird; und
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5 schematisch eine Querschnittsansicht eines Halbleiterbauelements mit einem Schichtstapel mit einer Zwischenätzstoppschicht gemäß noch weiterer anschaulicher Ausführungsformen zeigt.
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Detaillierte Beschreibung
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Im Allgemeinen betrifft die Erfindung eine Technik, wobei ein verformungsinduzierender Mechanismus auf Grundlage verspannter dielektrischer Materialien bereitgestellt wird, die über den entsprechenden Transistorelementen ausgebildet sind, wobei die Effizienz eines verspannten dielektrischen Materials verbessert wird, indem die Größe einer Abstandshalterstruktur verringert wird oder zumindest ein Abstandshalterelement während einer Strukturierungssequenz entfernt wird, um einen nicht erwünschten Bereich des verspannten dielektrischen Materials abzutragen, der zuerst abgeschieden wurde. Folglich kann die Ätzmaske, die zum Strukturieren des ersten verspannten dielektrischen Materials erforderlich ist, auch vorteilhaft eingesetzt werden, um die Größe der Abstandshalterstruktur zu reduzieren oder zumindest einen Abstandshalter zu entfernen. In einigen Aspekten werden ähnliche Ätzschritte, die zum Strukturieren der dielektrischen Schicht eingesetzt werden, ebenfalls eingesetzt und in geeigneter Weise an das Ätzen der Abstandshalterstruktur angepasst. Folglich kann durch geeignetes Modifizieren der Ätzsequenz in Abhängigkeit von der Gesamtstruktur des dielektrischen Schichtstapels das Material der zweiten dielektrischen Schicht näher an dem Kanalgebiet angeordnet werden, ohne dass ein zusätzlicher Lithographieschritt erforderlich ist, wie dies in konventionellen Strategien der Fall ist.
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In einigen anschaulichen Aspekten wird der erste dielektrische Schichtstapel auf der Grundlage gut etablierter Prozessstrategien abgeschieden, erfindungsgemäß unter Anwendung einer Ätzstoppschicht, woran sich das Abscheiden des verspannten dielektrischen Materials und gegebenenfalls einer Ätzsteuerschicht anschließt, wobei während des Strukturierens des Schichtstapels nach dem Entfernen der Ätzstoppschicht, d. h. der letzten Schicht des Stapels, ein weiterer Ätzschritt hinzugefügt wird, um Material der freigelegten Abstandshalterstruktur bis zu einem gewünschten Maße zu entfernen, wobei bei Bedarf entsprechende Abstandshalterelemente vollständig selektiv zu einer Ätzstoppbeschichtung der Abstandshalterstruktur entfernt werden können. Zu diesem Zweck wird eine Ätzchemie für einen plasmaunterstützten Ätzprozess auf der Grundlage gut etablierter Prozessrezepte eingesetzt, wobei eine moderat hohe Selektivität in Bezug auf das freigelegte Metallsilizid ausgenutzt werden kann. In anderen Fallen wird ein nasschemischer Ätzprozess eingesetzt, wenn eine ausreichend hohe Selektivität in Bezug auf das Metallsilizid oder zumindest das Halbleitermaterial der Drain- und Sourcegebiete gegeben ist.
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In einigen anschaulichen Ausführungsformen wird ein gewisses Maß an Materialerosion in dem freigelegten Metallsilizidgebieten erzeugt, wodurch eine „abgesenkte bzw. vertiefte” Konfiguration geschaffen wird, indem ein geringeres Höhenniveaus zumindest eines Teils der Metallsilizidgebiete in Bezug auf eine Grenzfläche der Gateisolationsschicht und des Kanalgebiets erhalten wird, wodurch ein noch besserer Verspannungsübertragungsmechanismus nach dem Abscheiden eines verspannten dielektrischen Materials in der Vertiefung bzw. Absenkung erreicht wird. D. h., beim Vertiefen der Metallsilizidgebiete während der Größenreduzierung oder dem Entfernen von Abstandshalterelementen der Abstandshalterstruktur wird insgesamt eine größere Menge an stark verspanntem dielektrischen Material in der Nähe des Kanalgebiets und insbesondere auf einem Höhenniveau, das tiefer liegt im Vergleich zu konventionellen Halbleiterbauelementen positioniert, so dass das entsprechend verspannte Material direkt auf das Kanalgebiet einwirken kann.
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Herkömmlich wird der Verspannungsübertragungsmechanismus für den Transistor, für den die Seitenwandabstandshalterstruktur beizubehalten ist, verbessert, indem das entsprechende verspannte dielektrische Material direkt auf dem Metallsilizidgebiet gebildet wird, ohne dass eine Ätzstoppschicht vorgesehen wird, während in der Erfindung eine verbesserte Steuerung für den Ätzprozess zum Strukturieren der ersten dielektrischen Schicht und zum Entfernen von Material der Abstandshalterstruktur der anderen Transistorart durch eine Ätzstoppschicht gegebenenfalls mit einem geeigneten hohen internen Verspannungspegel erreicht wird. In diesem Falle kann die Ätzstoppschicht an einer beliebigen geeigneten Höhenniveau in Abhängigkeit von der gesamten Prozessstrategie angeordnet werden.
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Mit Bezug zu den 2a bis 5 werden nun weitere anschauliche Ausführungsformen und Herkömmliches detaillierter beschrieben, wobei auch auf die 1a bis 1d bei Bedarf verwiesen wird.
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2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit einem ersten Transistor 250a und einem zweiten Transistor 250b. Des weiteren umfasst das Halbleiterbauelement 200 ein Substrat 201, über welchem eine siliziumbasierte Halbleiterschicht 202 gebildet ist, wobei die Halbleiterschicht 202 und das Substrat 201 eine „Vollsubstratkonfiguration” bilden, in der die Halbleiterschicht 202 einen oberen Teil des im Wesentlichen kristallinen Substrats 201 repräsentiert. In anderen Fällen wird eine SOI-(Silizium-auf-Isolator)Konfiguration durch die Schicht 202 und das Substrat 201 gebildet, wenn das Substrat 201 darauf ausgebildet ein isolierendes vergrabenes Material (nicht gezeigt) besitzt. In anderen Fällen sind entsprechende SOI-Bereiche und Vollsubstratbereiche auf dem gleichen Substrat an unterschiedlichen Bauteilgebieten, etwa RAM-Bereichen, CPU-Kernen und dergleichen vorgesehen. Der erste und der zweite Transistor 250a, 250b enthalten eine Gateelektrodenstruktur 251, eine Gateisolationsschicht 252, ein Kanalgebiet 253, Drain- und Sourcegebiete 254, Metallsilizidgebiete 255 und eine Seitenwandabstandshalterstruktur 256. Im Hinblick auf Eigenschaften dieser Komponenten sowie auf entsprechende Fertigungstechniken zur Herstellung dieser Komponenten gelten im Wesentlichen die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Bauelement 100 erläutert sind.
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Wie ferner gezeigt ist, ist eine Ätzstoppschicht 203, beispielsweise in Form einer Siliziumdioxidschicht, über dem ersten und dem zweiten Transistor 250a, 250b gebildete, während eine erste verspannungsinduzierende Schicht 210 selektiv über dem ersten Transistor 250a ausgebildet ist, woran sich eine Ätzsteuerschicht 204 anschließt. Beispielsweise repräsentiert der erste Transistor 250a einen n-Kanaltransistor, dessen Leistungsverhalten verbessert werden kann, indem die Schicht 210 mit einer hohen inneren Zugverspannung bereitgestellt wird, wie dies zuvor erläutert ist. In anderen anschaulichen Ausführungsformen repräsentiert der Transistor 250a einen p-Kanaltransistor und damit enthält die Schicht 210 einen hohen kompressiven Verspannungspegel. In der gezeigten Fertigungsphase wird eine Ätzmaske 206, etwa eine Lackmaske, vorgesehen und deckt den ersten Transistor 250a ab, während der zweite Transistor 250b der Einwirkung einer Ätzumgebung, die für eine Ätzsequenz 205 eingerichtet wird, ausgesetzt ist.
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Es sollte beachtet werden, dass das gezeigte Bauelement 200 auf Grundlage von im Wesentlichen den gleichen Fertigungsstrategien hergestellt werden kann, wie sie zuvor erläutert sind. D. h., nach dem Bilden der Ätzstoppschicht 203 wird die erste verspannungsinduzierende Schicht 210 durch plasmaunterstützte CVD abgeschieden, wobei die Prozessparameter so gesteuert werden, dass ein gewünschter hoher interner Verspannungspegel erreicht wird. Danach wird die Ätzsteuerschicht 204 abgeschieden oder wird durch Oberflächenbehandlung gebildet, etwa durch plasmabasierte Oxidation des Oberflächenbereichs des Materials 210 und dergleichen. Das Bilden der Maske 206 kann auf der Grundlage gut etablierter Lithographietechniken bewerkstelligt werden, und anschließend wird die Ätzsequenz 205 ausgeführt, beispielsweise unter Anwendung eines ersten Ätzschrittes zum Ätzen durch den freigelegten Bereich der Ätzsteuerschicht 204 und nachfolgendes Ätzen durch das Material der Schicht 210, wofür gut etablierte plasmaunterstützte Ätzrezepte verfügbar sind. In einer anschaulichen Ausführungsform wird der Ätzprozess für das Entfernen von Material der Schicht 210 in und auf der Ätzstoppschicht 203 angehalten und nachfolgend wird die Ätzchemie in geeigneter Weise modifiziert, um die Schicht 203 zu entfernen. Zu diesem Zweck sind ebenfalls gut etablierte Ätzrezepte verfügbar.
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2b zeigt schematisch das Halbleiterbauelement 200 während einer fortgeschrittenen Phase der Ätzsequenz 205, in der ein Ätzprozess 205a mit einer Ätzchemie ausgeführt wird, die ein gewünschtes Maß an Selektivität im Hinblick auf ein Beschichtungsmaterial 256a der Abstandshalterstruktur 256 und ebenfalls im Hinblick auf die Metallsilizidgebiete 255 besitzt. Beispielsweise ist ein Abstandshalterelement 256b aus Siliziumnitrid aufgebaut und somit können gut etablierte Prozessrezepte eingesetzt werden, wie sie auch während des Entfernen des freigelegten Bereichs der Schicht 210 verwendet werden. Die entsprechenden plasmaunterstützten Ätzchemien können auch eine moderat ausgeprägte Selektivität in Bezug auf das Metallsilizidgebiet 255 besitzen. Es sollte jedoch beachtet werden, dass andere Ätzstrategien eingesetzt werden können, abhängig von der Materialzusammensetzung der Abstandshalterstruktur 256. Wenn etwa die Abstandshalterstruktur 256 mehrere Abstandshalterelemente aufweist, die durch entsprechende Beschichtungsmaterialien getrennt sind, kann die Ätzchemie während des Ätzprozesses 205a in geeigneter Weise beim Freilegen einer entsprechenden Beschichtung geändert werden und kann dann wieder eingerichtet werden, um in effizienter Weise durch das weitere Abstandselement zu ätzen, wenn das Entfernen oder die Verringerung der Größe zweier oder mehrerer Abstandselemente erwünscht ist. In anderen anschaulichen Ausführungsformen wird der Ätzschritt 205a so durchgeführt, dass ein gewünschtes Maß an Absenkung bzw. Einhaltung der Metallsilizidgebiete 255 erreich wird, wobei auch eine entsprechende Verringerung der Größe des Abstandshalterelements 256b bewerkstelligt wird, jedoch ohne vollständig das Element 256b zu entfernen, wie dies durch die gestrichelte Linie angegeben ist. In diesem Falle wird eine merkliche Leistungssteigerung erreicht, da die abgesenkte Konfiguration der Drain- und Sourcegebiete, die mit einem hohen Maß an Steuerbarkeit erreicht wird, zu einer effizienteren Verspannungsübertragung führt, wobei auch die deutlich geringere Gesamtgröße und auch Breite des Abstandshalterelements 256b es ermöglicht, eine größere Menge an verspannten Material näher an dem Kanalgebiet 253 anzuordnen.
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2c zeigt schematisch das Halbleiterbauelement 200 nach dem Ätzprozess 205 und dem Entfernen der Ätzmaske 206. Wie gezeigt, wird in dieser Ausführungsform das Abstandshalterelement 256b oder ein weiteres Abstandshalterelement, falls dieses vorgesehen ist, im Wesentlichen vollständig entfernt, während in anderen Fallen ein Teil des Abstandshalterelements 256b oder eines oder mehrerer Abstandshalterelemente beibehalten wird, wobei dies von den gesamten Bauteilerfordernissen abhängt. Ein gewisses Maß an Vertiefung, wie dies durch 255r angegeben ist, kann in Abhängigkeit von dem Grad der Selektivität des Ätzprozesses 250a erzeugt werden, wie dies zuvor erläutert ist.
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2d zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium. Wie gezeigt, ist eine zweite verspannungsinduzierende Schicht 220 über dem ersten und dem zweiten Transistor 250a, 250b ausgebildet, wobei ein dem zweiten Transistor 250b ein verbesserter Verspannungsübertragungsmechanismus auf Grund des vorhergehenden Ätzschritts 205a zum Verringern der Größe der Abstandshalterstruktur 256 oder durch im Wesentlichen vollständiges Entfernen des Abstandshalterelements 256b erreicht wird. Die zweite verspannungsinduzierende Schicht 220 wird auf der Grundlage von Prozesstechniken hergestellt, wie sie zuvor beschrieben sind. In einer anschaulichen Ausführungsform repräsentiert der zweite Transistor 250b einen p-Kanaltransistor und somit wird die Schicht 220 mit einer hohen inneren kompressiven Verspannung vorgesehen. In anderen Fallen repräsentiert die Schicht 220 eine Schicht mit einem hohen inneren Zugverspannungspegel, wenn der Transistor 250b einen n-Kanaltransistor repräsentieren soll. Somit wird eine größere Menge eines verspannten dielektrischen Materials näher an dem Kanalgebiet 253 angeordnet, wobei ebenfalls abhängig von dem Grad der Absenkung 255r ein verspanntes dielektrisches Material auf einem Höhenniveau angeordnet wird, das unterhalb eines Höhenniveaus liegt, das durch die Grenzfläche zwischen der Gateisolationsschicht 252 und dem Kanalgebiet 253 definiert ist. Es sollte beachtet werden, dass Positionsangaben, etwa „über”, „unter”, und dergleichen in Bezug auf das Substrat 201 zu verstehen sind. D. h., das Höhenniveau der Oberfläche der abgesenkten Metallsilizidgebiete 255 in dem zweiten Transistor 250b ist tiefer als das Höhenniveau der Gateisolationsschicht 252 des zweiten Transistors 250, da ein Abstand der Gateisolationsschicht 252 zum Substrat 201 großer ist als ein Abstand der Oberfläche des abgesenkten Metallsilizidgebiets 255 des zweiten Transistors 250b.
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Danach kann die weitere Bearbeitung fortgesetzt werden, wie dies auch mit Bezug zu dem Halbleiterbauelement 100 beschrieben ist. D. h., es wird eine weitere Ätzmaske gebildet, um den zweiten Transistor 250b abzudecken, während die Schicht 220 über dem ersten Transistor 250a frei liegt. Als nächstes wird ein Ätzprozess ausgeführt unter Anwendung gut etablierter Prozessrezepte, wobei die Ätzsteuerschicht 204 zum Anhalten des Ätzprozesses oder zumindest zum Anzeigen eines geeigneten Endpunktes des entsprechenden Ätzprozesses verwendet wird. Danach wird die Ätzmaske entfernt und es wird ein dielektrisches Zwischenschichtmaterial abgeschieden, das dann strukturiert wird, um entsprechende Kontakte zu erhalten, wie dies auch mit Bezug zu dem Bauelement 100 beschrieben ist.
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3a zeigt schematisch das Halbleiterbauelement 200 gemäß Beispielen, in denen im Unterschied zur Erfindung die erste verspannungsinduzierende Schicht 210 direkt auf dem ersten und dem zweiten Transistor 250a, 250b gebildet wird. D. h., die Schicht 210 wird so gebildet, dass diese mit den Metallsilizidgebieten 255 in Kontakt ist, wodurch ein verbesserter Verspannungsübertragungsmechanismus in den ersten Transistor 250a bereitgestellt wird, da die „Pufferwirkung” der Ätzstoppschicht 203 vermieden wird.
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3b zeigt schematisch das Halbleiterbauelement 200, wenn dieses einen Ätzschritt 205a unterzogen wird, der auch einen Bestandteil der Sequenz 205 bilden kann, wobei nach dem Entfernen des Ätzsteuermaterials 204 von oberhalb des zweiten Transistors 250b ein selektives Ätzrezept angewendet wird, um gemeinsam das Material der Schicht 210 und das Abstandshalterelemente 256b zu entfernen. Während des Ätzprozesses 205a dienen die Beschichtung 256a und die Metallsilidgebiete 255 als Ätzstoppmaterialien, wobei, wie zuvor erläutert ist, ein im Wesentlichen vollständiges Entfernen des Abstandshalterelements 256b nicht notwendig ist, wenn ein gewisses Maß an Absenkung 255r einzustellen ist. Beispielsweise wird typischerweise das Metallsilizidgebiet 255 der Gateelektrode 251 vor dem Freilegen der Metallsilizidgebiete in den Drain- und Sourcegebieten 254 freigelegt, insbesondere, wenn kleinste Bauelemente betrachtet werden, in denen zumindest in gewissen Bauteilbereichen dichtliegende Transistorelemente vorgesehen sind, in denen die gemeinsame Schichtdicke des Ätzsteuermaterials 204 und des Materials 210 in den Abständen zwischen zwei benachbarten Gateelektrodenstrukturen größer ist. Folglich wird ein Endpunkterkennungssignal erfasst, in welchem beim Freilegen und beim Reagieren mit der jeweiligen Umgebung entsprechende flüchtige Komponenten des Metallsilizids beobachtet werden, wobei ein Anstieg des entsprechenden Signals das Freilegen der Drain- und Sourcegebiete 254 anzeigt so dass ein gewünschtes Maß an Absenkung auf Grundlage eines zeitgesteuerten Ätzens nach dem Freilegen der Drain- und Sourcegebiete erreicht wird, wodurch ebenfalls die Größe des Abstandshalterelements 256b verringert wird, jedoch möglicherweise ohne vollständiges Entfernen des Elements 256b. Auch in diesem Falle kann eine deutliche Verbesserung des Gesamtleistungsverhaltens erreicht werden, wie dies zuvor erläutert ist. Andererseits führt die direkte Abscheidung der Schicht 210 auf dem Transistor 250a zu einer erhöhten Gesamteffizienz.
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4a zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen der Erfindung, in denen angenommen wird, dass der zweite Transistor 250b einen p-Kanaltransistor repräsentiert, wodurch ein hoher kompressiver Verspannungspegel erforderlich ist. Wie gezeigt, ist das Bauelement 200 der Einwirkung einer Abscheideumgebung 228 ausgesetzt, um die Ätzstoppschicht 203 zu bilden, so dass diese eine hohe innere kompressive Verspannung aufweist. Zu diesem Zweck wird in einigen anschaulichen Ausführungsformen eine Siliziumschicht abgeschieden und nachfolgend oxidiert, um damit eine gewünschte hohe innere kompressive Verspannung zu erreichen. In noch anderen anschaulichen Ausführungsformen wird die Ätzstoppschicht 203 in Form eines stickstoffenthaltenden Siliziumkarbidmaterials vorgesehen, das ebenfalls mit einer hohen inneren kompressiven Verspannung auf der Grundlage gut etablierter plasmaunterstützter CVD-Techniken aufgebracht wird. Folglich wird in Bezug auf Siliziumnitridmaterial mit hoher innerer kompressiver Verspannung, das von dem ersten Transistor 250a zu entfernen ist, ein gewisses Maß an Ätzselektivität erreicht, wodurch eine effiziente Steuerung der Ätzsequenz 205 möglich ist, wie dies auch mit Bezug zu den 2a und 2b beschrieben ist.
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4b zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium. Wie gezeigt, ist die erste verspannungsinduzierende Schicht 210 über dem ersten und dem zweiten Transistor 250a, 250b ausgebildet, woran sich die Ätzsteuerschicht 204 anschließt. In dieser Ausführungsform enthält die Schicht 210 einen hohen inneren kompressiven Verspannungspegel, der dem Verspannungspegel der Ätzstoppschicht 203 entspricht. Ferner lässt eine Ätzmaske 207 den ersten Transistor 205a frei, während der zweite Transistor 205b abgedeckt wird. Danach wird ein Ätzprozess ausgeführt, um die freigelegten Bereiche der Schichten 204 und 210 von oberhalb des ersten Transistors 250a unter Anwendung der Ätzsequenz 205 zu entfernen, während die Ätzstoppschicht 203 für die gewünschten Ätzstoppeigenschaften zumindest zu einem gewissen Maße sorgt, um damit eine verbesserte Gleichmäßigkeit für den nachfolgenden Ätzprozess 250a zu schaffen. Somit kann die Größe der Abstandshalterstruktur 250 des ersten Transistors 250a effizient verringert werden oder ein entsprechendes Abstandshalterelement kann entfernt werden, wie dies zuvor erläutert ist. Danach wird die weitere Bearbeitung fortgesetzt mit dem Abscheiden der Schicht 220, die einen hohen Zugverspannungspegel aufweist, der auf dem ersten Transistor 250a mit verbesserter Wirksamkeit einwirkt, wobei auch ein gewisses Maß an Absenkung, bei Bedarf, zu dem gesamten Leistungsgewinn beiträgt. Andererseits ist ein stark verspanntes Material mit einem internen kompressiven Verspannungspegel näher an dem Kanalgebiet des zweiten Transistors 250b mittels der verspannten Ätzstoppschicht 203 angeordnet.
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5 zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen, in denen die Ätzstoppschicht 203 als eine Zwischenschicht vorgesehen ist, die eine erste Teilschicht 210a von einer zweiten Teilschicht 210b der ersten verspannungsinduzierenden Schicht 210 trennt. Wenn beispielsweise ein moderat hoher Grad an Prozessgleichmäßigkeit im Hinblick auf den Ätzprozess 250a zum Entfernen von Material der Seitenwandabstandshalterstruktur 250 erwünscht ist, wird die Teilschicht 210a mit einer gewünschten Dicke vorgesehen, um damit den gesamten Verspannungsübertragungsmechanismus in dem ersten oder dem zweiten Transistor zu verbessern, wobei die Schichten 210a, 210b für den gewünschten Verspannungspegel sorgen. In der anschaulichen gezeigten Ausführungsform sei angenommen, dass die Schichten 210a, 210b einen geeigneten Verspannungspegel zum Verbessern des Leistungsverhaltens des zweiten Transistors 250b aufweisen. Danach wird die Ätzstoppschicht 203 auf Grundlage eines geeigneten Materials, etwa Siliziumdioxid, stickstoffenthaltendem Siliziumkarbid und dergleichen gebildet, wobei die Ätzstoppschicht 203 mit dem gleichen Verspannungspegel wie die Schichten 210a, 210b vorgesehen werden kann, wenn dies mit dem Prozess zur Herstellung der Schicht 203 kompatibel ist.
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In anderen Fällen wird die Schicht 203 auf der Grundlage von anderen Prozesstechniken hergestellt, da die „Pufferwirkung” der Zwischenposition nicht in unerwünschter Weise den gesamten Verspannungsübertragungsmechanismus beeinflusst. Danach wird die zweite Teilschicht 210b auf Grundlage gut etablierter Rezepte aufgebracht, woran sich das Abscheiden einer Ätzsteuerschicht 204 anschließt. Somit kann beim Entfernen des freilegten Bereichs der Schichtstapels von oberhalb des ersten Transistors 250a die Sequenz 205 gemäß gut etablierter Techniken angewendet werden, wobei die Ätzstoppschicht 203 dann den Ätzprozess auf dem Höhenniveau der Ätzstoppschicht 203 anhält. Anschließend wird die Schicht 203 entfernt und daraufhin wird der Ätzschritt 205a zu Beginn mit im Wesentlichen gleichmäßigen Oberflächenbedingungen gestartet, wodurch eine bessere Gesamtprozessgleichmäßigkeit geschaffen wird, beispielsweise im Hinblick auf das Absenken der Metallsilizidgebiete 255 und auch im Hinblick für das Entfernen zumindest eines Teils der Abstandsstruktur 256, wie dies zuvor erläutert ist. Andererseits kann auch ein verbesserter Verspannungsübertragungsmechanismus in dem zweiten Transistor 250b erreicht werden. Danach wird die weitere Bearbeitung fortgesetzt, wie dies auch zuvor angegeben ist.
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Es gilt also: Die vorliegende Erfindung stellt Techniken bereit, in denen die Größenreduzierung oder das Entfernen von Abstandshalterelementen einer Abstandshalterstruktur selektiv während einer Strukturierungssequenz zum Entfernen eines unerwünschten Teils eines ersten verspannungsinduzierenden Materials erreicht wird, wodurch zusätzliche Lithographieschritte vermieden werden. Auch der Verspannungsübertragungsmechanismus für den Transistor, der die nicht abgetragene Abstandshalterstruktur besitzt, kann verbessert werden, indem in geeigneter Weise eine Ätzstoppschicht angeordnet und/oder deren Zusammensetzung eingestellt wird, indem ein kompressives dielektrisches Material zuerst vorgesehen wird, und der unerwünschte Bereich dann von oberhalb des n-Kanaltransistors entfernt wird, wodurch auch das Abtragen oder die Verringerung der Größe der entsprechenden Abstandshalterstruktur ermöglicht wird. In ähnlicher Weise kann, wenn ein zugverspanntes Material zuerst vorgesehen wird, die Abstandshalterstruktur eines p-Kanaltransistors in der Größe verringert werden oder Abstandshalterelemente davon können während des Strukturierens des zugverspannten dielektrischen Materials entfernt werden.
