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GEBIET DER VORLIEGENDEN OFFENBARUNG
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Im
Allgemeinen betrifft die vorliegende Offenbarung das Gebiet der
integrierten Schaltungen und betrifft insbesondere Feldeffekttransistoren
und Fertigungsverfahren auf der Grundlage verspannter dielektrischer
Schichten, die über
den Transistoren ausgebildet sind und zum Erzeugen von Verformung
im Kanalgebieten der Transistoren verwendet werden.
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BESCHREIBUNG DES STANDS DER
TECHNIK
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Integrierte
Schaltungen sind typischerweise mit einer großen Anzahl an Schaltungselementen aufgebaut,
die auf einer vorgegebenen Chipfläche gemäß einer spezifizierten Schaltungsanordnung
angeordnet sind, wobei in komplexen Schaltungen der Feldeffekttransistor
ein vorherrschendes Schaltungselement repräsentiert. Im Allgemeinen werden
eine Vielzahl von Prozesstechnologien aktuell eingesetzt, wobei
für komplexe
Schaltungen auf Grundlage von Feldeffekttransistoren, etwa Mikroprozessoren,
Speicherchips und dergleichen, die CMOS-Technologie aktuell eine
der viel versprechendsten Vorgehensweisen aufgrund der guten Eigenschaften
im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme
und/oder Kosteneffizienz ist. Während
der Herstellung komplexer integrierter Schaltungen unter Anwendung
der CMOS-Technologie werden Millionen komplementärer Transistoren, d. h. n-Kanaltransistoren
und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine
kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor
enthält,
unabhängig davon,
ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird,
sogenannte pn-Übergänge, die durch
eine Grenzfläche
stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach
dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet
und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d.
h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode
gesteuert, die über
dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht
getrennt ist. Die Leitfähigkeit
des Kanalgebiets beim Aufbau eines leitenden Kanals aufgrund des
Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von
der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene
Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem
Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch
als Kanallänge
bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit,
rasch einen leitenden Kanal unter der isolierenden Schicht beim
Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die
Leitfähigkeit
des Kanalgebiets im Wesentlichen das Leistungsverhalten von MOS-Transistoren. Damit
wird die Verringerung der Kanallänge – und damit
verknüpft
die Verringerung des Kanalwiderstands – ein wesentliches Entwurfskriterium
zum Erreichen eines Zuwachses der Arbeitsgeschwindigkeit integrierter
Schaltungen.
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Die
Reduzierung der Transistorabmessungen zieht jedoch eine Reihe damit
verknüpfter
Probleme nach sich, die es zu lösen
gilt, um nicht in unerwünschter
Weise die Vorteile aufzuheben, die durch das stetige Verringern
der Signallänge
von MOS-Transistoren gewonnen wurden. Ein Problem, das mit geringeren
Gatelängen
verknüpft
ist, ist das Auftreten sogenannter Kurzkanaleffekte, die zu einer reduzierten
Steuerbarkeit der Kanalleitfähigkeit
führen.
Kurzkanaleffekten kann mittels gewisser Entwurfstechniken begegnet
werden, wovon einige jedoch mit einer Verringerung der Kanalleitfähigkeit einhergehen,
wodurch die Vorteile teilweise aufgehoben werden, wie durch die
Reduzierung der kritischen Abmessungen gewonnen werden.
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Angesichts
dieser Situation wurde vorgeschlagen, das Leistungsverhalten der
Transistorelemente nicht durch Verringern der Transistorabmessungen
zu verbessern, sondern auch durch Erhöhen der Ladungsträgerbeweglichkeit
in dem Kanalgebiet für
eine vorgegebene Kanallänge,
wodurch der Durchlassstrom und damit das Transistorleistungsverhalten
angehoben werden. Beispielsweise kann die Gitterstruktur in dem
Kanalgebiet modifiziert werden, indem beispielsweise eine Zugverformung
oder eine kompressive Verformung darin erzeugt wird, was zu einer
modifizierten Beweglichkeit für
Elektronen bzw. Löcher
führt.
Beispielsweise erhöht
das Erzeugen einer Zugverformung in dem Kanalgebiet einer Siliziumschicht
mit einer standardmäßigen Kristallkonfiguration
die Beweglichkeit von Elektronen, was sich wiederum direkt in einem
entsprechenden Anstieg der Leitfähigkeit
von n-Transistoren ausdrückt.
Andererseits kann eine kompressive Verformung in dem Kanalgebiet
die Beweglichkeit von Löchern
erhöhen,
wodurch die Möglichkeit
geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern.
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Ein
effizienter Ansatz in dieser Hinsicht ist eine Technik, die das
Erzeugen gewünschter
Verspannungsbedingungen in dem Kanalgebiet unterschiedlicher Transistorelemente
ermöglicht,
indem die Verspannungseigenschaften eines dielektrischen Schichtstapels
eingestellt werden, der über
der Transistorbasisstruktur gebildet ist. Der dielektrische Schichtstapel
enthält
typischerweise eine oder mehrere dielektrische Schichten, die nahe
an dem Transistor angeordnet sind und die auch zum Steuern eines
entsprechenden Ätzprozesses
verwendet werden können,
um damit Kontaktöffnungen
zu den Gate-, Drain- und Sourceanschlüssen zu schaffen. Daher kann
eine effektive Steuerung der mechanischen Verspannung in den Kanalgebieten,
d. h. eine effektive Verspannungstechnologie, erreicht werden, indem
individuell die interne Verspannung dieser Schichten eingestellt
wird, die auch als Kontaktätzstoppschichten
bezeichnet werden, und indem eine Kontaktätzstoppschicht mit einer inneren
kompressiven Verspannung über
einem p-Kanaltransistor angeordnet wird, während eine Kontaktätzstoppschicht mit
einer internen Zugverformung über
einem n-Kanaltransistor angeordnet wird, wodurch in den jeweiligen
Kanalgebieten eine kompressive Verformung bzw. eine Zugverformung
erzeugt wird.
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Typischerweise
ist die Kontaktätzstoppschicht
durch plasmaunterstützte
chemische Dampfabscheideprozesse (PECVD) über dem Transistor gebildet,
d. h. über
der Gatestruktur und den Drain- und Sourcegebieten, wobei beispielsweise
Siliziumnitrid aufgrund seiner hohen Ätzselektivität in Bezug auf
Siliziumdioxid, das ein gut etabliertes Zwischenschichtmaterial
ist, eingesetzt wird. Des Weiteren kann PECVD-Siliziumnitrid mit
einer hohen inneren Spannung von beispielsweise bis zu 2 Giga Pascal (GPa)
oder deutlich höher
an kompressiven Verspannung und bis zu 1 GPa und deutlich höher an Zugverspannung
abgeschieden werden, wobei die Art und die Größe der inneren Verspannung
effizient durch Auswahl geeigneter Abscheideparameter eingestellt werden
können.
Beispielsweise sind der Ionenbeschuss, der Abscheidedruck in der
Kammer, die Substrattemperatur, die Gasdurchflussraten und dergleichen
entsprechende Parameter, die zum Einstellen der gewünschten
inneren Verspannung anwendbar sind.
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Während der
Herstellung zweier Arten verspannter Schichten weisen konventionelle
Techniken eine geringere Effizienz und einen erhöhten Ausbeuteverlust auf, wenn
Bauteilabmessungen zunehmend reduziert werden, etwa wenn die 90
nm-Technologie und noch weiter fortgeschrittene Technologielösungen verwendet
werden, aufgrund der begrenzten konformen Abscheidefähigkeiten
des beteiligten Abscheideprozesses, was zu entsprechenden Prozessungleichmäßigkeiten
während
der nachfolgenden Prozessschritte für das Strukturieren der verspannten
Schicht und das Bilden von Kontaktöffnungen führen kann, wie dies detaillierter
mit Bezug zu den 1a bis 1c erläutert ist.
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1a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 in
einer gewissen Fertigungsphase zur Herstellung von verspannungsinduzierenden
Schichten über
einem ersten Bauteilbereich 120a und einem zweiten Bauteilbereich 120b.
Der erste und der zweite Bauteilbereich 120a, 120b,
die typischerweise entsprechende Transistorelemente bilden, können über einem
Substrat 101 ausgebildet sein, das eine Halbleiterschicht 102 aufweist,
etwa eine siliziumbasierte Schicht, die von dem Substrat 101 durch
eine geeignete vergrabene isolierende Schicht getrennt ist, wenn
eine SOI (Silizium-auf-Isolator)-Konfiguration
betrachtet wird. In dem gezeigten Beispiel weisen der erste und
der zweite Bauteilbereich 120a, 120b mehrere Transistorelemente
mit einem lateralen Abstand entsprechend den Entwurfsrichtlinien
der betrachteten Technologie auf. Die Transistoren in dem ersten
und dem zweiten Bauteilbereich 120a, 120b weisen
eine Gateelektrode 121 auf, die auf entsprechenden Gateisolationsschichten 123 gebildet
sind, die wiederum die Gateelektrode 121 von einem entsprechenden
Kanalgebiet 124 trennt, das lateral zwischen jeweiligen Drain-
und Sourcegebieten 125 angeordnet ist. Des Weiteren ist
eine Seitenwandabstandshalterstruktur 122 an Seitenwänden der
Gateelektrode 121 ausgebildet. Typischerweise sind Metallsilizidgebiete
(nicht gezeigt) in den Drain- und Sourcegebieten 125 und der
Gateelektroden 121 vorgesehen, um die Leitfähigkeit
dieser Bereiche zu verbessern. Das Halbleiterbauelement 100 repräsentiert
ein modernes Bauelement, in welchem kritische Abmessungen, etwa
die Gatelänge,
d. h. in 1a die horizontale Abmessung
der Gateelektroden 121, ungefähr 50 Nanometer oder deutlich
weniger beträgt.
Folglich ist auch ein Abstand zwischen entsprechenden Transistorelementen,
d. h. der laterale Abstand zwischen benachbarten Seitenabstandshalterstrukturen 122 der
dicht beieinander liegenden Transistorelemente ungefähr 100 Nanometer
oder weniger, wobei abhängig
von der Bauteilkonfiguration in dichten Bauteilbereichen mehrere
dicht beabstandete Schaltungselemente vorgesehen sind.
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Es
sollte beachtet werden, dass das erste und das zweite Bauteilgebiet 120a, 120b durch
eine geeignete Isolationsstruktur (nicht gezeigt) getrennt sind,
falls dies erforderlich ist. Des Weiteren ist der in 1a gezeigten
Fertigungsphase eine Silziumnitridschicht 130 mit einer
hohen inneren Verspannung über
dem ersten und dem zweiten Bauteilbereich 120a, 120b ausgebildet,
woran sich eine Ätzindikatorschicht 131 aus
Siliziumdioxid anschließt.
Es sollte beachtet werden, dass bei Bedarf eine Ätzstoppschicht, etwa eine Siliziumdioxidschicht
mit geeigneter Dicke und Dichte, zwischen der Siliziumnitridschicht 130 und
den jeweiligen Transistorelementen in dem ersten und dem zweiten
Bauteilbereich 120a, 120b vorgesehen ist.
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Wie
aus 1a deutlich wird, definiert aufgrund des geringen
Abstands zwischen benachbarten Transistorelementen die Siliziumnitridschicht 130 eine
entsprechende Oberflächen topografie,
in der sich verjüngende
Vertiefungen, die auch als Säume 132 bezeichnet
sind, zwischen den dicht liegenden Transistorelementen gebildet
sind, da der Abstand zwischen den Transistorelementen in der Größenordnung
der zweifachen Schichtdicke der Siliziumnitridschicht 130 liegt,
das in Kombination mit dem begrenzten konformen Füllverhalten
zu entsprechenden Defekten, etwa Hohlräumen 132a, und dergleichen
führen
kann.
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Des
Weiteren umfasst in dieser Fertigungsphase das Halbleiterbauelement 100 eine
Lackmaske 103, die den ersten Bauteilbereich 120a freilässt, während der
zweite Bauteilbereich 120b abgedeckt ist. In diesem Falle
sei angenommen, dass die innere Verspannung der Siliziumnitridschicht 130 in
geeigneter Weise so gewählt
ist, dass das Transistorverhalten in dem zweiten Bauteilbereich 120b verbessert
wird, der beispielsweise einen n-Kanaltransistor zeigt, der eine
hohe Zugverspannung in der Schicht 130 erfordert.
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Ein
typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100,
wie es in 1a gezeigt ist, umfasst die
folgenden Prozesse. Die Gateelektroden 121 und die Gateisolationsschichten 123 können gebildet
und strukturiert werden, auf der Grundlage gut etablierter Prozesstechniken,
wozu moderne Fotolithografie-, Abscheide-, Oxidations- und Ätztechniken
gehören.
Danach werden die Drain- und Sourcegebiete 125 in Verbindung
mit den Seitenwandabstandshalterstrukturen 122 auf der Grundlage
gut etablierter Abscheideprozesse, anisotroper Ätzprozesse und Implantationssequenzen
gebildet, um damit das gewünschte
vertikale und laterale Dotierstoffprofil zu erzeugen. Danach werden
entsprechende Silizidgebiete gebildet, falls dies erforderlich ist,
was auf der Grundlage gut etablierter Techniken erfolgt. Als Nächstes wird
bei Bedarf eine entsprechende Siliziumdioxid-Ätzstoppschicht gebildet, woran
sich das Abscheiden der Siliziumnitridschicht 130 anschließt. Während des
Abscheidens des Siliziumnitridmaterials werden entsprechende Prozessparameter,
etwa die Zusammensetzung von Trägergasen
und reaktiven Gasen, die Substrattemperatur, der Abscheidedruck
und insbesondere der Ionenbeschuss während des Abscheidens einen deutlichen
Einfluss auf die schließlich
erreichte innere Verspannung des Materials nach dem Abscheiden im
Hinblick auf die darunter liegenden Materialien ausüben. Wenn
beispielsweise die Schicht 130 mit hoher innerer Zugverspannung
bis zu 1 GPa oder deutlich höher
abgeschieden wird, kann der Ionenbeschuss reduziert werden, beispielsweise,
indem die Abscheideatmosphäre
mit einem geringen Pegel an RF-(Hochfrequenz)Leistung eingerichtet
wird, um damit die gewünschte
Zugverspannungseigenschaft des abgeschiedenen Materials zu erreichen.
Jedoch führt
der moderat geringe RF-Pegel
zu einer geringeren Oberflächendiffusion
der reaktiven Sorte in der Abscheideumge bung, wodurch das konforme
Verhalten beeinträchtigt
wird. Aufgrund des weniger ausgeprägten konformen Verhaltens des
Siliziumnitridabscheideprozesses oberhalb einer gewissen Schichtdicke
und bei erhöhten
Aspektverhältnissen,
wie sie bei sehr größenreduzierten
Bauelementen auftreten können
aufgrund des geringen Abstands zwischen benachbarten Transistorelementen
bei moderat dimensionierten Gatehöhen in dicht gepackten Bauteilbereichen,
wie dies gezeigt ist, kann sich das Siliziumnitridmaterial in der
lateralen Wachstumsrichtung zwischen dicht liegenden Transistorelementen
verbinden, wodurch die entsprechenden Säume 121 oder die jeweiligen Überhänge bilden,
worauf sich der Hohlraum 132a ergibt. Somit führen bei
der nachfolgenden Abscheidung der Siliziumdioxidschicht 132 die
lokalen Abscheidebedingungen an dem Saum 121 zu einer Ungleichmäßigkeit
der Schichtdicke, wodurch entsprechende Ätzungleichmäßigkeiten in einem Kontaktätzprozess
auftreten, der in einer späteren
Phase ausgeführt
wird.
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Nach
dem Abscheiden der Siliziumdioxidschicht 132 wird die Lackmaske 103 auf
der Grundlage gut etablierter Fotolithografietechniken hergestellt.
Als Nächstes
wird ein geeignet gestalteter Ätzprozess
ausgeführt,
um einen Teil der Schichten 130 und 131 von dem
ersten Bauteilbereich 120a zu entfernen. Während des
entsprechenden Ätzprozesses wird
das Siliziumdioxidmaterial der Schicht 131 zuerst entfernt,
woran sich ein selektiver Ätzprozess zum
Entfernen des Materials der Siliziumnitridschicht 130 anschließt, wobei
der entsprechende Ätzprozess auf
der Grundlage einer Ätzstoppschicht
bei Bedarf gesteuert wird. Aufgrund der deutlich erhöhten Schichtdicke
der Siliziumdioxidschicht 131 an dem Saum 132 wird
das Material unter Umständen
nicht vollständig
während
des Ätzprozesses
entfernt, wenn die Schicht 131 abgetragen wird, wodurch
die selektive Ätzchemie
während
des nachfolgenden Ätzprozesses
zum Entfernen des freigelegten Bereichs der Siliziumnitridschicht 130 deutlich
blockiert wird.
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Folglich
können
entsprechende Materialreste zwischen den Transistoren in dem ersten
Bauteilbereich 120a verbleiben, die zu jeweiligen Ungleichmäßigkeiten
während
der weiteren Bearbeitung führen
können,
beispielsweise während
des Abscheidens einer weiteren dielektrischen Schicht mit hoher innerer
Verspannung, die ausgewählt
ist, um das Transistorverhalten der Transistoren in dem ersten Bauteilbereich 120a zu
verbessern.
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1b zeigt
schematisch das Halbleiterbauelement 100 in einer weiter
fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine zweite
dielektrische Schicht 140, beispielsweise mit einer kompressiven
Verspannung, über
dem ersten und dem zweiten Bauteilbereich 120a, 120b ausgebildet.
Folglich wird aufgrund der Materialreste 132, die zuvor
während
des Ent fernens der zugverspannenden Schicht 130 erzeugt
wurden, der entsprechende Verspannungsübertragungsmechanismus beeinträchtigt,
wobei zusätzlich
die Reste 132 für
entsprechende Ätzungleichmäßigkeiten
in dem nachfolgenden Strukturierungsprozess zur Herstellung jeweiliger Kontaktöffnungen
sorgen. In ähnlicher
Weise kann auch der Hohlraum 132a in dem zweiten Bauteilgebiet 120b zu
einem reduzierten Verspannungstransfermechanismus beitragen, und
es kann sich auch eine beeinträchtigte Ätzgleichmäßigkeit
während
der nachfolgenden Bearbeitung ergeben.
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Folglich
erfordern bei einer weiteren Größenreduzierung
der Bauelemente die entsprechenden Beschränkungen der Abscheideprozesse
für dielektrische
Materialien mit hoher innerer Verspannung insbesondere für zugverspanntes
Siliziumnitrid unter Umständen
eine deutliche Verringerung der Schichtdicke, um dem erhöhten Aspektverhältnis Rechnung zu
tragen, das in anspruchsvollen Bauteilgeometrien auftritt. Jedoch
wird in diesem Fall die entsprechende Verformung, die durch die
verspannten dielektrischen Materialien hervorgerufen wird, ebenfalls
deutlich reduziert, wodurch das Transistorleistungsverhalten insbesondere
von n-Kanaltransistoren, reduziert wird.
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Die
vorliegende Offenbarung betrifft somit diverse Verfahren und Bauelemente,
die einige oder alle der zuvor genannten Probleme lösen oder
zumindest reduzieren.
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ÜBERBLICK ÜBER DIE OFFENBARUNG
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Im
Allgemeinen betrifft der hierin offenbarte Gegenstand die Problematik
einer reduzierten Effizienz von verformungsinduzierenden Mechanismen
in modernen Transistorelementen und/oder entsprechende Ungleichmäßigkeiten
während
des Strukturierens von Kontaktöffnungen,
wobei dazu eine Technik bereitgestellt wird, in der ein im Wesentliches
konformes Abscheideverhalten durch geeignetes Auswählen der
Dicke des stark verspannten Materials eingesetzt wird, wodurch die
Wahrscheinlichkeit des Erzeugens von Hohlräumen oder Säumen während des Abscheidens des stark
verspannten dielektrischen Materials deutlich verringert wird. Ferner
kann die ausgeprägte
Oberflächentopografie
der sich ergebenden Struktur verringert werden, indem ein Puffermaterial
abgeschieden wird, das mit einem deutlich geringeren inneren Verspannungspegel
im Vergleich zu den eigentlichen verspannungsreduzierenden Materialien
gebildet wird, wodurch eine erhöhte Flexibilität bei der
Auswahl geeigneter Abscheidetechniken und Parameter geschaffen wird,
um damit ein verbessertes Spaltungsverhalten der Abscheidetechnik
zu erreichen. Folglich kann durch das Bereitstellen des Puffermaterials
die zuvor geschaffene Oberflächentopografie
deutlich reduziert werden und es kann eine Oberflächengeometrie
geschaffen werden, die eine weitere weniger kritische Abscheidung eines
stark verspannten dielektrischen Materials ermöglicht. Auf diese Weise wird
ein "Dublett" aus stark verspannten
dielektrischen Materialschichten mit einem dazwischen liegenden
Puffermaterial geschaffen, was daher zu insgesamt einer Zunahme
des verspannten dielektrischen Materials in der Nähe der entsprechenden
Transistorelemente führt,
während dennoch
die Wahrscheinlichkeit des Erzeugens von Ungleichmäßigkeiten
während
der weiteren Bearbeitung verringert wird. Folglich kann bei einer
weiteren Größenreduzierung
der Bauteilelemente, in der der Abstand zwischen benachbarten Gateelektrodenstrukturen
in dicht gepackten Bauteilgebieten verringert wird, das Spaltenfüllvermögen der
beteiligten Abscheideprozesse berücksichtigt werden, indem die
beiden stark verspannten dielektrischen Schichten in einer sehr
konformen Weise gebildet werden, wobei dennoch insgesamt eine Zunahme
der Menge des verspannten dielektrischen Materials erreicht wird,
das in der Nähe
des interessierenden Transistors angeordnet werden kann. Beispielsweise
kann die signifikante Beschränkung
eines zugverspannten dielektrischen Materials, das auf der Grundlage
eines plasmaverstärkten
CVD-Siliziumnitirids
hergestellt wird, durch die Lösung
mit einem Dublett aus Verspannungsschichten entschärft werden,
was zu einem deutlichen Leistungszuwachs für n-Kanaltransistoren führt, selbst
für Technologiestandards,
die den 65 Nanometer-Technologiestandards und darunter entsprechen.
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Ein
anschauliches Verfahren, das hierin offenbart ist, umfasst das konforme
Bilden einer ersten verspannungsinduzierenden Schicht über mehreren Transistoren,
die über
einem Substrat gebildet sind, wobei die erste verspannungsinduzierende
Schicht eine erste Art an Verspannung erzeugt. Das Verfahren umfasst
ferner das Bilden einer ersten dielektrischen Schicht über der
ersten verspannungsinduzierenden Schicht, wobei die erste dielektrische
Schicht einen internen Verspannungspegel aufweist, der kleiner ist
als ein Verspannungspegel der ersten verspannungsinduzierenden Schicht.
Des Weiteren wird eine zweite verspannungsinduzierende Schicht über der
ersten dielektrischen Schicht gebildet und diese erzeugt die erste
Art an Verspannung. Schließlich umfasst
das Verfahren das Bilden einer zweiten dielektrischen Schicht über der
zweiten verspannungsinduzierenden Schicht.
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Ein
weiteres anschauliches hierin offenbartes Verfahren umfasst das
Bilden einer ersten verspannungsinduzierenden dielektrischen Schicht über mehreren
Transistoren in einer im Wesentlichen konformen Weise unter Anwendung
einer ersten Abscheidetechnik. Das Verfahren umfasst zusätzlich das
Bilden eines Puffermaterials über
der ersten verspannungs induzierenden Schicht unter Anwendung einer
zweiten Abscheidetechnik mit einem besseren Spaltenfüllvermögen im Vergleich
zu der ersten Abscheidetechnik. Das Verfahren umfasst ferner das Bilden
einer zweiten verspannungsinduzierenden dielektrischen Schicht über dem
Puffermaterial, wobei die erste und die zweite verspannungsinduzierende Schicht
die gleiche Art an Verspannung erzeugen. Schließlich umfasst das Verfahren
das Bilden eines dielektrischen Materials über der zweiten verspannungsinduzierenden
dielektrischen Schicht, um einen dielektrischen Zwischenschichtspeicher
zu bilden.
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Ein
anschauliches hierin offenbartes Halbleiterbauelement umfasst einen
dielektrischen Zwischenschichtstapel, der über mehreren Transistoren gebildet
ist. Der dielektrische Zwischenschichtstapel umfasst eine erste
verspannungsinduzierende Schicht, die am nächsten zu den mehreren Transistoren
angeordnet ist, ein Puffermaterial, das über der ersten verspannungsinduzierenden
Schicht gebildet ist, und eine zweite verspannungsinduzierende Schicht,
die über
dem Puffermaterial ausgebildet ist. Des Weiteren umfasst der Schichtstapel
ein abschließendes
dielektrisches Material, wobei die erste und die zweite verspannungsinduzierende
Schicht in dem dielektrischen Zwischenschichtstapel die gleiche
Art an Verspannung hervorrufen.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Weitere
Ausführungsformen
der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert
und gehen deutlich aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird,
in denen:
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1A und 1B schematisch
Querschnittsansichten eines Halbleiterbauelements während diverser
Fertigungsphasen bei der Herstellung unterschiedlich verspannter
Kontaktätzstoppschichten
zeigen, wobei das Halbleiterbauelement dicht liegende Transistorelemente
gemäß konventioneller Verfahren
enthält;
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2A bis 2G schematisch
Querschnittsansicht eines Halbleiterbauelements mit mehreren dicht
gepackten Transistorelementen in diversen Fertigungsphasen zur Herstellung
eines stark verspannten dielektrischen Materials, etwa eine zugverspannten
dielektrischen Materials, in einer "Dublett"-Konfiguration mit einem dazwischen
liegenden Puffermaterial gemäß anschaulicher
Ausführungsformen
zeigen;
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3A und 3B schematisch
Querschnittsansichten eines Halbleiterbauelements mit Transistorelementen
unterschiedlicher Art zeigen, über
denen verspannte dielektrische Materialien unterschiedlicher Art
an innerer Verspannung gebildet sind, wobei eine Dublett-Konfiguration über n-Kanaltransistoren
zur Verbesserung des Transistorverhaltens gemäß weiterer anschaulicher Ausführungsformen
vorgesehen ist; und
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4A und 4B schematisch
Querschnittsansichten eines Halbleiterbauelements während diverser
Fertigungsphasen zeigen, wobei unterschiedliche Transistorarten
eine Dublett-Konfiguration noch weiterer anschaulichen Ausführungsformen erhalten.
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DETAILLIERTE BESCHREIBUNG
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Obwohl
die vorliegende Offenbarung mit Bezug zu den Ausführungsformen
beschrieben ist, wie sie in der folgenden detaillierten Beschreibung
sowie den Zeichnungen dargestellt sind, sollte beachtet werden,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Offenbarung auf die speziellen
anschaulichen offenbarten Ausführungsformen
einzuschränken,
sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich
beispielhaft die diversen Aspekte der vorliegenden Offenbarung dar, deren
Schutzbereich durch die angefügten
Patentansprüche
definiert ist.
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Im
Allgemeinen betrifft der hierin offenbarte Gegenstand Verfahren
und Halbleiterbauelemente auf der Grundlage einer "Dublett"-Konfiguration in der
Kontaktstruktur, in der das Verhalten von mindestens einer Art von
Transistoren verbessert werden kann, indem ein stark verspanntes
dielektrisches Material auf separate Schichten aufgeteilt wird,
wovon jede eine im Wesentlichen konforme Konfiguration besitzt.
Zu diesem Zweck wird nach dem Abscheiden des ersten konformen verspannungsinduzierenden Materials
ein Puffermaterial aufgebracht, etwa ein dielektrisches Material,
wie es für
gewöhnlich
als dielektrisches Zwischenschichtmaterial eingesetzt wird, beispielsweise
in Form von Siliziumdioxid, und dergleichen, auf der Grundlage einer
Abscheidetechnik abgeschieden, die für ein verbessertes Spaltenfüllverhalten
sorgt, wodurch die gesamte Oberflächentopografie reduziert wird.
In einem nachfolgenden Abscheideschritt wird ein weiteres stark
verspanntes dielektrisches Material abgeschieden in einer im Wesentlichen
konformen Weise, wie dies kompatibel ist mit den Abscheidefähigkeiten
des betrachteten Abscheideprozesses und der Bauteilgeometrie, wie
sie nach vorhergehender Abscheidung des Puffermaterials geschaffen
wird.
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Folglich
kann während
beider Abscheideschritte zur Herstellung des stark verspannten dielektrischen
Materials eine reduzierte Wahrscheinlichkeit zum Erzeugen von Unregelmäßigkeiten
erreicht werden, etwa von Hohlräumen
oder Säumen,
wodurch die Skalierbarkeit durch die Dublett-Konfiguration verbessert
wird, wobei dennoch eine große
Menge an stark verspanntem dielektrischen Material in der Nähe der betrachteten
Transistorelemente vorgesehen werden kann.
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Beispielsweise
können
die Beschränkungen eines
Abscheideprozesses zur Herstellung eines stark zugverspannten Siliziumnitridmaterials
eingehalten werden, indem eine geeignete Dicke des ersten verspannten
dielektrischen Materials gemäß der Gesamtbauteilgeometrie
ausgewählt
wird, wobei die nachfolgende Abscheidung des Puffermaterials auf der
Grundlage einer Technik mit besserem Spaltfüllvermögen für eine weniger ausgeprägte Oberflächentopografie
sorgt oder diese zumindest eine ähnliche
Oberflächentopografie
beibehält,
wie sie in dem ersten Abscheideschritt angetroffen wird, durch das Abscheiden
eines weiteren dielektrischen Materials mit einer geringeren Wahrscheinlichkeit
zum Erzeugen von Hohlräumen
und Säumen
möglich
ist. Somit kann ein deutlicher Leistungszuwachs für n-Kanaltransistoren
erreicht werden, da die Gesamtmenge des stark verspannten Materials
in der Nähe
der Transistoren im Vergleich von konventionellen dualen Verspannungsschichtlösungen erhöht werden kann,
in denen eine geringere Schichtdicke verwendet werden muss, sofern
nicht das Risiko einer unerwünschten
Zunahme der Ausbeuteverluste aufgrund von Unregelmäßigkeiten,
etwa von Hohlräumen
und Säumen,
entstehen soll.
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Obwohl
die Dublett-Konfiguration äußerst vorteilhaft
im Hinblick auf das Verbessern der Leistungsfähigkeit von n-Kanaltransistoren
ist, kann die entsprechende Technik auch auf p-Kanaltransistoren angewendet
werden, wenn ein kompressives dielektrisches Material erforderlich
ist. Des Weiteren wird in einigen hierin offenbarten Aspekten ein
hohes Maß an
Kompatibilität
mit konventionellen Integrationsschemata zur Herstellung dielektrischer
Zwischenschichtstapel erreicht, indem das Puffermaterial auf der
Grundlage einer Abscheidetechnik gebildet wird, etwa auf der Grundlage
eines chemisch aktivierten CVD-Prozesses zur Herstellung eines Siliziumdioxidmaterials
unter Anwendung von TEOS, was eine gut etablierte Abscheidetechnik
ist.
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Folglich
kann auf der Grundlage der hierin offenbarten Prinzipien die Menge
an verspanntem Material im Vergleich zu konventionellen dualen Verspannungsschichtlösungen erhöht werden,
ohne dass im Wesentlichen die Ausbeute beeinträchtigt wird, aufgrund der reduzierten
Oberflächentopografie,
die durch das Pufferzwischenmaterial geschaffen wird. So mit kann
der hierin offenbarte Gegenstand vorteilhaft auf stark größenreduzierte
Halbleiterbauelemente mit Transistorelementen mit einer Gatelänge von
50 Nanometer und weniger angewendet werden.
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Mit
Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche
Ausführungsformen
detaillierter beschrieben.
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2A zeigt
schematisch ein Halbleiterbauelement 200 mit einem Substrat 201,
auf dem eine Halbleiterschicht 202 ausgebildet ist. Das
Substrat 201 repräsentiert
ein beliebiges geeignetes Trägermaterial,
um darauf die Halbleiterschicht 202 zu bilden, die einen
deutlichen Anteil an Silizium aufweisen kann, möglicherweise in Verbindung
mit anderen Komponenten, etwa Germanium, Kohlenstoff, Zinn und dergleichen,
wenn beispielsweise eingebettete verformungsinduzierende Mechanismen
betrachtet werden. Abhängig
von den Bauteilerfordernissen kann das Substrat 201 in
Verbindung mit der Halbleiterschicht 202 auch eine SOI-(Halbleiter-auf-Isolator-)Konfiguration
bilden, wobei eine "vergrabene" isolierende Materialschicht
unter der Halbleiterschicht 202 gebildet ist. In anderen
Fällen
repräsentiert
das Substrat 201 ein im Wesentliches kristallines Halbleitermaterial,
wobei die Halbleiterschicht 202 einen oberen Bereich davon
repräsentiert,
um damit eine "Vollsubstrat"-Konfiguration zu
bilden. Es sollte doch beachtet werden, dass eine Mischung aus einer SOI-Konfiguration
und einer Vollsubstratkonfiguration in dem Halbleiterbauelement 200 in
Abhängigkeit von
den Gesamtbauteilerfordernissen vorgesehen werden kann.
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Das
Halbleiterbauelement 200 umfasst ferner mehrere Transistorelemente 220,
die "dicht gepackte" Transistorelemente
repräsentieren,
wobei ein Abstand zwischen benachbarten Transistorelementen vergleichbar
oder kleiner ist als die Gesamttransistorabmessungen, zumindest
in einer lateralen Abmessung. In der gezeigten Ausführungsform
umfassen die Transistorelemente 220 eine Gateelektrodenstruktur 221,
die aus einem geeigneten leitenden Material, etwa Polysilizium,
möglicherweise
in Verbindung mit Metallsilizid, oder aus anderen geeigneten Materialien,
die einen mehr oder weniger großen Anteil
an Metall aufweisen, und dergleichen aufgebaut ist. Die Gateelektrodenstrukturen 221 sind
von einem Kanalgebiet 224 durch eine Gateisolationsschicht 223 getrennt,
die ein geeignetes Material aufweist, etwa Siliziumdioxid, Siliziumoxidnitrid,
dielektrische Materialien mit großem ε und dergleichen. Ferner sind
die Drain- und Sourcegebiete 225 in der Halbleiterschicht 202 gebildet,
um damit entsprechende PN-Übergänge mit
dem Kanalgebiet 224 zu bilden. Des Weiteren umfasst die
Gateelektrodenstruktur 221 eine Abstandshalterstruktur 222,
die eine geeignete Breite aufweisen kann, abhängig von den Gesamtprozess-
und Bauteilerforder nissen. Beispielsweise enthält die Abstandshalterstruktur 222 Materialien,
etwa Siliziumdioxid und/oder Siliziumnitrid und dergleichen. Es
sollte beachtet werden, dass in anderen anschaulichen Ausführungsformen
(nicht gezeigt) die Abstandshalterstruktur 222 mit einer deutlich
geringeren Breite vorgesehen ist oder mit einer im Wesentlichen
konformen Konfiguration ausgebildet ist, um damit das Anordnen von
stark verspanntem Material benachbart zu dem Kanalgebiet 224 zu
ermöglichen.
Es sollte beachtet werden, dass in der Querschnittsansicht aus 2A die
horizontale laterale Abmessung der Transistorlängenrichtung entspricht. Somit
ist die Gatelänge
der Gateelektrodenstruktur 221 im Wesentlichen durch die
horizontale Abmessung der Gateelektrode 221 bestimmt, die im
Wesentlichen auch die Kanallänge
des Kanals 224 festlegt. In anspruchsvollen Anwendungen
beträgt
die Länge
der Gateelektrodenstruktur 221 ungefähr 50 Nanometer oder weniger,
so dass ein entsprechender lateraler Abstand zwischen benachbarten
Gateelektrodenstrukturen einschließlich der Abstandshalterstrukturen 222 100
Nanometer oder weniger in dicht gepackten Bauteilgebieten betragen kann,
in denen viele Gateelektrodenstrukturen parallel angeordnet sind.
-
Folglich
wird eine gewisse Oberflächentopografie
durch die Transistoren 220 definiert, über der eine stark verspannte
dielektrische Schicht 230 ausgebildet ist, die in einer
im Wesentlichen konformen Konfiguration vorgesehen ist. Das heißt, die
stark verspannte dielektrische Schicht 230 besitzt eine
im Wesentlichen gleichmäßige Schichtdicke,
unabhängig
davon, ob die Dicke an im Wesentlichen horizontalen Bereichen oder
im Wesentlichen vertikalen Bereichen gemessen wird. Beispielsweise
kann eine Dicke 230T der Schicht 230 an der Oberseite
der Gateelektroden 221 genommen werden und diese Dicke 230T ist
ungefähr
die gleiche einer beliebigen Position in und benachbart zu dem Transistor 220.
Es sollte beachtet werden, dass "ungefähr" in diesem Sinne zu
verstehen ist, dass ein Bereich entsprechend von ±10 bis
15% des Wertes 230T, wie er an der Oberseite der Gateelektrode 221 bestimmt
wird, angewendet. In einigen anschaulichen Ausführungen umfasst die Schicht 230 ein
zugverspanntes dielektrisches Material mit einem internen Verspannungspegel
von ungefähr
einem GPa und höher,
um damit eine gewisse Zugverspannung auf die Transistoren 220 auszuüben, wodurch
schließlich
eine entsprechende Verformung in den Kanalgebieten 224 erreicht
wird. Wie zuvor angemerkt ist, führt
in einer standardmäßigen Kristallkonfiguration
eines siliziumbasierten Halbleitermaterials eine entsprechende Zugverformung
in dem Kanalgebiet 224 zu einer erhöhten Elektronenbeweglichkeit,
wodurch ein verbessertes Transistorleistungsverhalten für n-Kanaltransistoren erreicht
wird.
-
Das
in 2A gezeigte Halbleiterbauelement 200 kann
auf der Grundlage im Wesentlichen der gleiche Prozesstechniken hergestellt
werden, wie sie zuvor mit Bezug zu dem Bauelement 100 beschrieben
sind. Das heißt,
die Transistoren 220 werden auf der Grundlage etablierter
Techniken gemäß den entsprechenden
Entwurfregeln gebildet, was zu einer spezifizierten Gatelänge und
einem entsprechenden Abstand zwischen benachbarten Transistoren
führt.
Nach dem Herstellen der Transistoren 220 wird das dielektrische
Material 230 auf der Grundlage einer geeigneten Abscheidetechnik
aufgebracht, etwa einem plasmaunterstützten CVD-Prozess, in welchem
Siliziumnitridmaterial auf der Grundlage gut etablierter Rezepte
abgeschieden wird. Wie zuvor erläutert
ist, führt
während
der Abscheidung der Schicht 230 mit einer hohen inneren
Verspannung eine reduzierte RF-Leistung zu einer geringeren Oberflächendiffusion,
der reaktiven Komponenten, so dass lediglich moderat geringe Spaltenfülleigenschaften
erreicht werden. Somit wird die Dicke 230T so gewählt, dass
ein im Wesentlichen konformes Abscheideverhalten erhalten wird,
wodurch das Verbinden des Materials der Schicht 230 zwischen
zwei benachbarten Transistoren 220 im Wesentlichen vermieden
wird, was ansonsten zu Hohlräumen
oder Säumen
führen
könnte,
wie dies zuvor erläutert
ist. Somit wird für
einen vorgegebenen Satz aus Prozessparametern, der so gewählt ist,
dass gewünschte hohe
innere Verspannungspegel erreicht werden, die Dicke 230T gemäß den Entwurfsregeln
so gewählt, dass
ein im Wesentlichen konformes Abscheideverfahren erreicht wird.
Zum Beispiel wird für
einen Abstand zwischen benachbarten Transistoren 220 von ungefähr 200 Nanometer
die Dicke 230T auf ungefähr 100 Nanometer oder weniger
festgelegt, und damit die Wahrscheinlichkeit des Erzeugens durch
die Abscheidung hervorgerufenen Unregelmäßigkeiten zu verringern. Beispielsweise
wird die Dicke 230T auf ungefähr 80 Nanometer oder weniger
für Gateelektrodenstrukturen 221 mit
einer Länge
von ungefähr 50
Nanometer festgelegt. Für
stärker
skalierte Transistorelemente werden geeignet angepasste Werte für die Dicke 230T ausgewählt, beispielsweise
ungefähr
60 Nanometer oder weniger.
-
2B zeigt
schematisch das Halbleiterbauelement 200 in einer weiter
fortgeschrittenen Fertigungsphase. Wie gezeigt, umfasst das Halbleiterbauelement 200 ein
Puffermaterial 250, das auf der verspannungsinduzierenden
Schicht 230 ausgebildet ist, wobei das Material 250 zuverlässig den
Spalt zwischen den benachbarten Transistoren 220 füllt, wodurch
eine "nicht konforme" Konfiguration geschaffen wird.
Das heißt,
eine Dicke 250T variiert deutlich, abhängig von der darunter liegenden
Oberflächentopografie.
Zum Beispiel ist der Wert der Dicke 250T über der
oberen Fläche
der Gateelektrode 221 geringer als ein Wert zwischen den
benachbarten Transistoren 220, wobei eine Differenz im
Bereich von unge fähr
30 bis 100% oder mehr, liegt, abhängig von den Materialeigenschaften
und der Abscheidetechnik, die zur Herstellung des Puffermaterials 250 angewendet wird.
Folglich wird die Dicke 250T auch als eine durchschnittliche
Dicke des Materials 250 bezeichnet, die eine geeignete
Repräsentation
der diversen Dickenwerte gibt, die für das Material 250 erhalten werden.
In diesem Sinne ist eine "durchschnittliche" Dicke des Materials 250 auch
gegebenenfalls durch einen Wert repräsentiert, der an im Wesentlichen
horizontalen Bauteilbereichen ermittelt wird, etwa über der
oberen Fläche
der Gateelektrode 221, der typischerweise den kleinsten
Dickenwert repräsentiert. In
einigen anschaulichen Ausführungsformen
ist das Puffermaterial 250 aus Siliziumdioxidmaterial aufgebaut,
so dass für
ein hohes Maß an
Kompatibilität
mit konventionellen dielektrischen Zwischenschichtstapeln gesorgt
wird, in denen Siliziumdioxid, das aus TEOS aufgebaut ist, häufig eingesetzt
wird. In einigen anschaulichen Ausführungsformen ist die durchschnittliche
Dicke 250T größer als
die Dicke 230T der zuvor gebildeten Schicht 230,
wodurch in Verbindung mit der nicht-konformen Konfiguration für eine reduzierte
Oberflächentopografie
gesorgt wird. Beispielsweise kann die durchschnittliche Dicke 250T im
Bereich von ungefähr
100 Nanometer bis zu einigen Hundert Nanometer liegen, während in
anderen anschaulichen Ausführungsformen
(nicht gezeigt) das Puffermaterial 250 mit einer Dicke 250T vorgesehen wird,
die vergleichbar ist mit der Dicke der Schicht 230, solange
eine nicht-konforme Konfiguration erreicht wird, um damit in zuverlässiger Weise
den Traumbereich zwischen benachbarten Transistoren 220 zu
füllen.
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Das
Puffermaterial 250 kann auf der Grundlage einer geeigneten
Abscheidetechnik mit verbesserten Spalt- und Füllverhalten im Vergleich zu
der Abscheidetechnik gebildet werden, die für die Herstellung der Schicht 230 eingesetzt
wird, wie dies zuvor erläutert
ist. Beispielsweise wird in einigen anschaulichen Ausführungsformen
das Puffermaterial 250 auf der Grundlage einer thermisch
aktivierten CVD-Technik, etwa subatmosphärische CVD (SACVD), abgeschieden,
die eine Abscheidung von beispielsweise Siliziumdioxidmaterial mit
verbesserten Spalt- und Füllverhalten
im Vergleich zu plasmaunterstützten
CVD-Techniken ermöglicht.
Zu diesem Zweck wird TEOS (Tetraethylorthosilikat) in Verbindung
mit moderat hohen Prozessdrücken
von ungefähr
200 bis 700 Torr eingesetzt, wodurch ein im Wesentlichen fließartiges
Abscheiden erreicht wird. In anderen anschaulichen Ausführungsformen
wird eine andere geeignete Abscheidetechnik eingesetzt, solange
Prozessparameter so ausgewählt
sind, dass zumindest der Spalt zwischen den benachbarten Transistoren 220 zuverlässig gefüllt, und
damit eine weniger kritische Oberflächentopografie für einen nachfolgenden
weiteren Abscheideprozess eines stark verspannten dielektrischen
Materi als zu schaffen. Zum Beispiel können plasmaunterstützte CVD-Techniken
zum Abscheiden von Siliziumdioxid geeignet sein, solange die Spaltenfülleigenschaften erreicht
werden und ein hohes Maß an
kompressiver Verspannung in dem Puffermaterial 250 vermieden wird,
das ansonsten den gesamten verformungsinduzierenden Mechanismus
negativ beeinflussen könnte.
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2C zeigt
schematisch das Halbleiterbauelement 200 in einer Fertigungsphase,
in der ein weiteres verspannungsinduzierendes dielektrisches Material 230B über dem
Puffermaterial 250 gebildet ist. Die Schichten 230A, 230B weisen
die gleiche Art innerer Verspannung, beispielsweise eine Zugverspannung,
und damit die Länge
des zugverspannten dielektrischen Materials zu vergrößern, die
in der Nähe
der Transistoren 220 angeordnet ist. Die Schicht 230B wird
als eine im Wesentlichen konforme Schicht vorgesehen, um damit die
Wahrscheinlichkeit des Erzeugens von durch die Abscheidung hervorgerufenen
Unregelmäßigkeiten
zu bringen, wobei jedoch das Puffermaterial 250 für geeignete Oberflächenbedingungen
sorgt, die das Abscheiden des Materials 230T mit einer
Dicke ermöglichen,
die vergleichbar ist oder größer als
die Dicke 230T der Schicht 230A. Im Hinblick auf
eine Abscheidetechnik zur Herstellung der Schicht 230P gelten
im Wesentlichen die gleichen Kriterien, wie sie zuvor mit Bezug zu
der Schicht 230A erläutert
sind.
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Somit
kann eine hohe Zugverspannung der Schicht 230B auf das
Puffermaterial 250 einwirken, wodurch eine entsprechende
Deformation und Verformung darin erzeugt wird, die wiederum die
gesamten Zugspannungskräfte
erhöhen,
die durch die anfängliche
Schicht 230A hervorgerufen werden. Folglich kann die gesamte
Zugspannungskraft, die auf die Transistoren 220 einwirkt,
aufgrund des Vorhandenseins der Schicht 230B vergrößert werden,
wodurch das Leistungsverhalten der Transistoren 220 verbessert
wird, während
die Wahrscheinlichkeit des Erzeugens von durch die Abscheidung hervorgerufenen
Unregelmäßigkeiten
auf einem geringen Niveau gehalten wird.
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2D zeigt
schematisch das Halbleiterbauelement 200 in einer weiter
fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein abschließendes dielektrisches
Material 260 über
der verspannten Schicht 230 gebildet, wobei in der gezeigten
Fertigungsphase das Material 260 eine im Wesentlichen ebene
Oberflächentopografie
aufweist, wie dies für den
Lithografieprozess vorteilhaft ist, der zum Strukturieren des dielektrischen
Schichtstapels auszuführen
ist, der auf den Materialien 260, 230B, 250 und 230A aufgebaut
ist. Das abschließende
dielektrische Material 260 kann auf der Grundlage einer
beliebigen geeigneten Abscheidetechnik gebildet werden, beispielsweise
unter Anwendung von CVD-Techniken zum Ab scheiden von Siliziumdioxidmaterial,
beispielsweise unter Anwendung von TEOS als Vorstufenmaterial, wodurch
ein hohes Maß an
Kompatibilität
mit konventionellen Fertigungsschemata zur Herstellung von dielektrischen
Zwischenschichtstapeln erreicht wird. Nach dem Abscheiden des Materials 260 wird
ein geeigneter Einebnungsprozess ausgeführt, beispielsweise unter Anwendung
von CMP, wobei gut etablierte Rezepte für siliziumdioxidbasierte Materialien
angewendet werden können.
Anschließend
wird eine Ätzmaske
durch Fotolithografie gebildet gemäß gut etablierter Strategien,
und es wird ein erster Ätzprozess
ausgeführt,
um durch das abschließende
dielektrische Material 260 zu ätzen.
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2E zeigt
schematisch das Bauelement 200 während eines entsprechenden Ätzprozesses 262 auf
der Grundlage einer Ätzmaske 261,
um eine Öffnung 260A in
dem Material 260 zu erzeugen. Der Ätzprozess 262 wird
auf Grundlage gut etablierter Rezepte ausgeführt, wenn beispielsweise Siliziumdioxid
für das
abschließende
dielektrische Material 260 vorgesehen ist. Während des Ätzprozesses 262 dient
die Schicht 230B als ein effizientes Ätzstoppmaterial, wodurch eine
verbesserte Steuerbarkeit des Ätzprozesses 262 erreicht
wird.
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2F zeigt
schematisch das Halbleiterbauelement 200 in einem weiter
fortgeschrittenen Stadium des Ätzprozesses 262,
wobei die Öffnung 260A sich
durch die Schicht 230B erstreckt. Zu diesem Zweck wird
eine geeignete Ätzchemie
eingesetzt, um durch das Material der schicht 230B zu ätzen, wobei in
einigen anschaulichen Ausführungsformen
eine entsprechende Selektivität
zu dem Puffermaterial 250 ausgenutzt wird. In diesem Falle
dient das Puffermaterial 250 als ein Ätzstoppmaterial. In anderen Fällen wird
eine ausgeprägte
Selektivität
des Ätzrezepts
im Hinblick auf die Materialien der Schichten 230B und 250 nicht
gefordert, da die durchschnittliche Dicke 250T einen ausreichenden
Prozessspielraum eröffnet,
und damit nicht in unnötiger
Weise durch das gesamte Puffermaterial 250, durch die Schicht 230A und
in Bauteilbereiche der Transistorelemente 220 zu ätzen. Selbst
wenn eine reduzierte Selektivität
oder keine Selektivität
vorhanden ist, kann ein zeitgesteuerter Ätzschritt ausgeführt werden,
um damit zuverlässig
den Ätzschritt
innerhalb des Puffermaterials 250 abzuschließen. Danach
wird die Ätzchemie
geändert,
um damit durch das Puffermaterial 250 zu ätzen, während die
Schicht 230A als ein effizientes Ätzstoppmaterial dient. Zum
Beispiel sind gut etablierte selektive Ätzrezepte für Siliziumdioxid und Siliziumnitrid
anwendbar, wenn das Puffermaterial 250 in Form von Siliziumdioxidmaterial
vorgesehen ist. In anderen anschaulichen Ausführungsformen wird der Ätzprozess 262,
wie er in 2E gezeigt ist, als eine im
Wesentlichen nicht-selektive Ätzprozess
im Hinblick auf die Materialien der Schichten 260 und 230B ausgeführt, wobei
der Ätzprozess
in dem Puffer material 250 auf der Grundlage eines zeitgesteuerten Ätzschrittes
gestoppt wird. Danach wird die Ätzchemie
geändert,
um ein geeignetes Maß an Selektivität in Bezug
auf die Materialien 250 und 230A zu erzeugen.
Wenn der anfängliche
Schritt des Ätzprozesses 262 als
ein im Wesentlichen nicht-selektiver Ätzprozess ausgeführt wird,
kann die Gesamtprozesskomplexität
der Strukturierungssequenz verringert werden und ist vergleichbar
zu konventionellen Strategien.
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2G zeigt
schematisch das Halbleiterbauelement 200 in einer Phase,
in der sich die Öffnung 260A zu
der Schicht 230A erstreckt, was auf der Grundlage eines
sehr selektiven Ätzprozesses erreicht
werden kann. Danach wird die weitere Bearbeitung auf Grundlage gut
etablierter Techniken fortgesetzt, d. h. die Schicht 230 wird
geöffnet,
so dass die Kontaktöffnung 260A eine
Verbindung zu den Transistorelementen 220 bildet. Anschließend wird die
entsprechende Kontaktöffnung
mit einem geeigneten Material, etwa Wolfram und dergleichen gefüllt, wobei
gut etablierte Abscheidetechniken eingesetzt werden.
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Es
sollte beachtet werden, dass in den zuvor mit Bezug zu den 2A bis 2G beschriebenen Ausführungsformen
die Transistoren 220 Transistorelemente repräsentieren,
die eine Zugverformung zur Verbesserung ihres Leistungsverhaltens
erfordern. In diesem Falle wird die Dublett-Konfiguration, die durch
die Schichten 230A, 230B und dem Pufferzwischenmaterial 250 gebildet
wird, vorteilhaft in diesem Falle eingesetzt aufgrund der deutlich
beschränkten
Spaltfülleigenschaften
eines zugverspannten Siliziumnitrids. In anderen Fällen repräsentieren
die Transistoren 220 Transistorelemente, die ein kompressiv
verspanntes dielektrisches Material erfordern, und auch in diesem
Falle kann die Dublett-Konfiguration auf der Grundlage eines kompressiven
Materials gebildet werden.
-
Mit
Bezug zu den 3A und 3B werden
nunmehr weitere anschauliche Ausführungsformen beschrieben, in
denen die Dublett-Konfiguration auf unterschiedliche Transistorarten
angewendet wird, die unterschiedliche Arten innerer Verspannung benötigen, wobei
zumindest eine Art der Transistoren, beispielsweise die n-Kanaltransistoren,
eine größere Menge
eines zugverspannten dielektrischen Materials erhalten, wobei ein
negativer Einfluss auf die andere Art der Transistoren überkompensiert werden
kann durch ein entsprechend kompressiv verspanntes dielektrisches
Material.
-
3A zeigt
schematisch ein Halbleiterbauelement 300 mit mehreren Transistoren 320A,
die n-Kanaltransistoren repräsentieren,
und mit einem oder mehreren Transistoren 320B, die einen
p-Kanaltransistor repräsentiert.
Die Transistoren 320A, 320B können im Wesent lichen die gleiche
Konfiguration aufweisen, wie dies zuvor mit Bezug zu den Bauelementen 100 und 200 beschrieben
ist, mit Ausnahme der Leitfähigkeitsart.
Somit sind entsprechende Komponenten der Transistoren 320A, 320B mit
den gleichen Bezugszeichen belegt, mit Ausnahme einer "3" anstelle einer "2" oder
einer "1" als die erste Nummer,
und eine weitere Beschreibung dieser Komponenten wird weggelassen.
Das gleiche gilt für
das Substrat 301 und die Halbleiterschicht 302 des
Halbleiterbauelements 300.
-
Ferner
ist in der gezeigten Fertigungsphase eine verspannungsinduzierende
Schicht 330A, in der gezeigten Ausführungsform ein zugverspanntes
dielektrisches Material über
den Transistoren 320A gebildet, wobei bei Bedarf eine Ätzstoppschicht 331,
die z. B. aus Siliziumdioxid aufgebaut ist, auf den Transistoren 320A und
optional auf dem Transistor 320B gebildet ist. Im Hinblick
auf die Schicht 330A gelten die gleichen Kriterien, wie
sie zuvor für
die Schicht 230A erläutert
sind. Somit wird eine im Wesentlichen konforme Konfiguration erhalten,
wodurch die Wahrscheinlichkeit des Erzeugens von durch die Abscheidung
hervorgerufenen Unregelmäßigkeiten
insbesondere zwischen den dicht liegenden Transistoren 320A verringert
wird. Des Weiteren ist eine Ätzstoppschicht
oder Ätzsteuerschicht 332 auf
der Schicht 330A ausgebildet, woran sich eine verspannungsinduzierende
Schicht 340 anschließt,
die eine unterschiedliche Art an innerer Verspannung im Vergleich zu
der Schicht 330A besitzt. Das heißt, in der gezeigten Ausführungsform
besitzt das Material der Schicht 340 eine hohe interne
kompressive Verspannung. Die Schicht 340 ist ebenfalls über dem
Transistor 320B ausgebildet, um damit eine gewünschte Art
an Verformung in dem entsprechenden Kanalgebiet 324 hervorzurufen.
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Das
Halbleiterbauelement 300 kann auf der Grundlage der folgenden
Prozesse hergestellt werden. Nach dem Bilden der Transistoren 320A, 320B auf
der Grundlage gut etablierter Techniken wird die Ätzstoppschicht 331,
falls dies erforderlich ist, durch gut etablierte konforme Abscheidetechniken
hergestellt, woran sich das Abscheiden der Schicht 330A auf
Grundlage ähnlicher
Prozessstrategien, wie sie zuvor mit Bezug zu der Schicht 230A erläutert sind, anschließt. Danach
wird die Ätzstoppschicht
oder Ätzsteuerschicht 332 z.
B. in Form von Siliziumdioxid gebildet, woran sich das Abscheiden
der Schicht 340 anschließt, was auf der Grundlage weniger
kritischer Prozessparameter im Hinblick auf das Spaltfüllverhalten
bewerkstelligt wird, da die entsprechende RF-Leistung und damit
die Oberflächendiffusionsaktivität im Vergleich
zum Abscheiden der Schicht 330A höher sind. Des Weiteren sorgt
die Schicht 330A für einen
sehr konformen Zustand, wie dies zuvor erläutert ist, da ein weiteres
zugverspanntes Material in einer späteren Fertigungsphase abgeschie den
wird, wodurch auch geeignete Oberflächenbedingungen für das Abscheiden
der Schicht 340 gesorgt ist. Danach wird eine geeignete Ätzmaske
so gebildet, dass diese den Transistor 320 so bedeckt und
die Transistoren 320A für
eine geeignet gesteuerte Ätzumgebung
zum Entfernen des freiliegenden Bereichs der Schicht 340 freilässt, wobei
der entsprechende Ätzprozess
auf der Grundlage der Ätzstoppschicht
oder Ätzsteuerschicht 332 gesteuert
wird.
-
3B zeigt
schematisch das Halbleiterbauelement 300 in einem weiter
fortgeschrittenen Herstellungsstadium. Wie gezeigt, ist ein Puffermaterial 350 über den
Transistoren 320A, 320B gebildet, woran sich eine
weitere zugverspannte dielektrische Schicht 330B anschließt, um damit
die Gesamtmenge an zugverspanntem Material über den Transistoren 320A zu
erhöhen.
Wie zuvor erläutert
ist, sorgt das Puffermaterial 350 für verbesserte Oberflächenbedingungen
für die
weitere Abscheidung des Materials 330B mit einer geringeren
Wahrscheinlichkeit zum Erzeugen von durch die Abscheidung hervorgerufenen
Unregelmäßigkeiten.
Andererseits kann das Puffermaterial 350 die Effizienz
der Verspannungsschicht 330B auf der Schicht 340 verringern,
wodurch das Gesamtverhalten des Transistors 320B nicht
unerwünscht
beeinflusst wird. Das heißt,
typischerweise wird ein kompressiv verspanntes Siliziumnitridmaterial
oder Stickstoff enthaltendes Siliziumkarbidmaterial mit einem deutlich
höheren
internen Verspannungspegel im Vergleich zu zugverspanntem Siliziummaterial
bereitgestellt, woraus sich ein sehr effizienter verformungsinduzierender
Mechanismus ergibt. Wie zuvor erläutert ist, kann die Schicht 340 zusätzlich mit
einer höheren
Dicke im Vergleich zu der Schicht 330A vorgesehen werden, aufgrund
der weniger kritischen Abscheideparameter, was ebenso zu einer sehr
effizienten Erzeugung einer kompressiven Kraft, die auf den Transistor 320 einwirkt,
führen
kann. Somit kann die Dublett-Struktur über den Transistoren 320A, 320B effizient
das Leistungsverhalten der Transistoren 320A verbessern,
ohne unnötig
den Zuwachs im Leistungsverhalten des Transistors 320B,
der durch die Schicht 340 erreicht wird, zu beeinträchtigen.
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Mit
Bezug zu den 4A und 4B werden
weitere anschauliche Ausführungsformen
nunmehr beschrieben, in denen Puffermaterialien für diverse
Fertigungsphasen verwendet werden.
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4A zeigt
schematisch ein Halbleiterbauelement 400 mit mehreren Transistoren 420A und 42B,
die im Wesentlichen die gleiche Konfiguration aufweisen, wie sie
zuvor beschrieben ist. Die Transistoren 420A, 420B sind über einem
Substrat 401 mit einer Halbleiterschicht 402 gebildet.
Für die
bislang beschriebenen Komponenten gelten die gleichen Kriterien,
wie sie zuvor erläutert
sind. Ferner sind die Komponenten der Transistoren 420A, 420B mit
den gleichen Bezugszeichen wie in den zuvor beschriebenen Ausführungsformen
belegt, mit Ausnahme einer "4" als die erste Ziffer.
Somit wird eine detaillierte Beschreibung weggelassen. In der gezeigten
Fertigungsphase ist eine verspannungsinduzierende Schicht 440 über dem
Transistor 420B ausgebildet, woran sich ein erstes Puffermaterial 450B anschließt, das
ein geeignetes Material aufweist, etwa Siliziumdioxid. Ferner ist
eine verspannungsinduzierende Schicht 430A über den
Transistoren 420A und auf der Pufferschicht 450B gebildet.
Wie gezeigt, sind die Schichten 430A, 440 in einer
im Wesentlichen konformen Konfiguration vorgesehen, wie dies zuvor
erläutert
ist. Das heißt,
die Schicht 440 ist mit einer geeigneten Abscheidetechnik
weggestellt, woran sich das Abscheiden der Pufferschicht 450B anschließt, mit
einer geeigneten Dicke vorgesehen ist, um damit die Oberflächentopografie
zu reduzieren, die durch das Abscheiden der Schicht 440 hervorgerufen
wird. In einigen anschaulichen Ausführungsformen ist eine Dicke
der Pufferschicht 450B vergleichbar oder geringer als die
Dicke der Schicht 440, wobei dennoch für verbesserte Spaltfülleigenschaften gesorgt
ist, um in zuverlässiger
Weise die Spalten zwischen benachbarten Transistoren zu füllen. Zu diesem
Zweck wird eine beliebige geeignete Abscheidetechnik, etwa ein thermisch
aktivierter CVD-Prozess eingesetzt, wie dies zuvor beschrieben ist.
Als Nächstes
wird die Schicht 440 und das Puffermaterial 450B von
oberhalb der Transistoren 420A durch geeignet gestaltete
Markierungs- und Ätztechniken
entfernt. Danach wird die Schicht 430A so abgeschieden,
dass ein sehr konformes Abscheideverhalten erreicht wird, wie dies
zuvor erläutert
ist. Es sollte beachtet werden, dass aufgrund des Vorsehens der
Pufferschicht 450B eine im Wesentlichen hohlraumfreie Abscheidung
ohne Säume
der Schicht 430A über
den Transistoren 420B ebenfalls erreicht werden kann, wodurch
die Prozessbedingungen während
eines nachfolgenden Ätzprozesses,
der auf der Grundlage einer Ätzmaske 403 ausgeführt wird, verbessert
werden, um damit die Schicht 430A von oberhalb der Transistoren 420B zu
entfernen. Somit wird während
des Ätzprozesses 404 das
Material der Schicht 430A zuverlässig abgetragen, wobei der
Prozess 404 auf Grundlage des Puffermaterials 450B gesteuert
wird. Somit wird eine Einwirkung der Umgebung des Ätzprozesses 404 auf
der Schicht 440 vermieden, das Puffermaterial 450B,
das nun als ein Ätzstoppmaterial
dient, mit einer ausreichenden Dicke von ungefähr 30 bis 80 Nanometer, beispielsweise
vorgesehen ist, so dass selbst eine merkliche Menge des Puffermaterials 450B nach
dem Ätzprozess 404 beibehalten
wird.
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4B zeigt
schematisch das Halbleiterbauelement 400 in einer weiter
fortgeschrittenen Fertigungsphase, in der ein weiteres Puffermaterial 450A über den
Transistoren 420A, 420B gebildet ist, woran sich
eine weitere verspannungsinduzierende Schicht 430B mit
der gleichen inneren Spannungsart wie die Schicht 430A anschließt, und
damit das Leistungsverhalten der Transistoren 420A zu verbessern. Andererseits
bildet in Verbindung mit der Verbesserung der Gesamtprozesseffizienz
während
des Abscheidens der Schicht 430A und deren Entfernung von
dem Transistor 420B das verbleibende Puffermaterial 450B in
Kombination mit dem Puffermaterial 450A einen erhöhten Abstand
der Schicht 430A in Bezug auf die spannungsinduzierende
Schicht 440. Somit wird ein negativer Einfluss auf die
Transistoren 420B, der durch die Anwesenheit der Schicht 430A hervorgerufen
wird, weiter verringert. Die größere Dicke
des Puffermaterials, das über
den Transistoren 420B vorgesehen ist, im Vergleich zu dem
Transistor 420A beeinflusst im Wesentlichen die weitere
Bearbeitung des Bauelements 400 nicht, da beispielsweise
nach dem Abscheiden eines abschließenden dielektrischen Materials
und dessen Strukturierung, wobei beispielsweise die Schicht 430B als
ein effizientes Ätzstoppmaterial
verwendet wird, die Selektivität zwischen
den Puffermaterialien 450A, 450B und den Schichten 440 und 430A dennoch
für eine
ausreichende Prozessgleichmäßigkeit
sorgt, da die zusätzliche
Dicke der Schicht 450B nicht zu einem unerwünschten
Materialabtrag der Schicht 430A führt.
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Es
gilt also: der hierin offenbarte Gegenstand stellt Techniken und
Halbleiterbauelemente bereit, in denen das Leistungsverhalten zumindest
einer Art von Transistoren deutlich verbessert werden kann, indem
die Menge des verspannten dielektrischen Materials erhöht wird,
ohne dass ein Beitrag zur durch Abscheidung hervorgerufenen Unregelmäßigkeiten,
etwa von Hohlräumen
oder Säumen
geleistet wird. Zu diesem Zweck wird das Abscheiden eines verspannten
dielektrischen Materials in zwei Teile "aufgespalten", wobei ein dazwischen liegendes Puffermaterial
auf der Grundlage einer Technik gebildet wird, die ein verbessertes
Spaltenfüllverhalten
aufweist. Beispielsweise wird das kritische Abscheiden des zugverspannten
dielektrischen Materials in zwei Schritten ausgeführt, wobei
ein dazwischen liegender Abscheideschritt für das Bereitstellen eines geeigneten
Puffermaterials, beispielsweise Siliziumdioxid, durchgeführt wird,
um damit eine Dublett-Struktur in dem entsprechenden dielektrischen
Zwischenschichtstapel bereitzustellen. Des Weiteren kann die Dublett-Konfiguration
für eine
Art von Transistorelementen vorteilhaft in Verbindung mit unterschiedlichen
Transistorarten eingesetzt werden, wobei die Dublett-Struktur nicht
unerwünschterweise
das Leistungsverhalten der anderen Transistorart, die eine andere
Art an VErspannung im Vergleich zu der Verspannung erfordern, die
durch die Dublett-Konfiguration
bereitgestellt wird, beeinträchtigt
werden. In diesem Falle wird in einigen an schaulichen Ausführungsformen
selbst ein verbessertes Gesamtabscheide- und Strukturierungsschema
auf Grundlage der Dublett-Konfiguration erreicht.
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Weitere
Modifizierungen und Variationen der vorliegenden Erfindung werden
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich veranschaulichend für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens des hierin offenbarten
Gegenstands zu vermitteln. Selbstverständlich sind die hierin gezeigten
und beschriebenen Formen als gegenwärtig bevorzugte Ausführungsformen
zu betrachten.