DE102007025342B4 - Höheres Transistorleistungsvermögen von N-Kanaltransistoren und P-Kanaltransistoren durch Verwenden einer zusätzlichen Schicht über einer Doppelverspannungsschicht - Google Patents
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Abstract
Verfahren mit:
Bilden einer ersten verspannungsinduzierenden Schicht (240) über einem ersten Transistor (220a), der über einem Substrat (201) ausgebildet ist, wobei die erste verspannungsinduzierende Schicht eine erste Art an Verspannung erzeugt;
Bilden einer zweiten verspannungsinduzierenden Schicht (230) über einem zweiten Transistor (220b), wobei die zweite verspannungsinduzierende Schicht eine zweite Art an Verspannung erzeugt, die ungleich der ersten Art an Verspannung ist;
Bilden einer dritten dielektrischen Schicht (260) über dem ersten und dem zweiten Transistor;
Bilden eines Zwischenschichtdielektrikumsmaterials (250) über dem ersten und dem zweiten Transistor; und
Bilden von Kontaktöffnungen (251), die eine Verbindung zu dem ersten und dem zweiten Transistor herstellen, durch Verwenden der dritten dielektrischen Schicht als ein Ätzstoppmaterial;
wobei
der erste Transistor (220a) ein n-Kanaltransistor ist und der zweite Transistor (220b) ein p-Kanaltransistor ist oder umgekehrt; und
das Bilden der dritten dielektrischen Schicht umfasst: Abscheiden von Material der dritten Schicht...
Bilden einer ersten verspannungsinduzierenden Schicht (240) über einem ersten Transistor (220a), der über einem Substrat (201) ausgebildet ist, wobei die erste verspannungsinduzierende Schicht eine erste Art an Verspannung erzeugt;
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Description
- Gebiet der vorliegenden Erfindung
- Im Allgemeinen betrifft die vorliegende Erfindung das Gebiet der integrierten Schaltungen und betrifft insbesondere die Herstellung von Feldeffekttransistoren auf der Grundlage verspannter dielektrischer Schichten, die über den Transistoren gebildet sind, etwa verspannte Kontaktätzstoppschichten, die zum Erzeugen einer unterschiedlichen Art an Verformung in Kanalgebieten unterschiedlicher Transistorarten verwendet werden.
- Beschreibung des Stands der Technik
- Integrierte Schaltungen sind typischerweise aus einer großen Anzahl an Schaltungselementen aufgebaut, die auf einem vorgegebenen Chipbereich gemäß einem spezifizierten Schaltungsaufbau angeordnet sind, wobei in komplexen Schaltungen der Feldeffekttransistor ein wesentliches Schaltungselement repräsentiert. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien gegenwärtig eingesetzt, wobei für komplexe Schaltungen auf der Grundlage von Feldeffekttransistoren, etwa Mikroprozessoren, Speicherchips, und dergleichen, die CMOS-Technologie eine der vielversprechendsten Vorgehensweise auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen komplementärer Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach dotierten Kanalgebiet, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist, gebildet sind. Die Leitfähigkeit des Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen den Source- und Draingebieten ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten von MOS-Transistoren. Somit ist die Reduzierung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
- Die Verringerung der Transistorabmessungen zieht jedoch eine Reihe damit verknüpfter Probleme nach sich, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das ständige Verringern der Kanallänge von MOS-Transistoren gewonnen werden. Ein mit der reduzierten Gatelänge verknüpftes Problem ist das Auftreten sogenannter Kurzkanaleffekte, die zu einer geringeren Steuerbarkeit der Kanalleitfähigkeit führen. Kurzkanaleffekte können durch gewisse Entwurfsverfahren reduziert werden, wovon jedoch einige mit einer Verringerung der Kanalleitfähigkeit einhergehen, wodurch die durch die Reduzierung kritischer Abmessungen erreichten Vorteile teilweise aufgehoben werden.
- Angesichts dieser Situation wurde vorgeschlagen, das Leistungsverhalten der Transistorelemente nicht nur durch Reduzieren der Transistorabmessungen zu verbessern, sondern auch durch Erhöhen der Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine gegebene Kanallänge, um damit den Durchlassstrom und somit auch das Transistorleistungsverhalten zu steigern. Beispielsweise kann die Gitterstruktur in dem Kanalgebiet durch Erzeugen einer Zugverformung oder einer Druckverformung darin modifiziert werden, was zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise kann das Erzeugen einer Zugverformung in dem Kanalgebiet einer Siliziumschicht mit einer standardmäßigen Kristallkonfiguration die Beweglichkeit von Elektronen erhöhen, was sich wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit von n-Transistoren ausdrückt. Andererseits erhöht eine Druckverformung in dem Kanalgebiet die Beweglichkeit von Löchern, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Eine effiziente Lösungsmöglichkeit in dieser Hinsicht ist eine Technik, die das Erzeugen gewünschter Verspannungsbedingungen innerhalb des Kanalgebiets unterschiedlicher Transistorelemente ermöglicht, indem die Verspannungseigenschaften eines dielektrischen Schichtstapels eingestellt werden, der über der Transistorbasisstruktur gebildet ist. Der dielektrische Schichtstapel umfasst typischerweise eine dielektrische Schicht, die nahe an dem Transistor angeordnet ist und die auch verwendet wird, um einen entsprechenden Ätzprozess zu steuern, um damit Kontaktöffnungen zu dem Gate und den Drain- und Source-Anschlüssen zu bilden. Somit kann eine effiziente Steuerung der mechanischen Verspannung in den Kanalgebieten, d. h. eine effiziente Verspannungstechnologie erreicht werden, indem die interne Verspannung dieser Schicht, die auch als Kontaktätzstoppschichten bezeichnet werden, individuell eingestellt werden und indem eine Kontaktätzstoppschicht mit einer inneren kompressiven Verspannung über einem p-Kanaltransistor angeordnet wird, während eine Kontaktätzstoppschicht mit einer inneren Zugverformung über einem n-Kanaltransistor angeordnet wird, wodurch eine Druckverformung und eine Zugverformung in den jeweiligen Kanalgebieten erzeugt wird.
- Typischerweise wird die Kontaktätzstoppschicht durch plasmaunterstützte chemische Dampfabscheideprozesse (PECVD) über dem Transistor gebildet, d. h. über der Gatestruktur und den Drain- und Sourcegebieten, wobei beispielsweise Siliziumnitrid auf Grund seiner hohen Ätzselektivität in Bezug zu Siliziumdioxid eingesetzt wird, das ein gut etabliertes Zwischenschichtdielektrikumsmaterial ist. Des weiteren kann PECVD-Siliziumnitrid mit hoher innerer Verspannung, beispielsweise bis zu 2 Gigapascal (GPa) oder deutlich höher mit kompressiver Spannung oder bis zu einem GPa und deutlich höher an Zugverspannung abgeschieden werden, wobei die Art und die Größe der inneren Verspannung in effizienter Wiese eingestellt werden kann, indem geeignete Abscheideparameter ausgewählt werden. Z. B. repräsentieren der Ionenbeschuss, der Abscheidedruck, die Substarttemperatur, die Gasdurchflussraten und dergleichen entsprechende Parameter, die zum Erreichen der gewünschten inneren Verspannung verwendet werden können.
- Während der Herstellung der zwei Arten von verspannten Schichten weisen konventionelle Verfahren jedoch eine geringe Effizienz auf, wenn Bauteilabmessungen zunehmend reduziert werden, beispielsweise unter Anwendung der 50 nm Technologie und in noch weiter fortgeschrittenen Technologien, auf Grund der begrenzten konformen Abscheidefähigkeiten des beteiligten Abscheideprozesses, was zu entsprechenden Prozessungleichmäßigkeiten während nachfolgender Prozessschritte zum Strukturieren der verspannten Schicht und zum Bilden von Kontaktöffnungen führen kann, wie dies detaillierter mit Bezug zu den
1a bis1c beschrieben ist. -
1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements100 in einer gewissen Fertigungsphase zur Herstellung von verspannungsinduzierenden Schichten über einem ersten Bauteilbereich120a und einem zweiten Bauteilbereich120b . Der erste und der zweite Bauteilbereich120a ,120b , die typischerweise entsprechende Transistorelemente repräsentieren, sind über einem Substrat101 ausgebildet, das eine Halbleiterschicht102 aufweist, etwa eine siliziumbasierte Schicht, die von dem Substrat101 durch eine geeignete vergrabene isolierende Schicht getrennt sein kann, wenn eine SOI-(Silizium-auf-Isolator-)Konfiguration betrachtet wird. In dem gezeigten Beispiel umfassen das erste und das zweite Bauteilgebiet120a ,120b mehrere Transistorelemente mit einem lateralen Abstand gemäß den Entwurfsregeln der betrachteten Technologie. Die Transistoren in dem ersten und dem zweiten Bauteilgebiet120a ,120b enthalten jeweils eine Gateelektrode121 , die auf entsprechenden Gateisolationsschichten123 gebildet sind, die wiederum die Gateelektrode121 von einem entsprechenden Kanalgebiet124 trennen, das seitlich zwischen entsprechenden Drain/Source-Gebieten125 angeordnet ist. Des weiteren ist eine Seitenwandabstandshalterstrukur122 an Seitenwänden der Gateelektrode121 gebildet. Typischerweise sind Metallsilizidgebiete (nicht gezeigt) in den Drain- und Sourcegebieten125 und den Gateelektroden121 vorgesehen, um damit die Leitfähigkeit dieser Bereiche zu verbessern. Das Halbleiterbauelement100 repräsentiert ein modernes Bauelement, in welchem kritische Abmessungen, etwa die Gatelänge, d. h. in1 die horizontale Ausdehnung der Gateelektroden121 , ungefähr 50 nm oder deutlich weniger betragen kann. Somit kann ein Abstand zwischen jeweiligen Transistorelementen, d. h. der laterale Abstand zwischen benachbarten Seitenwandabstandshalterstrukturen122 von eng beieinanderliegenden Transistorelementen etwa 100 nm oder weniger betragen, wobei unabhängig von der Bauteilkonfiguration in dichten Bauteilbereichen mehrere dicht aneinanderliegende Schaltungselemente vorgesehen sind. - Es sollte beachtet werden, dass das erste und das zweite Bauteilgebiet
120a ,120b durch eine geeignete Isolationsstruktur (nicht gezeigt) bei Bedarf getrennt sind. Ferner ist in der in1a gezeigten Fertigungsphase eine Siliziumnitridschicht130 mit einer hohen inneren Verspannung über dem ersten und dem zweiten Bauteilgebiet120a ,120b ausgebildet, woran sich eine Ätzindikatorschicht131 anschließt, die aus Siliziumdioxid aufgebaut ist. Es sollte beachtet werden, dass bei Bedarf eine Ätzstoppschicht, etwa eine Siliziumdioxidschicht mit geeigneter Dicke und Dichte zwischen der Siliziumnitridschicht130 und den jeweiligen Transistorelementen in dem ersten und dem zweiten Bauteilgebiet120a ,120b vorgesehen sein kann. - Wie aus
1a ersichtlich ist, bildet auf Grund des geringen Abstands zwischen benachbarten Transistorelementen die Siliziumnitridschicht130 eine entsprechende Oberflächentopographie, in der sich verjüngende Vertiefungen, die auch als Säume132 bezeichnet sind, zwischen dicht beieinanderliegenden Transistorelementen gebildet sind, da der Abstand zwischen den Transistorelementen in der Größenordnung der zweifachen Schichtdicke der Siliziumnitridschicht130 liegen kann, was in Verbindung mit dem begrenzten konformen Füllverhalten sogar zu entsprechenden Defekten, etwa Hohlräumen132a , und dergleichen führen kann. Auf Grund der ausgeprägten Oberflächentopographie an den Säumen132 kann die Siliziumdioxidschicht131 eine deutlich erhöhte Dicke in diesem Bereich auf Grund der lokal unterschiedlichen Abscheidebedingungen im Vergleich zu anderen Bereichen aufweisen, was weiter zu Ätzungleichmäßigkeiten während des nachfolgenden Strukturierens der Schicht130 führen kann. Ferner kann in dieser Fertigungsphase das Halbleiterbauelement100 eine Lackmaske103 aufweisen, die das erste Bauteilgebiet120a freilegt, während das zweite Bauteilgebiet120b abgedeckt ist. In diesem Falle kann man annehmen, dass die innere Verspannung der Siliziumnitridschicht130 in geeigneter Weise so gewählt ist, dass das Transistorverhalten in dem ersten Bauteilgebiet120b verbessert wird. - Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements
100 , wie es in1a gezeigt ist, umfasst die folgenden Prozesse. Die Gateelektroden121 und die Gateisolationsschichten123 werden gebildet und strukturiert auf der Grundlage gut etablierter Prozessverfahren, zu denen moderne Photolithographie-, Abscheide-, Oxidations- und Ätztechniken gehören. Danach werden die Drain- und Sourcegebiete125 in Verbindung mit den Seitenwandabstandshalterstrukturen122 auf Grundlage gut etablierter Abscheide-, anisotroper Ätzprozesse und Implantationssequenzen hergestellt, um damit das gewünschte vertikale und laterale Dotierstoffprofil zu erzeugen. Anschließend werden entsprechende Silizidgebiete bei Bedarf auf der Grundlage gut etablierter Techniken hergestellt. Als nächstes wird bei Bedarf eine entsprechende Siliziumdioxidätzstoppschicht gebildet, woran sich das Abscheiden der Siliziumnitridschicht130 anschließt. Während des Abscheidens des Siliziumnitridmaterials können jeweilige Prozessparameter, etwa die Zusammensetzung von Trägergasen und reaktiven Gasen, die Substrattemperatur, der Abscheidedruck und insbesondere der Ionenbeschuss während des Abscheidens deutlich die schließlich erhaltene innere Verspannung des Materials nach dem Abscheiden in Bezug auf die darunter liegenden Materialien beeinflussen. Somit kann durch Auswählen geeigneter Parameterwerte eine hohe innere Verspannung, etwa bis zu 2 Gigapascal (GPa) und höher an kompressiver Verspannung oder bis zu einem Gigapascal oder deutlich höher an Zugverspannung geschaffen werden, um damit das Leistungsverhalten des Transistors in dem ersten Bauteilgebiet120a zu verbessern. Auf Grund des weniger ausgeprägten konformen Verhaltens des Siliziumnitridabscheideprozesses oberhalb einer gewissen Schichtdicke und bei größeren Aspektverhältnissen, wie sie in stark größenreduzierten Bauelementen auf Grund des geringeren Abstands zwischen benachbarten Transistorelementen bei moderat ausgeprägten Gatehöhen in dicht gepackten Bauteilbereichen auftreten können, wie dies gezeigt ist, kann sich das Siliziumnitridmaterial in der lateralen Wachstumsrichtung zwischen den dicht beieinanderliegenden Transistorelementen verbinden, wodurch die entsprechenden Säume132 oder jeweilige Überhänge gebildet werden, und sich daraus der Hohlraum132a ergibt. Folglich können in der nachfolgenden Abscheidung der Siliziumdioxidschicht131 die lokalen Abscheidebedingungen in den Saum132 zu einer Ungleichmäßigkeit der Schichtdicke führen, wodurch eine lokal deutlich größere Siliziumdioxiddicke geschaffen wird, die sich sogar bis zu einer Dicke des dreifachen oder vierfachen der Dicke in Bereichen, die von dem Saum132 entfernt sind, belaufen kann. Andererseits kann der Hohlraum132a zu entsprechenden Ätzungleichmäßigkeiten in einem Kontaktätzprozess führen, der in einer späteren Phase durchzuführen ist. - Nach dem Abscheiden der Siliziumdioxidschicht
131 wird die Lackmaske103 auf der Grundlage gut etablierter Photolithographietechniken hergestellt. Als nächstes wird ein geeigneter gestalteter Ätzprozess ausgeführt, um einen Teil der Schichten130 und131 von dem zweiten Bauteilgebiet120b zu entfernen. Während des entsprechenden Ätzprozesses wird das Siliziumdioxidmaterial der Schicht131 zunächst entfernt, woran sich ein selektiver Ätzprozess zum Entfernen des Materials der Siliziumnitridschicht130 anschließt, wobei der entsprechende Ätzprozess auf der Grundlage einer Ätzstoppschicht bei Bedarf gesteuert wird. Auf Grund der deutlich erhöhten Schichtdicke der Siliziumdioxidschicht131 an dem Saum132 kann das Material während des Ätzprozesses nicht vollständig entfernt werden, wenn die Schicht131 entfernt wird, wodurch die selektive Ätzchemie während des nachfolgenden Ätzprozesses zum Entfernen des freiliegenden Bereichs der Siliziumnitridschicht130 blockiert wird. - Folglich verbleiben entsprechende Materialreste zwischen den Transistoren in dem ersten Bauteilgebiet
120a , die zu entsprechenden Unregelmäßigkeiten während der weiteren Bearbeitung, beispielsweise während des Abscheidens einer weiteren dielektrischen Schicht mit hoher innerer Verspannung die zum Verbessern des Transistorleistungsverhaltens der Transistoren in dem ersten Bauteilgebiet120a gestaltet ist, führen können. -
1b zeigt schematisch das Halbleiterbauelement100 in einem weiter fortgeschrittenen Fertigungsstadium. Wie gezeigt, ist eine zweite dielektrische Schicht140 über dem ersten und dem zweiten Bauteilgebiet120a ,120b ausgebildet wobei ein entsprechender Materialrest, der auch als132b bezeichnet ist und aus Material der Schichten131 und130 aufgebaut ist, vorhanden ist, während die jeweiligen Defekte, d. h. ein Hohlraum132a , weiterhin in dem zweiten Bauteilgebiet120b vorhanden sein kann. Auf Grund des Materialrests132b , der aus unterschiedlichen Materialien aufgebaut ist und eine andere Art an innerer Verspannung im Vergleich zu dem umgebenden Material der Schicht140 aufweist, wie dies zuvor erläutert ist, kann folglich der entsprechende Verspannungsübertragungsmechanismus beeinträchtigt werden, während zusätzlich der Rest132b für entsprechende Ätzungleichmäßigkeiten in der nachfolgenden Strukturierungssequenz zur Herstellung entsprechender Kontaktöffnungen sorgen kann. In ähnlicher Weise kann der Hohlraum132a in dem zweiten Bauteilgebiet120b zu einem geringeren Verspannungsübertragungsmechanismus führen, und kann auch eine beeinträchtigte Ätzgleichmäßigkeit während der nachfolgenden Bearbeitung hervorrufen. Ferner ist in der in1b gezeigten Fertigungsphase eine entsprechende Lackmaske104 zum Schützen der dielektrischen Schicht140 während eines entsprechenden Ätzprozesses105 für das Entfernen des freiliegenden Bereichs der Schicht140 in dem zweiten Bauteilgebiet120b vorgesehen. - Im Hinblick auf die Herstellung der zweiten dielektrischen Schicht
140 gelten im Wesentlichen die gleichen Kriterien, wie sie zuvor mit Bezug zu der Schicht130 erläutert sind. Somit werden während des Abscheidens der Schicht140 die jeweiligen Prozessparameter in einer geeigneten Weise so eingestellt, dass eine gewünschte hohe innere Verspannung erreicht wird. In anspruchsvollen Anwendungen, d. h. für Halbleiterbauelemente mit Strukturgrößen von ungefähr 50 nm und weniger, können auch die Spaltfüllfähigkeiten des Abscheideprozesses für die Herstellung der Schicht140 eine wichtige Rolle während des Ätzprozesses105 spielen, da in Verbindung mit der während des Abscheidens der Schicht130 gebildeten Oberflächentopographie ein im Wesentlichen vollständiges Entfernen des freiliegenden Bereichs der Schicht140 von den Abscheidefähigkeiten des nachfolgenden Abscheideprozesses für eine vorgegebene Bauteilgeometrie abhängen kann. Somit ist die Dicke der Schicht140 innerhalb spezieller Grenzen zu halten, um damit die Schicht140 im Wesentlichen vollständig von dem zweiten Bauteilgebiet120b zu entfernen, ohne dass der gesamte Verspannungsübertragungsmechanismus unnötig beeinflusst wird. Somit ist ein hohes Maß an Konformität für das Abscheiden der Schicht140 erforderlich, um damit in effizienter Weise den freiliegenden Bereich davon durch den Prozess105 abzutragen, was auf der Grundlage der Ätzindikatorschicht131 gesteuert werden kann, wodurch eine moderat gleichmäßige Schichtdicke für das im Wesentlichen vollständige Entfernen des Materials der Schicht140 erforderlich ist, ohne in unerwünschterweise das Material der Schicht130 abzutragen. -
1c zeigt schematisch das Bauelement100 in einem weiter fortgeschrittenen Herstellungsstadium, wobei ein entsprechendes Zwischenschichtdielektrikumsmaterial150 , das beispielsweise aus Siliziumdioxid aufgebaut ist, über der ersten und der zweiten dielektrischen Schicht130 ,140 gebildet ist. Das dielektrische Material150 kann auf der Grundlage gut etablierter Techniken hergestellt werden, etwa subatomosphärische Abscheideprozesse auf der Grundlage von TEOS und dergleichen, woran sich ein entsprechender Einebnungsprozess bei Bedarf anschließt. Danach werden entsprechende Kontaktöffnungen gebildet, die in einigen Fällen, beispielsweise in dichten RAM-Gebieten, eine Verbindung zu der Bauteilschlicht in Bereichen herstellen, die zwischen entsprechenden dicht beieinanderliegenden Transistoren angeordnet sind. Somit können die entsprechenden Unregelmäßigkeiten132b ,132a auch den entsprechenden Prozess beeinflussen, woraus weniger zuverlässige Kontakte oder auch einvollständiger Ausfall der Kontakte resultieren können. - Folglich kann bei der weiteren Reduzierung der Abmessungen von Bauelementen die entsprechende Beschränkung der Abscheideprozesse für dielektrische Materialien mit hoher innerer Verspannung eine Verringerung der Schichtdicke notwendig machen, um damit den größeren Aspektverhältnissen, die in modernen Bauteilgeometrien angetroffen werden Rechnung zu tragen. Jedoch wird in diesem Falle die entsprechende Verformung, die durch die verspannten dielektrischen Materialien hervorgerufen wird, ebenfalls deutlich verringert, wodurch auch das Transistorleistungsverhalten beeinträchtigt wird. Es ist daher ein wichtiges Entwurfskriterium, die Arbeitsgeschwindigkeit der Transistoren in Logikbereichen zu erhöhen, trotz der ständigen Verringerung der Bauteilabmessungen, wodurch die oben beschriebene Anpassung des Technologieansatzes mit doppelten Verspannungsschichten in Bezug auf die Reduzierung des Materials erforderlich ist, um damit den geringeren Abstand zwischen benachbarten Bauelementen Rechnung zu tragen.
- In der
US 2006/0226490 A1 DE 10 2005 046 974 B3 wird ein Verfahren zur Herstellung eines Halbleiterbauteils mit verspanntem Zwischendielektrikum beschrieben, in dem eine dielektrische Schicht mit gleichförmiger Verspannung über einem n-Kanal- und einem p-Kanal-Transistor ausgebildet wird. Gemäß der Lehre derDE 10 2005 046 974 B3 wird beispielsweise durch eine Ionenimplantation die Verspannung in einem Teil der dielektrischen Schicht verringert. - Die vorliegende Erfindung betrifft diverse Verfahren und Bauelemente, die einige oder alle der zuvor genannten Probleme lösen oder zumindest verringern können.
- Überblick über die Erfindung
- Im Allgemeinen betrifft der hierin beschriebene Gegenstand die Problematik einer geringeren Effizienz des verformungsinduzierenden Mechanismus in stark größenreduzierten Halbleiterbauelementen durch Vorsehen eines verbesserten Verspannungsschichtentechnologieansatzes zum Erhöhen der Geschwindigkeit von n-Kanaltransistoren, wodurch auch die Gesamtgeschwindigkeit von CMOS-Logikbauelementen verbessert wird. Dazu wird die Strukturierungssequenz zum Herstellen unterschiedlich verspannter dielektrischer Schichten über jeweiligen Transistorbauelementen so gestaltet, dass diese den geringeren Bauteilabmessungen Rechnung tragen, während gleichzeitig das Transistorleistungsverhalten der n-Kanaltransistoren verbessert wird. D. h., die Strukturierungssequenz zum Bereitstellen zweier unterschiedlich verspannter dielektrischer Schichten wird auf der Grundlage von Prozessparametern ausgeführt, die eine sehr effiziente Abscheidung beider dielektrischer Materialien ermöglichen wobei nach dem Entfernen von unerwünschten Bereichen dieser Schichten mindestens ein weiteres dielektrisches Material, etwa ein Ätzstoppmaterial mit einem deutlich geringeren inneren Verspannungspegel im Vergleich zu dem zuvor gebildeten Ätzstoppmaterialien innerhalb der entsprechenden Prozessbereiche gebildet wird, wodurch die durch das Strukturieren hervorgerufenen Ungleichmäßigkeiten während der weiteren Bearbeitung reduziert werden, wobei gleichzeitig der verformungsinduzierende Mechanismus für den n-Transistor deutlich verbessert wird. Folglich kann die entsprechende Prozesssequenz in effizienter Weise für weiter größenskalierte Bauelemente angepasst werden, sobald ein geeignetes Strukturierungsschema für unterschiedlich verspannte dielektrische Schichten entwickelt ist.
- Ein hierin bereitgestelltes anschauliches Verfahren umfasst das Bilden einer ersten verspannungsinduzierenden Schicht über einem ersten Transistor, der über einem Substrat ausgebildet ist, wobei die erste verspannungsinduzierende Schicht eine erste Art an Verspannung erzeugt; Bilden einer zweiten verspannungsinduzierenden Schicht über einem zweiten Transistor, wobei die zweite verspannungsinduzierende Schicht eine zweite Art an Verspannung erzeugt, die ungleich der ersten Art an Verspannung ist; Bilden einer dritten dielektrischen Schicht über dem ersten und dem zweiten Transistor Bilden eines Zwischenschichtdielektrikumsmaterials über dem ersten und dem zweiten Transistor; und Bilden von Kontaktöffnungen, die eine Verbindung zu dem ersten und dem zweiten Transistor herstellen, durch Verwenden der dritten dielektrischen Schicht als ein Ätzstoppmaterial; wobei der erste Transistor ein n-Kanaltransistor ist und der zweite Transistor ein p-Kanaltransistor ist oder umgekehrt; und das Bilden der dritten dielektrischen Schicht umfasst: Abscheiden von Material der dritten Schicht über dem ersten und dem zweiten Transistor, wobei die dritte dielektrische Schicht eine Verspannung der ersten oder zweiten Art, jedoch geringer als diejenige der ersten und zweiten verspannungsinduzierenden Schicht, aufweist, und Behandeln des Abscheidematerials, um die Verspannung der ersten oder zweiten Art oberhalb des ersten Transistors so einzustellen, dass die dritte dielektrische Schicht weniger Verspannung in der ersten verspannungsinduzierenden Schicht als in der zweiten verspannungsinduzierenden Schicht induziert.
- Es wird bereitgestellt ein Halbleiterbauelement mit einer ersten dielektrischen Schicht, die über einem ersten Transistor ausgebildet ist, wobei die erste dielektrische Schicht eine erste Art an Verspannung hervorruft; einer zweiten dielektrischen Schicht, die über einem zweiten Transistor ausgebildet ist, wobei die zweite dielektrische Schicht eine zweite Art an Verspannung hervorruft, die sich von der ersten Art unterscheidet; wobei der erste Transistor ein n-Kanaltransistor ist und der zweite Transistor ein p-Kanaltransistor ist oder umgekehrt; und einer dritten dielektrischen Schicht, die auf der ersten und der zweiten dielektrischen Schicht gebildet ist, wobei die dritte dielektrische Schicht die erste oder zweite Art von Verspannung, aber geringer als diejenige der ersten und zweiten verspannungsinduzierenden Schicht, aufweist und weniger Verspannung in der ersten verspannungsinduzierenden Schicht als in der zweiten verspannungsinduzierenden Schicht induziert; und einem Zwischenschichtdielektrikumsmaterial, das über der dritten dielektrischen Schicht gebildet ist, wobei das Zwischenschichtdielektrikumsmaterial eine Dicke aufweist, die größer ist als eine kombinierte Dicke der ersten und der zweiten dielektrischen Schicht.
- Kurze Beschreibung der Zeichnungen
- Weitere anschauliche Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
-
1a bis1c schematisch Querschnittsansichten während diverser Fertigungsphasen bei der Herstellung unterschiedlich verspannter Kontaktätzstoppschichten in einem Halbleiterbauelement mit dicht gepackten Transistorelementen gemäß einem konventionellen Verfahren zeigen; -
2a und2b schematisch Querschnittsansichten von Bauteilgebieten mit einem n-Transistor und einem p-Transistor während diverser Fertigungsphasen zeigen, um verspannte dielektrische Schichten mit unterschiedlicher innerer Verspannung über den Transistoren zu bilden, woran sich eine Pufferschicht mit reduzierter Verspannung oder mit eifern im Wesentlichen neutralen Verspannungsverhalten gemäß nichterfindungsgemäßer Beispiele, die aber der Erläuterung der Erfindung dienen, anschließt; -
2c schematisch eine Querschnittsansicht des Halbleiterbauelements zeigt, wobei die zusätzliche dielektrische Materialschicht nach dem Abscheiden so behandelt wird, dass die Materialeigenschaften der zusätzlichen dielektrischen Schicht entsprechend eingestellt werden, beispielsweise deren innerer Verspannungspegel gemäß nichterfindungsgemäßer Beispiele, die aber der Erläuterung der Erfindung dienen, eingestellt wird; -
2d schematisch eine Querschnittsansicht des Halbleiterbauelements während einer Behandlung durch Ionenbeschuss zum selektiven Einstellen der inneren Verspannungspegel der zusätzlichen dielektrischen Schicht über dem n-Kanaltransistor gemäß anschaulicher Ausführungsformen zeigt; und -
2e schematisch eine Querschnittsansicht des Halbleiterbauelements mit einem Zwischenschichtdielektrikumsmaterial zeigt, das so strukturiert wird, um Kontaktöffnungen auf der Grundlage der verspannten dielektrischen Schichten und der zusätzlichen dielektrischen Schicht mit dem geringeren inneren Spannungspegel gemäß weiterer anschaulicher Ausführungsformen zu bilden. - Detaillierte Beschreibung
- Im Allgemeinen betrifft der hierin beschriebene Gegenstand eine verbesserte Prozesstechnik zur Herstellung von verspannungsinduzierenden Schichten über Bauteilgebieten, die dicht gepackte Transistorelemente enthalten, auf der Grundlage einer Doppelverspannungsschichttechnologie mit verbesserter Skalierbarkeit. Ein Doppelverspannungsschichttechnologieansatz kann als eine Sequenz verstanden werden, um eine erste verspannungsinduzierende Materialschicht mit einer ersten Art innerer Verspannung abzuscheiden, das erste Material zu strukturieren, um dieses von unerwünschten Bauteilbereichen zu entfernen, eine zweite verspannungsinduzierende Materialschicht mit einer zweiten Art an Verspannung abzuscheiden und das zweite Material von überhalb des ersten Materials zu entfernen. Gemäß der hierin beschriebenen Aspekten werden die Eigenschaften bzw. die Fähigkeiten des Abscheideprozesses möglicherweise in Verbindung mit den nachfolgenden Strukturierungsschemata zur Herstellung der stark verspannten dielektrischen Materialien berücksichtigt, um in deutlicher Weise Ungleichmäßigkeiten während der Strukturierungssequenz und während nachfolgender Prozessschritte zur Herstellung einer entsprechenden Kontaktstruktur zu reduzieren, indem die Doppelverspannungsschichtsequenz erweitert wird durch Bilden eines zusätzlichen dielektrischen Materials, das in anschaulichen Ausführungsformen aus Siliziumnitrid aufgebaut ist, und das über den zuvor gebildeten verspannten Beschichtungen angeordnet wird, wobei die zusätzliche dielektrische Schicht eine geringere innere Verspannung im Vergleich zu verspannten Beschichtungen aufweist, wodurch eine effiziente „Pufferschicht” zum Einschließen der verspannten Beschichtungen bereitgestellt wird. Das Vorsehen der zusätzlichen dielektrischen Schicht, die aus den gleichen oder ähnlichen Materialzusammensetzungen wie die verspannten Beschichtungen aufgebaut sein kann, erweist sich als günstig zum Erzeugen einer deutlich höheren Zunahme des Leistungsverhaltens von n-Kanaltransistoren, während der p-Kanaltransistor im Wesentlichen nicht beeinflusst wird. Somit können die verspannten Beschichtungen effizient auf der Grundlage von Prozessparametern hergestellt werden, die mit den Verspannungserfordernissen und Bauteilerfordernissen für hochskalierte Bauelemente verträglich sind, d. h., eine konforme Schicht mit stark verspanntem Material kann vorgesehen werden, während die entsprechenden Spaltfüllfähigkeiten des Abscheideprozesses zur Herstellung der verspannten Beschichtungen beachtet werden, wobei die zusätzliche Schicht mit dem geringeren Verspannungspegel oder mit einem im Wesentlichen neutralen Verspannungsverhalten zu einem effizienten Verspannungsübertrag der Zugverspannung in den n-Kanaltransistor führt. In einigen Aspekten wird die zusätzliche dielektrische Schicht selektiv in Schaltungsbereichen vorgesehen, die Logikschaltungen enthalten, etwa CPU-Kerne, und dergleichen, um damit die Zugverformung darin zu erhöhen, während in anderen Bereichen, etwa in RAM-(Speicher mit wahlfreiem Zugriff)Bereichen die zusätzliche dielektrische Schicht mit einer moderat hohen kompressiven Verspannung bei Bedarf vorgesehen werden kann. Die zusätzliche dielektrische Schicht ermöglicht somit das Ausbilden der eigentlichen Verspannungsschichten mit größerer Gleichmäßigkeit, wodurch die Gleichmäßigkeit der nachfolgenden Strukturierung von Kontaktöffnungen in einem entsprechenden Zwischenschichtdielektrikumsmaterial ebenso verbessert wird, wobei jedoch die Verspannungsschichten und die zusätzliche dielektrische Schicht als ein Ätzstopp dienen. In einigen anschaulichen Ausführungsformen wird eine zusätzliche Beschichtung vor dem Abscheiden des zusätzlichen dielektrischen Materials gebildet, wobei die Beschichtung verwendet werden kann, um die Steuerung des Ätzprozesses zum Öffnendes dielektrischen Schichtstapels, der die verspannten Beschichtungen und die dielektrische Schicht enthält, zu verbessern, wobei die zusätzliche Beschichtung im Wesentlichen die Pufferwirkung der zusätzlichen dielektrischen Schicht nicht beeinflusst.
- In anderen anschaulichen Ausführungsformen wird das zusätzliche verspannte dielektrische Material als ein effizientes Puffermaterial vorgesehen, während gleichzeitig eine unterschiedliche optische Reaktion während eines Ätzprozesses zum Ätzen durch den dielektrischen Schichtstapel, der die Verspannungsschichten und die zusätzliche dielektrische Schicht enthält, erreicht wird, wodurch gute Ätzstoppeigenschaften geschaffen werden, wenn die Kontaktöffnungen in dem darüberliegenden Zwischenschichtdielektrikumsmaterial hergestellt werden, und woraus sich auch ein verbessertes Ätzsteuerungsverhalten ergibt, wenn durch die zusätzliche dielektrische Schicht geätzt wird.
- Mit Bezug zu den
2a bis2e werden nunmehr nichterfindungsgemäßer Beispiele, die aber der Erläuterung der Erfindung dienen, und anschauliche Ausführungsformen detaillierter beschrieben. -
2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements200 . Das Bauelement umfasst ein erstes Bauteilgebiet220a und ein zweites Bauteilgebiet220b , die in ihrer grundlegenden Bauteilarchitektur aktiven Gebieten entsprechen, die darin ausgebildet ein oder mehrere Transistorelemente aufweisen. Somit können die Bauteilgebiete220a ,220b auch als Transistoren220a ,220b bei Bedarf bezeichnet werden, wobei zu beachten ist, dass jedes der Gebiete220a ,220b auch mehrere Transistorelemente aufweisen kann, die durch Isolationsstrukturen (nicht gezeigt) abgetrennt sein können oder auch nicht. Die Transistoren220a ,200b sind über einem Substrat201 angeordnet, das ein beliebiges geeignetes Trägermaterial repräsentiert, etwa ein Halbleitervollsubstrat, das beispielsweise auf Silizium basiert, oder ein isolierendes Material mit einer darauf ausgebildeten im Wesentlichen kristallinen Halbleiterschicht202 , wodurch eine entsprechende SOI-(Halbleiter-auf-Isolator-)Konfiguration gebildet wird. In einem Beispiel repräsentiert der Transistor220a ,200b Schaltungselemente einer Logikschaltung, etwa eines CPU-Kerns. Es sollte beachtet werden, dass das Halbleiterbauelement200 andere Bauteilgebiet aufweisen kann, die entsprechende Transistorelemente enthalten können, die einen Speicherbereich, etwa einen statischen RAM-Bereich, bilden, in welchem die jeweiligen Transistoren unterschiedliche Verspannungsbedingungen im Vergleich zu den Transistoren220a ,220b erfordern. Ferner können diverse Bauteilgebiete des Halbleiterbauelements200 auf der Grundlage unterschiedlicher Architekturen ausgebildet sein, etwa einer Vollsubstratkonfiguration oder einer SOI-Architektur. Die Transistorelemente220a ,220b weisen jeweils eine Gateelektrode221 auf einer Gateisolationsschicht223 auf, die die Gateelektrode221 von einem entsprechenden Kanalgebiet224 trennt, das wiederum durch entsprechende Drain- und Sourcegebiete225 seitlich begrenzt ist. In dem in2a gezeigten Beispiel weisen die jeweiligen Transistorelemente ferner eine mehr oder weniger komplexe Seitenwandabstandshalterstruktur222 in Abhängigkeit von den Bauteilerfordernissen auf. Ferner ist eine stark verspannte dielektrische Schicht oder eine Verspannungsbeschichtung230 mit einer hohen inneren kompressiven Verspannung über dem Transistor220b ausgebildet, wobei angenommen wird, dass der Transistor220b ein p-Kanaltransistor ist. Es sollte beachtet werden, dass eine hohe kompressive innere Verspannung so zu verstehen ist, dass die Schicht230 auf das darunter liegende Material so wirkt, dass sich eine kompressive Verformung in dem Kanalgebiet224 des Transistors220b ergibt. Ein typischer Verspannungspegel kann ungefähr 2 GPa und höher sein. In ähnlicher Weise ist eine dielektrische Schicht240 mit hoher innerer Zugverspannung, beispielsweise von ungefähr 1 GPa und höher über dem ersten und dem zweiten Transistor220a ,220b gebildet, wenn der Transistor220a einen n-Kanaltransistor repräsentiert. Somit kann die Schicht240 eine Zugverformung in dem Kanalgebiet224 des Transistors220a hervorrufen. In einem Beispiel ist die Schicht230 aus Siliziumnitrid, kohlenstoffenthaltendem Siliziumnitrid, Siliziumkarbid, Siliziumdioxid, und dergleichen mit einer hohen kompressiven Verspannung aufgebaut, die sich auf drei GPa und sogar höher belaufen kann, wohin gegen die Schicht240 aus Siliziumnitrid und dergleichen mit einer hohen Zugverspannung von ungefähr 1 GPa und mehr ausgebildet ist. - Das Bauelement
200 kann auf der Grundlage ähnlicher Prozesse hergestellt werden, wie sie mit Bezug zu dem Bauelement100 beschrieben sind. D. h., die Transistoren220a ,220b werden auf der Grundlage gut etablierter Techniken hergestellt, woran sich ein geeigneter Doppelverspannungsschichttechnologieansatz anschließt, in welchem die Schicht230 auf der Grundlage von Prozessparametern abgeschieden wird, die mit den gewünschten Verspannungsbedingungen verträglich sind und die im Hinblick auf die Bauteilkonfiguration ausgewählt sind, d. h. kritische Abmessungen, wie dies zuvor beschrieben ist. Danach wird der Bereich der Schicht230 von überhalb dem Transistor220a durch Ätztechniken entfernt, in denen die Steuerung des Ätzprozesses auf der Grundlage einer Ätzstoppbeschichtung (nicht gezeigt) erreicht wird, die vor dem Abscheiden der Schicht230 gebildet werden kann. In anderen Fällen wir die Ätzstoppbeschichtung weggelassen. Danach wird die Schicht240 auf der Grundlage geeignet ausgewählter Parameter abgeschieden, wobei eine Ätzindikatorschicht (nicht gezeigt) vor dem Abscheiden der Schicht240 gebildet wird. Es sollte beachtet werden, dass in anderen Fällen die Schicht240 zuerst hergestellt wird, und danach wird die Schicht230 abgeschieden, die dann während eines nachfolgenden Ätzprozesses205 zu entfernen ist. - Als nächstes wird das Bauelement
200 einer Ätzumgebung205 ausgesetzt, um die Schicht240 oberhalb dem zweiten Transistor220b auf der Grundlage einer entsprechenden Lackmaske204 zu entfernen. Auf Grund der geeigneten Auswahl der Prozessparameter zur Herstellung der Schichten230 ,240 mit hoher Gleichförmigkeit und hoher innerer Verspannung kann der freiliegende Bereich der Schicht240 im Wesentlichen vollständig entfernt werden, ohne die Schicht230 wesentlich negativ zu beeinflussen. Beispielsweise kann der Ätzprozess205 auf der Grundlage eines geeigneten Ätzindikatormaterials ausgeführt werden, wie dies beispielsweise mit Bezug zu den1a bis1c beschrieben ist, während in anderen Fällen die entsprechende Ätzindiaktorschicht weggelassen wird und der Ätzprozess205 auf der Grundlage anderer Prozessparameter, etwa der Ätzzeit, und dergleichen gesteuert wird. In einigen Beispielen hat die Schicht230 darin eingebaut einen merklichen Anteil an Kohlenstoff, um damit eine Silizium/Stickstoff/Kohlenstoff-Schicht zu repräsentieren, die ebenfalls mit einer inneren kompressiven Verspannung vorgesehen werden kann, während zusätzlich ein unterscheidbares Endpunkterkennungssignal während des Ätzprozesses205 erzeugt wird, ohne dass ein Ätzindikatormaterial vorgesehen wird oder wobei die Möglichkeit geschaffen wird, die Menge des Ätzindikatormaterials zu verringern, wodurch ebenfalls zu einer erhöhten Prozessgleichförmigkeit beigetragen wird. Danach wird die Lackmaske204 entfernt, wodurch das Bauelement200 in einem Zustand erhalten wird, in welchem die Schicht240 in dem ersten Bauteilgebiet220a vorhanden ist und die Schicht230 in dem zweiten Bauteilgebiet220b ausgebildet ist. -
2b zeigt schematisch das Halbleiterbauelement200 mit einer zusätzlichen dielektrischen Schicht260 , die über dem ersten und dem zweiten Transistor220a ,220b ausgebildet ist, wobei die zusätzliche dielektrische Schicht260 einen geringeren internen Verspannungspegel im Vergleich zu den Schichten230 ,240 aufweist. D. h., die zusätzliche Schicht260 wirkt auf Material ein, auf welchem es gebildet ist, wobei eine deutlich geringere Zugverspannung oder kompressive Verspannung im Vergleich zu den Schichten230 ,240 hervorgerufen wird, die wiederum auf das darunter liegende Material mit hoher kompressiver Verspannung und Zugverspannung einwirken. In einem Beispiel besitzt die zusätzliche Schicht einen im Wesentlichen neutralen Verspannungspegel, d. h., die Schicht260 überträgt im Wesentlichen keine Verspannung in die Schichten230 ,240 . In einem Beispiel wird die Schicht260 auf den Schichten230 ,240 gebildet, d. h. die Schicht260 wird direkt auf den Schichten230 ,240 abgeschieden, ohne dass ein weiteres Material mit einer unterschiedlichen Zusammensetzung im Vergleich zu der Schicht260 vorgesehen wird. In anderen Fällen wird eine weitere Beschichtung (nicht gezeigt) zwischen den Schichten230 ,240 und der zusätzlichen Schicht260 vorgesehen, um damit die Steuerbarkeit eines Ätzprozesses zum Ätzen durch die Schichten230 ,240 und260 in einer späteren Fertigungsphase zu verbessern. In diesem Falle besitzt die weitere Beschichtung eine andere Materialzusammensetzung, um damit eine hohe Ätzselektivität in Bezug auf das Material der Schicht260 zu bieten. - In einigen Beispielen ist die zusätzliche Schicht
260 mit dem geringen oder neutralen Verspannungspegel aus einem Material mit hoher mechanischer Integrität, etwa Siliziumnitrid, aufgebaut, das auf der Grundlage eines geeigneten Rezepts hergestellt werden kann, sofern der reduzierte oder neutrale Verspannungspegel erreicht wird. Der Begriff Siliziumnitrid soll eine Materialzusammensetzung aus silizium- und stickstoffenthaltendem Material mit einschließen, wobei der kombinierte Anteil dieser Komponenten ungefähr 80 Atomprozent des gesamten Materials ausmacht. - In anderen Fällen wird die Schicht
260 in Form einer silizium- und kohlenstoffenthaltenden Schicht vorgesehen, die in einigen Fällen auch einen deutlichen Anteil an Stickstoff aufweisen kann. - Eine Dicke der zusätzlichen Schicht
260 kann im Bereich von ungefähr 100 bis einige Nanometer liegen, wenn ein im Wesentlichen konformes Abscheideverhalten gewünscht ist. Jedoch kann das Material auch mit einer größeren Dicke vorgesehen werden. In diesem Falle kann die weitere Ätzstoppbeschichtung, wie sie zuvor beschrieben ist, vorgesehen werden, um das Ätzverhalten des gesamten Stapels mit den Schichten230 ,240 und260 zu verbessern. - Es wurde erkannt, dass durch Vorsehen der zusätzlichen Schicht
260 das Gesamtverhalten des Transistors220a , d. h. des n-Kanaltransistors verbessert werden kann, obwohl der eigentliche innere Verspannungspegel in der Schicht geringer oder im Wesentlichen neutral in Bezug auf die Schicht230 ist. Ohne sich auf die folgende Einklärung einschränken zu wollen, so wird angenommen, dass die Schicht260 als eine effiziente Pufferschicht dient, die den Gesamtverspannungsübertrag in den n-Kanaltransistor verbessert, wobei die Schicht260 typischerweise einen geringeren inneren Verspannungspegel im Vergleich zu der kompressiven Schicht240 aufweist. -
2c zeigt schematisch das Halbleiterbauelement200 gemäß einem weiteren nichterfindungsgemäßen Beispiel. Hier ist das Bauelement200 einer Behandlung215 unterzogen, um die zusätzliche Schicht260 zu modifizieren oder zumindest deren Oberflächenbereich zu modifizieren. Beispielsweise umfasst die Behandlung215 eine thermische Behandlung, beispielsweise eine oxidierende Umgebung, bei erhöhten Temperaturen, die mit dem Bauelement200 in dieser Fertigungsphase verträglich sind. Die thermische Behandlung kann zu der Herstellung einer verbesserten Oberflächenschicht führen, beispielsweise durch Einbau von Sauerstoff in das Siliziumnitridmaterial, wodurch die Wechselwirkung mit einem nachfolgenden Abscheideprozess verringert wir, der in einer späteren Phase zur Herstellung eines Zwischenschichtdielektrikumsmaterials auszuführen ist. Ferner kann der modifizierte Oberflächenbereich der zusätzlichen Schicht260 auch eine verbesserte mechanische und chemische Widerstandsfähigkeit verleihen. In anderen Fällen wird eine Oberflächenmodifizierung während der Behandlung215 erreicht, indem ein plasmagestützter Prozess ausgeführt wird, um damit eine oder mehrere geeignete Sorten, etwa Sauerstoff, Kohlenstoff, und dergleichen einzubauen. In anderen Beispielen umfasst die Behandlung215 einen Ionenimplantationsprozess, um den Verspannungspegel in der Schicht260 zu modifizieren, d. h. zu verringern. Zu diesem Zweck kann ein anfänglich moderat hoher innerer Verspannungspegel, der einer Zugverspannung oder einer Druckverspannung entspricht, reduziert werden, indem eine Relaxationsimplantation auf der Grundlage geeigneter Sorten, etwa Xenon, und dergleichen ausgeführt wird. -
2d zeigt schematisch das Halbleiterbauelement200 gemäß anschaulicher Ausführungsformen der Erfindung. In diesem Falle umfasst das Bauelement200 eine Maske206 zum Abdecken des zweiten Transistors220b , während der erste Transistor220a einer selektiven Oberflächenmodifizierungsbehandlung207 unterzogen ist. Der Prozess207 kann in ähnlicher Weise gestaltet werden, wie dies mit Bezug zu der Behandlung215 dargelegt ist, während ein räumlich unterschiedliches Maß an Modifizierung geschaffen wird. In der gezeigten Ausführungsform repräsentiert die Maske206 eine Lackmaske, um in lokaler Weise die Behandlung207 „zu strukturieren”, die gestaltet sein kann, die innere Verspannung der Schicht260 zu reduzieren, die eine kompressive Verspannung auf Grund der abscheideabhängigen Eigenschaften aufweisen kann, um nicht in unerwünschter Weise das Verhalten des Transistors220a zu beeinträchtigen. In einer anschaulichen Ausführungsform repräsentiert der Modifizierungsprozess207 einen Ionenimplantationsprozess, der auf der Grundlage einer geeigneten Implantationssorte, etwa einem inerten Material, z. B. Xenon, Argon, und dergleichen, ausgeführt wird. Somit kann der Implantationsprozess in effizienter Weise die Molekularstruktur des freiliegenden Bereichs der Schicht260 modifizieren, wodurch die innere Verspannung deutlich verringert wird. Geeignete Prozessparameter für den Prozess207 können effizient auf der Grundlage von Simulationsberechnungen, Experimenten und dergleichen bestimmt werden. Danach kann eine weitere Behandlung, etwa die Behandlung215 , für beide Transistoren220a ,220b ausgeführt werden, wobei beispielsweise eine erhöhte mechanische und chemische Integrität auf Grund der vorhergehenden Behandlung207 erreicht wird. -
2e zeigt schematisch das Halbleiterbauelement200 in einer weiter fortgeschrittenen Herstellungsphase. Ein entsprechendes Zwischenschichtdielektrikumsmaterial250 ist über dem ersten und dem zweiten Transistor220a ,220b beispielsweise in Form von Siliziumdioxid und dergleichen ausgebildet. Das dielektrische Material250 kann auf der Grundlage gut etablierter Techniken hergestellt werden, wie dies zuvor mit Bezug zu dem Bauelement100 beschrieben ist. In einem anschließenden Fertigungsprozess werden Öffnungen251 hergestellt, wie dies durch die gestrichelten Linien angedeutet ist, wobei ein hohes Maß an Prozessgleichmäßigkeit auf Grund der geeigneten Anpassung der entsprechenden Schichtdicke während der vorhergehenden Herstellung der Schichten230 ,240 erreicht wird. Während des entsprechenden Ätzprozesses kann die Schicht260 als eine Ätzstoppschickt auf Grund der unterschiedlichen Materialzusammensetzungen des Zwischenschichtdielektrikumsmaterials250 und der zusätzlichen dielektrischen Schicht260 dienen. Ferner kann der Oberflächenbereich der Schicht260 während der Behandlungen215 und/oder207 modifiziert werden, um damit bei Bedarf das Ätzverhalten noch weiter zu verbessern. Danach werden die Schicht260 und die Schichten230 ,240 auf der Grundlage gut etablierter Rezepte geätzt, wobei ein einigen Fällen, wie zuvor erläutert ist, eine zusätzliche Ätzstoppbesichtung oder eine Ätzindikatorbeschichtung oder Ätzindikatormaterialien zwischen den Schichten230 ,240 und der Schicht260 vorgesehen sein können. - Es gilt also: Die vorliegende Erfindung stellt eine Technik zum Verbessern des Transistorverhaltens eines n-Kanaltransistors in stark skalierten Halbleiterbauelementen bereit, indem ein zusätzliches dielektrisches Material auf zuvor strukturierten dielektrischen Schichten mit unterschiedlicher Art innerer Verspannung gebildet wird, wobei das zusätzliche dielektrische Material einen deutlich geringeren inneren Verspannungspegeln im Vergleich zu den Verspannungsschichten aufweist, wodurch ein im Wesentlichen neutrales Verspannungsverhalten bereitgestellt wird. Es wurde erkannt, dass diese zusätzliche dielektrische Schicht zu einem Leistungszuwachs für n-Kanaltransistoren führt. Somit können Prozessbeschränkungen, die durch eine gewisse Bauteilkonfiguration und die Fähigkeiten der jeweiligen Abscheideprozesse auferlegt werden, möglicherweise in Verbindung mit nachfolgenden Prozessen, etwa die Herstellung von Ätzindikatorschichten, Ätzstoppschichten, und dergleichen, die optional während des Strukturierens der anfänglichen dielektrischen Schichten mit unterschiedlicher Verspannung vorgesehen werden, eingehalten werden, indem beispielsweise eine geringere Schichtdicke für die eigentlichen verspannungsinduzierenden Schichten verwendet wird. Die zusätzliche dielektrische Schicht kann damit in lokaler Weise für verbesserte Verformungsbedingungen in n-Kanaltransistoren sorgen, während das Leistungsverhalten der p-Kanaltransistoren im Wesentlichen nicht beeinflusst wird. Ferner kann die zusätzliche Schicht als eine Pufferschicht in Bezug auf weitere Oberflächenbehandlungen dienen, die im Hinblick auf Prozess- und Bauteilverbesserungen wünschenswert sind, ohne im Wesentlichen die Gesamtverspannungsbedingungen auf Transistorebene zu beeinflussen. Beispielsweise können Plasmabehandlungen, thermische Behandlungen, Ionenimplantationen und dergleichen auf der Grundlage der zusätzlichen dielektrischen Schicht ausgeführt werden, während das gewünschte Verspannungsverhalten und damit das Leistungsverhalten durch die zusätzliche dielektrische Schicht „konserviert” wird Beispielsweise zeigen Messungen einen Gesamtleistungszuwachs von ungefähr 4% für n-Transistoren an, ohne dass ein Verlust für die p-Transistoren hervorgerufen wird, wobei Bauteile berücksichtigt werden, die die zusätzliche dielektrische Schicht aufweisen, im Vergleich zu Bauelementen ohne diese Schicht berücksichtigt werden.
- Das Vorsehen des zusätzlichen Materials kann vorteilhafter Weise mit einer beliebigen geeigneten Strukturierungssequenz kombiniert werden, um unterschiedlich verspannte dielektrische Schichten über unterschiedlichen Transistorarten vorzusehen, unabhängig von der entsprechenden angewendeten Prozesssequenz. D. h., das kompressive dielektrische Material kann zuerst vorgesehen werden und nachfolgend wird ein zugverspanntes dielektrisches Material strukturiert, wobei danach ein oder mehrere zusätzliche schwächerverspannte dielektrische Materialien mit kompressiver Verspannung und/oder Zugverspannung vorgesehen werden. In ähnlicher Weise kann eine Sequenz angewendet werden, in der das zugverspannte dielektrische Material zuerst vorgesehen wird, woran sich das kompressive dielektrische Material anschließt, während das zusätzliche dielektrische Material mit einer geringeren Zugverspannung oder Druckverspannung vorgesehen wird. Dabei wird dieses mit einer lokal verringerten Verspannung abhängig von den Prozess- und Bauteilerfordernissen vorgesehen. Somit wird eine sehr effiziente Prozesssequenz zur Herstellung eines stark verspannten Materials in einer Weise bereitgestellt, die mit der Bauteilgeometrie verträglich ist, während zusätzlich das Leistungsverhalten der n-Kanaltransistoren verbessert wird.
Claims (12)
- Verfahren mit: Bilden einer ersten verspannungsinduzierenden Schicht (
240 ) über einem ersten Transistor (220a ), der über einem Substrat (201 ) ausgebildet ist, wobei die erste verspannungsinduzierende Schicht eine erste Art an Verspannung erzeugt; Bilden einer zweiten verspannungsinduzierenden Schicht (230 ) über einem zweiten Transistor (220b ), wobei die zweite verspannungsinduzierende Schicht eine zweite Art an Verspannung erzeugt, die ungleich der ersten Art an Verspannung ist; Bilden einer dritten dielektrischen Schicht (260 ) über dem ersten und dem zweiten Transistor; Bilden eines Zwischenschichtdielektrikumsmaterials (250 ) über dem ersten und dem zweiten Transistor; und Bilden von Kontaktöffnungen (251 ), die eine Verbindung zu dem ersten und dem zweiten Transistor herstellen, durch Verwenden der dritten dielektrischen Schicht als ein Ätzstoppmaterial; wobei der erste Transistor (220a ) ein n-Kanaltransistor ist und der zweite Transistor (220b ) ein p-Kanaltransistor ist oder umgekehrt; und das Bilden der dritten dielektrischen Schicht umfasst: Abscheiden von Material der dritten Schicht (260 ) über dem ersten und dem zweiten Transistor (220a ,220b ), wobei die dritte dielektrische Schicht eine Verspannung der ersten oder zweiten Art, jedoch geringer als diejenige der ersten und zweiten verspannungsinduzierenden Schicht, aufweist, und Behandeln (207 ) des Abscheidematerials, um die Verspannung der ersten oder zweiten Art oberhalb des ersten Transistors so einzustellen, dass die dritte dielektrische Schicht weniger Verspannung in der ersten verspannungsinduzierenden Schicht als in der zweiten verspannungsinduzierenden Schicht induziert. - Verfahren nach Anspruch 1, wobei die dritte dielektrische Schicht aus Siliziumnitrid aufgebaut ist.
- Verfahren nach Anspruch 1, wobei die dritte dielektrische Schicht Silizium und Kohlenstoff aufweist.
- Verfahren nach Anspruch 1, wobei die Behandlung das Ausführen eines Ionenimplantationsprozesses umfasst.
- Verfahren nach Anspruch 1, wobei die erste und die zweite verspannungsindudzierende Schicht Silizium und Stickstoff aufweisen.
- Verfahren nach Anspruch 1, wobei die erste und/oder die zweite verspannungsinduzierende Schicht Silizium und Kohlenstoff aufweist.
- Verfahren nach Anspruch 1, wobei eine Dicke der dritten dielektrischen Schicht 100 nm oder kleiner ist.
- Halbleiterbauelement mit: einer ersten dielektrischen Schicht (
240 ), die über einem ersten Transistor (220a ) ausgebildet ist, wobei die erste dielektrische Schicht eine erste Art an Verspannung hervorruft; einer zweiten dielektrischen Schicht (230 ), die über einem zweiten Transistor (220b ) ausgebildet ist, wobei die zweite dielektrische Schicht eine zweite Art an Verspannung hervorruft, die sich von der ersten Art unterscheidet; wobei der erste Transistor (220a ) ein n-Kanaltransistor ist und der zweite Transistor (220b ) ein p-Kanaltransistor ist oder umgekehrt; und einer dritten dielektrischen Schicht (260 ), die auf der ersten und der zweiten dielektrischen Schicht gebildet ist, wobei die dritte dielektrische Schicht die erste oder zweite Art von Verspannung, aber geringer als diejenige der ersten und zweiten verspannungsinduzierenden Schicht, aufweist und weniger Verspannung in der ersten verspannungsinduzierenden Schicht als in der zweiten verspannungsinduzierenden Schicht induziert; und einem Zwischenschichtdielektrikumsmaterial (250 ), das über der dritten dielektrischen Schicht gebildet ist, wobei das Zwischenschichtdielektrikumsmaterial eine Dicke aufweist, die größer ist als eine kombinierte Dicke der ersten und der zweiten dielektrischen Schicht. - Halbleiterbauelement nach Anspruch 8, wobei die dritte dielektrische Schicht aus Siliziumnitrid aufgebaut ist.
- Halbleiterbauelement nach Anspruch 8, wobei der erste und der zweite Transistor eine Gatelänge von 50 nm oder weniger aufweisen.
- Halbleiterbauelement nach Anspruch 8, wobei die erste und die zweite dielektrische Schicht Silizium und Stickstoff enthalten.
- Halbleiterbauelement nach Anspruch 8, wobei eine kombinierte Dicke der ersten und der dritten dielektrischen Schicht 200 nm oder weniger beträgt.
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| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8127 | New person/name/address of the applicant |
Owner name: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY |
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Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUSSER, |
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| R018 | Grant decision by examination section/examining division | ||
| R020 | Patent grant now final |
Effective date: 20111029 |
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