KR20100049509A - 반도체 디바이스의 듀얼 스트레스 라이너 위에 추가적인 층을 사용함으로써 향상된 ｎ­채널 트랜지스터의 트랜지스터 성능 - Google Patents

반도체 디바이스의 듀얼 스트레스 라이너 위에 추가적인 층을 사용함으로써 향상된 ｎ­채널 트랜지스터의 트랜지스터 성능 Download PDF

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Abstract

서로 다른 진성 스트레스를 가진 유전체 라이너들(230, 240)을 패터닝 한 후, 실리콘 질화물과 같은 추가적인 유전체 물질(260)을 형성함으로써, 실질적으로 P-채널 트랜지스터(220B)의 성능에 손실을 주지 않은채, N-채널 트랜지스터(220A) 성능이 현저히 증가될 수 있다.

Description

반도체 디바이스의 듀얼 스트레스 라이너 위에 추가적인 층을 사용함으로써 향상된 Ｎ­채널 트랜지스터의 트랜지스터 성능{ENHANCED TRANSISTOR PERFORMANCE OF N-CHANNEL TRANSISTOR BY USING AN ADDITIONAL LAYER ABOVE A DUAL STRESS LINER IN A SEMICONDUCTOR DEVICE}
일반적으로, 본 발명은 집적 회로 분야에 관한 것이며, 보다 자세히는, 트랜지스터 위에 형성된 스트레스된 유전체층(stressed dielectric layer)(예를 들어, 상이한 트랜지스터 타입의 채널 영역들 내에 상이한 타입의 스트레인을 형성하기 위해 사용되는 스트레스된 접촉 식각 정지층(stressed contact etch stop layer))에 기초한 전계 효과 트랜지스터의 제조에 관한 것이다.
집적 회로는 일반적으로 특정한 회로 레이아웃에 따라 주어진 칩 영역 위에 위치된 다수의 회로 소자들을 포함하여 구성되며, 여기서, 전계 효과 트랜지스터는 복잡한 회로들내의 하나의 주요한 회로 소자를 나타낸다. 일반적으로, 마이크로프로세서, 저장용 칩 등과 같은 전계 효과 트래지스터 기반의 복잡한 회로들에 대하여 다수의 공정 기술들이 현재 실시되고 있다. 그중에서 CMOS 기술이 가장 유망한 기술인바, 이는 구동 속도 및/또는 소비전력 및/또는 비용 효율적인 측면에서 우수한 특성을 갖기 때문이다. CMOS 기술을 이용하여 복잡한 집적 회로들을 제조하는 동안, 수백만개의 상보형 트랜지스터들, 즉 N-채널 트랜지스터들 및 P-채널 트랜지스터들이 결정질 반도체층을 포함하는 기판상에 형성된다. N-채널 트랜지스터인지 또는 P-채널 트랜지스터인지에 상관없이, 전계 효과 트랜지스터는 일명 PN 접합을 포함하는바, 상기 PN 접합은, 강하게 도핑된(highly doped) 드레인 및 소스 영역들과 상기 드레인 및 소스 영역 사이에 배치된 반대로 도핑된(inversely doped) 또는 약하게 도핑된 채널 영역간의 인터페이스(interface)에 의해 형성된다.
채널영역의 전도성, 즉 전도성 채널의 전류 구동 능력은, 채널영역 위에 형성되어 있으며 얇은 절연층에 의해 상기 채널영역으로부터 분리되어 있는 게이트 전극에 의해 제어된다. 적절한 제어 전압을 게이트 전극에 인가하여 전도성 채널이 형성되면, 채널영역의 전도성은 도판트(dopant) 농도와 다수 전하 캐리어의 이동도에 따라 달라지며, 또한 트랜지스터 폭 방향으로 채널영역이 소정만큼 확장된 부분에 대해서는, 채널 길이라고도 지칭되는 소스 영역과 드레인 영역 사이의 거리에 따라 달라진다. 따라서, 채널영역의 전체적인 전도성은, 제어 전압을 게이트 전극에 인가하자마자 절연층 하부에 전도성 채널을 빠르게 형성하는 능력과 함께, MOS 트랜지스터의 성능을 실질적으로 결정한다. 그러므로, 채널 길이의 감소 및 이와 관련된 채널 저항의 감소는 집적회로의 동작 속도를 증가시키기 위한 주요한 설계 기준이 되어왔다.
그러나, 트랜지스터 치수(transistor dimensions)의 축소는 이와 관련한 복수의 문제점(issue)들을 수반하는바, MOS 트랜지스터의 채널 길이를 지속적으로 감소시킴으로써 얻을 수 있는 장점을 과도하게 상쇄시키지 않기 위해서는 이들 문제 점들이 해결되어야 한다. 감소된 게이트 길이와 관련된 한가지 문제점은 소위 단 채널 효과의 발생으로서, 단 채널 효과는 결과적으로 채널 전도성의 제어성을 감소시킬 수 있다. 단 채널 효과는 특정 설계 기법에 의해 대응(counter)될 수 있다. 그러나, 그러한 기법들 중 일부는, 채널 전도성의 감소에 의해 달성될 수 있으므로, 임계 치수의 감소에 의해 얻어지는 장점들을 부분적으로 상쇄한다.
이러한 현상으로 인하여, 트랜지스터의 치수를 줄이는 것 뿐만아니라 주어진 채널 길이에 대해 채널 영역에서의 전하 캐리어 이동도를 증가시킴으로써, 구동 전류 성능을 증가시키고 트랜지스터 성능을 증가시켜, 트랜지스터 소자들의 디바이스 성능을 향상시키는 방법이 제시되어 왔다. 예를 들어, 채널 영역 내부에 신장성(tensile) 또는 압축성(compressive) 스트레인(strain)을 생성함으로써 채널 영역 내의 격자 구조(lattice structure)가 변경될 수 있으며, 결과적으로 전자 그리고 정공(hole) 각각의 이동도가 변경된다. 예를 들어, 표준적인 결정학적 구조(standard crystallographic configuration)을 갖는 실리콘층의 채널 영역 내에 신장성 스트레인을 생성하는 것은 전자의 이동도를 증가시킬 수 있는바, 이는 N-타입 트랜지스터들의 대응하는 전도성이 증가되게 한다. 다른 한편으로, 채널 영역 내의 압축성 스트레인은 정공들의 이동도를 증가시킬 수 있으며, 이에 의해 P-타입 트랜지스터의 성능을 향상시키는 잠재성을 제공한다.
이와 관련하여 한가지 효율적인 기법은, 기본 트랜지스터 구조 위에 형성된 유전체층 스택의 스트레스 특성들을 조정함으로써 서로 다른 트랜지스터 소자들의 채널 영역 내에 요구되는 스트레스 조건들을 생성할 수 있게 하는 기법이다. 유전 체층 스택은 일반적으로, 트랜지스터에 가까이 위치될 수 있으며 게이트와 드레인 그리고 소스 단자들에 대한 접촉 개구들을 형성하기 위하여 각각의 식각 공정을 제어하는데에 사용될 수 있는 유전체층을 포함한다. 따라서, 식각 정지 층이라 지칭될 수 있는 이 층의 내부 스트레스를 개별적으로 조정함으로써, 그리고 N-채널 트랜지스터 위에 내부 신장성 스트레인(internal tensile strain)을 가진 접촉 식각 정지층을 위치시키는 반면 P-채널 트랜지스터 위에 내부 압축성 스트레스(internal compressive stress)를 가진 접촉 식각 정지층을 위치시킴으로써, 각각의 채널 영역들 내에 압축성 및 신장성 스트레인이 각각 생성되어, 채널 영역들 내의 기구적 스트레스의 효과적인 제어(즉, 효과적인 스트레스 공학)가 달성될 수 있다.
일반적으로, 접촉 식각 정지층은 트랜지스터 위에(즉, 게이트 구조 및 드레인 및 소스 영역 위에) 플라즈마 증진 화학적 기상 증착 공정(PECVD)을 행함으로써 형성될 수 있으며, 여기서, 예를 들어, 실리콘 이산화물에 대한 높은 식각 선택도로 인하여 실리콘 질화물이 사용될 수 있으며, 실리콘 질화물은 잘 확립된 층간 유전체 물질이다. 더욱이, PECVD 실리콘 질화물은 예를 들어, 2 기가 파스칼(GPa) 또는 실질적으로 더 높은 압축성 스트레스, 그리고 1GPa 및 그보다 현저히 높은 신장성 스트레스의 높은 진성(intrinsic) 스트레스로 증착될 수 있으며, 여기서 진성 스트레스의 종류 및 크기는 적절한 증착 파라미터들을 선택함으로써 효과적으로 조정될 수 있다. 예를 들어, 이온 타격(ion bombardment), 증착 압력(deposition pressure), 기판 온도, 가스 유속 등이 요구되는 진성 스트레스를 달성하기 위해 사용될 수 있는 각각의 파라미터들을 나타낸다.
65nm 기술 및 그보다 더 진보된 기법을 사용하여 디바이스 치수들이 점점 더 스케일될 때, 종래의 기법들은, 두 가지 타입의 스트레스된(stressed) 층들을 형성하는 동안, 증착 공정에 관련된 제한된 등각 증착(conformal deposition) 성능으로 인하여, 감소된 효율성을 겪을 수 있는바, 상기 제한된 등각 증착 성능은, 도 1a-1c를 참조로 보다 상세히 설명될 바와 같이 스트레스된 층을 패터닝하고 접촉 개구들을 형성하기 위한 후속적인 공정 단계들 동안, 각각의 공정의 비균일성(non-uniformities)을 야기할 수 있다.
도 1a는 제1 디바이스 영역(120A) 및 제 2 디바이스 영역(120B) 위에 스트레스 유발층(stress-inducing layer)을 형성하기 위한 특정 제조 단계에서의 반도체 디바이스(100)의 단면도를 개략적으로 도시한다. 일반적으로 각각의 트랜지스터 소자들을 나타내는 제1 디바이스 영역(120A) 및 제2 디바이스 영역(120B)은, 실리콘 기반의 층(silicon-based layer)과 같은 반도체층(102)을 포함하는 기판(101) 위에 형성될 수 있는바, 만약 SOI(silicon-on-insulator) 구조가 고려된다면, 상기 반도체층(102)은 적절한 매립 절연층에 의해 기판(101)으로부터 분리될 수 있다. 도시된 실시예에서, 제1 디바이스 영역(120A) 및 제2 디바이스 영역(120B)은 고려되는 기법의 디자인 룰에 따른 측방향 거리(lateral distance)를 가진 복수의 트랜지스터 소자들을 포함할 수 있다. 제1 디바이스 영역(120A) 및 제2 디바이스 영역(120B)의 트랜지스터들은 각각의 게이트 절연층(123) 위에 형성된 게이트 전극(121)을 포함할 수 있는바, 상기 게이트 절연층들은 게이트 전극(121)을 대응하는 채널 영역(124)으로부터 분리하며, 상기 채널 영역(124)은 각각의 드레인/소스 영역들(125) 사이에 측방향으로 위치한다. 더욱이, 측벽 스페이스 구조(122)가 게이트 전극(121)의 측벽 위에 형성될 수 있다. 일반적으로, 드레인 및 소스 영역(125)과 게이트 전극(121)의 전도성을 향상시키기 위하여, 금속 실리사이드 영역(도시 되지 않음)들이 드레인 및 소스 영역(125)과 게이트 전극(121) 내에 제공될 수 있다. 반도체 디바이스(100)는 게이트 길이(즉, 도 1a에서, 게이트 전극(121)의 수평방향 신장부)와 같은 임계 치수가 약 50nm 또는 그보다 현저히 짧은 진보된 디바이스를 나타낸다. 결과적으로, 각각의 트랜지스터 소자들 사이의 거리(즉, 촘촘하게 이격된(closely spaced) 트랜지스터 소자들의 이웃하는 측벽 스페이서 구조들(122) 사이의 측방향 거리)는 약 100nm 또는 심지어 그 이하일 수 있으며, 여기서, 디바이스 구조에 따라, 복수의 촘촘하게 이격된 회로 소자들이 고밀도의 디바이스 영역 내에 제공될 수 있다.
제1 디바이스 영역(120A) 및 제2 디바이스 영역(120B)은 필요한 경우에, 적절한 분리 구조(도시되지 않음)에 의해 분리될 수 있음이 이해되어야 한다. 더욱이, 도 1a에 도시된 제조 단계에서, 높은 진성 스트레스를 포함하는 실리콘 질화물층(130)이 제1 디바이스 영역(120A) 및 제2 디바이스 영역(120B) 위에 형성될 수 있으며, 실리콘 이산화물을 포함하는 식각 표시자 층(131)이 그 뒤에 형성된다. 필요하다면, 제1 및 제2 디바이스 영역들(120A, 120B) 내의 실리콘 질화물층(130)과 각각의 트랜지스터 소자들 사이에 적절한 두께 및 밀도의 실리콘 이산화물층과 같은 식각 정지층이 제공될 수 있음이 이해되어야 한다.
도 1a로부터 명백한 바와 같이, 이웃 트랜지스터 소자들 사이의 간격을 감소 시킴으로 인하여, 실리콘 질화물층(130)은, 심(seam)(132)이라고도 지칭되는 테이퍼된 리세스들(tapered recesses)이 촘촘하게 이격된 트랜지스터 소자들 사이에 형성될 수 있는 각각의의 표면 토폴로지를 정의할 수 있으며, 트랜지스터 소자들 사이의 간격이 실리콘 질화물층(130)의 층 두께의 두 배 일 수 있으므로, 상기 토폴로지는 제한된 등각 충전(conformal fill) 특성과 결합하여, 보이드(132A) 등과 같은 결함을 야기할 수 있다. 더욱이, 심(132)에서의 뚜렷한 표면 토포그래피로 인하여, 실리콘 이산화물층(131)은 이 영역에서 현저히 증가된 두께를 가질 수 있는바, 다른 영역들에 비해 국부적으로 상이한 증착 조건들로 인하여, 상기 두께는 층(130)의 후속적인 패터닝 동안, 비-균일부들을 식각하는데에 기여할 수 있다.
더욱이, 이 제조 단계에서, 반도체 디바이스(100)는, 제2 디바이스 영역(120B)을 덮는 반면 제1 디바이스 영역(120A)을 노출하는 레지스트 마스크(103)를 포함할 수 있다. 이 경우에, 실리콘 질화물층(130)의 진성 스트레스는 제2 디바이스 영역(120B)에서의 트랜지스터 성능을 향상시키기 위하여 적절하게 선택될 수 있는 것으로 가정된다.
도 1a에 도시된 것과 같은 반도체 디바이스(100)를 형성하기 위한 일반적인 공정 흐름은 다음의 공정들을 포함할 수 있다. 진보된 포토리쏘그래피, 증착, 산화 및 식각 기법을 포함한 잘 확립된 공정을 바탕으로, 게이트 전극(121) 및 게이트 절연층(123)이 형성되고, 패턴될 수 있다. 그 후, 요구되는 수직 및 측방향 도판트 프로파일을 확립하기 위하여, 잘 확립된 증착, 이방성 식각 공정 및 주입 시퀀스들을 바탕으로 드레인 및 소스 영역(125)이 측벽 스페이서 구조(122)와 함께 형성될 수 있다. 그 후, 필요하다면, 잘 확립된 기법들을 바탕으로 각각의 실리사이드 영역들이 형성될 수 있다. 이어서, 필요하다면, 대응하는 실리콘 이산화물 식각 정지층이 형성될 수 있으며, 실리콘 질화물층(130)의 증착이 그 뒤를 따른다. 실리콘 질화물 물질이 아래에 놓이는 물질들과 관련하여 증착됨에 따라, 실리콘 질화물 물질의 증착 중에, 캐리어 가스 및 반응성 가스, 기판 온도, 증착 압력 그리고 특히 증착 중의 이온 타격의 조합과 같은 각각의 공정 파라미터들이, 최종적으로 획득되는 물질의 진성 스트레스에 현저한 영향을 미칠 수 있다. 따라서, 제1 디바이스 영역(120A) 내의 트랜지스터의 성능을 향상시키기 위해, 적절한 파라미터 값들을 선택함으로써, 2GPa 그리고 심지어 그 이상에 이르는 압축 스트레스, 및 1GPa 또는 그보다 현저히 더 높은 신장성 스트레스와 같은 높은 수준의 진성 스트레스가 생성될 수 있다. 상기 실리콘 질화물 증착 공정의 덜 두드러진 등각성(conformality), 특정 층 두께 그리고 증가된 종횡비(도시된 바와 같이, 고밀도로 패킹된 디바이스 영역들 내에서 적절한 치수의 게이트 높이에서 이웃하는 트랜지스터 소자들 사이의 거리가 축소됨으로써 야기되는 고도로 스케일된 디바이스에서 발생하는 증가된 종횡비)로 인하여, 실리콘 질화물 물질은 인접하게 이격된 트랜지스터 소자들 사이에서 측방향의 성장 방향으로 머지(merge)될 수 있으며, 이에 의해 각각의 심(131)을 형성하거나 또는 각각의 돌출부(overhang)가 형성될 수 있으며, 이 결과 보이드(132A)가 형성될 수 있다. 따라서, 실리콘 이산화물층(132)의 후속적인 증착에서, 심(131)에서의 국부적 증착 조건들이 층 두께의 비 균일성을 초래할 수 있으며, 이에 의해 실리콘 이산화물의 두께가 현저히 증가될 수 있으며, 이 두께는 심(131)로부터 먼 영역들에서 3배 내지 4배 두께에 이를 수 있다. 반면, 보이드(132A)는 나중 단계에서 행해질 접촉 식각 공정에서의 식각 비-균일부(etch non-uniformity)들을 형성할 수 있다.
실리콘 이산화물층(132)의 증착 후, 잘 확립된 포토리쏘그래피 기법을 바탕으로 레지스트 마스크(103)가 형성될 수 있다. 그 후, 층(130, 131)의 일부를 제거하고 제2 디바이스 영역(120B)을 형성하기 위하여 적절히 설계된 식각 공정이 행해질 수 있다. 대응하는 식각 공정 동안, 층(131)의 실리콘 이산화물이 먼저 제거될수 있으며, 실리콘 질화물층(130)의 물질을 제거하기 위한 선택적 식각 공정이 그 뒤를 따르고, 여기서, 필요하다면 대응하는 식각 공정이 식각 정지층에 기초하여 제어될 수 있다. 심(132)에서 실리콘 이산화물 층(131)의 현저히 증가된 층 두께로 인하여, 층(131)을 제거할 때 식각 공정 동안 물질이 완전히 제거될지 않을 수 있으며, 그럼으로써 실리콘 질화물층(130)의 노출부를 제거하기 위한 후속적인 식각 공정 동안 선택적 식각 화학물이 현저히 차단된다.
결과적으로, 제1 디바이스 영역(120A) 내의 트랜지스터들 사이에는 각각의 물질 잔류물(material residual)이 남아있을 수 있으며, 이는 결과적으로 다음의 공정(예를 들어, 제1 디바이스 영역(120A) 내의 트랜지스터들의 트랜지스터 성능을 향상시키기 위해 설계된 높은 진성 스트레스 유전체 층의 추가적인 증착 공정) 동안 각각의 비균일부를 야기할 수 있다.
도 1b는 더 진행된 제조 단계에서의 반도체 디바이스(100)를 개략적으로 도시한다. 도시된 바와 같이, 제2 유전체층(140)은 층(131, 130)의 물질을 포함하며 또한 도면부호 132로도 표시된 대응하는 잔류 물질과 함께 제1 및 제2 디바이스 영역(120A, 120B) 위에 형성될 수 있으며, 한편 각각의 결함부(즉, 보이드(132A))가 제2 디바이스 영역(120B) 내에 여전히 존재할 수 있다. 결과적으로, 잔류 물질(132)(상기 잔류 물질은 서로 다른 물질들로 구성될 수 있으며, 앞서서 설명된 바와 같이 층(140)의 주변 물질과 비교하여 다른 종류의 진성 스트레스를 가질 수 있음)로 인하여, 각각의 스트레스 전이 메커니즘(stress transfer mechanism)이 저하될 수 있는 반면, 추가적으로, 상기 잔류물질(132)은 각각의 접촉 개구부들을 형성하기 위한 후속 패터닝 시퀀스에서 각각의 식각 비균일부들을 제공할 수 있다. 마찬가지로, 제2 디바이스 영역(120B) 내의 보이드(132A)는 또한 후속 공정 중에 식각 균일성을 저하시킬 뿐만아니라 결과적으로 스트레스 전이 메커니즘을 감소시킬 수 있다. 또한, 도 1b에 도시된 제조 단계에서, 제2 디바이스 영역(120B) 내에 노출된 층(140) 부분을 제거하기 위한 대응하는 식각 공정(105) 중에 유전체층(140)을 보호하기 위해 대응하는 레지스트 마스크(104)가 제공된다.
제2 유전체층(140)의 형성과 관련하여, 층(130)과 관련하여 앞서서 설명된것과 실질적으로 동일한 기준이 적용된다. 따라서, 층(140)의 증착 중에, 각각의 공정 파라미터들이 적절한 방식으로 조정될 수 있으며, 따라서 요구되는 높은 진성 스트레스가 달성될 수 있다. 복잡한 애플리케이션들에서(즉, 약 50nm 이하의 피처 사이즈의 반도체 디바이스에서), 층(140)의 노출 부분들을 실질적으로 완전히 제거하는 것은 층(130)의 증착 중에 발생된 표면 토포그래피와 결합하여, 소정의 디바이스 지오메트리에 대한 후속적인 증착의 증착 성능에 따라 달라질 수 있으므로, 층(140)을 형성하기 위한 증착 공정의 갭 충전 성능이 또한 식각 공정(105) 중에 중요한 역할을 할 수 있다. 따라서, 층(140)의 두께는 전체 스트레스 전이 메커니즘에 부정적 영향을 주지 않으면서 제2 디바이스 영역(120B)의 층(140)을 실질적으로 완전히 제거하기 위하여 지정된 제한범위 내에 있어야 한다. 따라서, 공정(105)(식각 표시자(131)를 바탕으로 제어될 수 있음)에 의해 층(140)의 노출부를 효과적으로 제거하기 위하여, 층(140)의 증착에 대해 각각 높은 수준의 균일성이 요구될 수 있으며, 따라서, 층(130)의 물질을 과도하게 제거하지 않은채 층(140)의 물질을 실질적으로 완전히 제거하기 위하여 적절하게 균일한 층 두께가 요구된다.
도 1c는 더욱 진행된 제조 단계에서의 디바이스(100)를 개략적으로 도시하며, 여기서 예를 들어, 실리콘 이산화물로 구성된 대응하는 층간 유전체 물질(150)이 제1 및 제2 유전체층(130, 140) 위에 형성될 수 있다. 유전체 물질(150)은 TEOS 등을 바탕으로한 서브-대기 증착 공정들과 같은 잘 확립된 기법들을 바탕으로 형성될 수 있으며, 필요하다면 각각의 평탄화 공정들이 그 뒤를 따른다. 그 후, 각각의 접촉 개구부들(151)이 형성될 수 있으며, 일부 경우(예를 들어, 고밀도 RAM 영역)에는, 근접하게 이격된 트랜지스터들 사이에 위치된 영역들에서 디바이스층에 연결된다. 따라서, 대응하는 불규칙부(132, 132A)들은 또한 대응하는 공정에 영향을 미칠 수 있으며, 이에 의해 결과적으로 접촉부들의 신뢰성을 감소시키거나 심지어 전체적인 접촉부 결함을 야기한다.
결과적으로, 추가적인 디바이스 스케일링에 따라, 높은 진성 스트레스를 지닌 유전체 물질들에 대한 증착 공정들 각각의 제약 조건은, 진보된 디바이스 기하 구조에서 발생되는 증가된 종횡비에 부합되기 위한 층 두께의 감소를 요구할 수 있다. 그러나, 이 경우에, 스트레스된 유전체 물질들에 의해 유발되는 각각의 스트레인이 또한 현저히 감소될 수 있으며, 이에 의해 트랜지스터 성능이 또한 감소될 수 있다. 그러므로, 디바이스 치수들의 계속적인 축소에도 불구하고 트랜지스터들의 동작 속도를 향상시키는 것은 중요한 디자인 기준이며, 따라서 이웃 디바이스들 사이의 감소된 피치에 부합되기 위한 물질의 감소와 관련하여, 위에서 설명된 듀얼 스트레스 라이너 기법(dual stress liner approach)의 채택이 요구된다.
본 개시는 위에서 표시된 하나 이상의 문제점들의 영향을 방지하거나 적어도 줄일 수 있는 다양한 방법들 및 디바이스들에 관한 것이다.
하기에서는 본 발명의 몇가지 양상들에 대한 기본적인 이해를 제공하기 위하여 본 발명의 간략화된 개요가 제시된다. 이 개요는 본 발명의 전체적인 개괄은 아니다. 이 개요는 본 발명의 키 또는 결정적인 요소들을 나타내거나 본 발명의 범주를 결정짓기 위하여 의도된 것이 아니다. 본 개요의 유일한 목적은 나중에 논의될 보다 상세한 설명의 도입부로서 간략한 형태로 몇가지 개념들을 제시하는 것이다.
일반적으로, 본 발명의 내용은 N-채널 트랜지스터의 속도를 증가시키기 위한 향상된 스트레스 라이너 기법을 제공함으로써 고도로 스케일된(highly scaled) 반도체 디바이스들 내의 스트레인 유발 메커니즘의 효율성 감소 문제를 해소하며, 또한, 이에 의해 논리 CMOS 디바이스들의 전체적인 속도를 향상시키는 것이다. 이를 위하여, N-채널 트랜지스터들의 트랜지스터 성능을 향상시키는 한편 감소된 디바이스 치수에 부합되게 하기 위하여, 각각의 트랜지스터 디바이스들 위에 상이하게 스트레스된 유전체 층들을 형성하는 패터닝 시퀀스가 설계된다. 즉, 두 유전체 물질들 모두의 효율적인 증착을 가능하게 해주는 공정 파라미터들을 바탕으로, 두 개의 상이하게 스트레스된 유전체층들을 제공하기 위한 패터닝 시퀀스가 행해질 수 있으며, 여기서, 이 층들 중 원치 않는 부분들을 제거한 후, 앞에서 형성된 식각 정지 물질들에 비해 현저히 감소된 내부 스트레스 레벨을 가지는 적어도 하나의 추가적인 유전체 물질 식각 정지 물질이 대응하는 공정 마진 내에서 형성될 수 있고, 이에 의해, N-타입 트랜지스터의 스트레인 유발 메커니즘을 현저히 향상시키면서도 추가적인 공정 동안 모든 패터닝 유발 비균일부들을 감소시킬 수 있게 된다. 결과적으로, 상이하게 스트레스된 유전체층들에 대해 적절한 패터닝 기법이 일단 확립되면, 각각의 공정 시퀀스가 임의의 추가적인 스케일된 디바이스들에 쉽게 채택될 수 있다.
본 명세서에 개시된 한가지 예시적인 방법은, 기판 위에 형성된 제1 트랜지스터 위에 제1 스트레스 유발층을 형성하는 단계를 포함하며, 여기서, 상기 제1 스트레스 유발층은 제1 타입의 스트레스를 발생시킨다. 상기 방법은 또한 제2 트랜지스터 위에 제2 스트레스 유발층을 형성하는 단계를 더 포함하며, 여기서, 상기 제2 스트레스 유발층은 제1 타입의 스트레스가 아닌 제2 타입의 스트레스를 발생시킨다. 더욱이, 제3 유전체층이 제1 트랜지스터 및 제2 트랜지스터 위에 형성되며, 여기서 제3 유전체층은 제1 트랜지스터 위에서 제1 및 제2 스트레스 유발층의 내부 스트레스 레벨보다 작은 내부 스트레스를 가진다. 더욱이, 층간 유전체 물질이 제1 및 제2 트랜지스터들 위에 형성되며, 제1 및 제2 스트레스 유발층 및 제3 유전체층을 식각 정지 물질로서 사용하여, 제1 및 제2 트랜지스터에 연결되는 접촉 개구부들이 형성된다.
본 명세서에서 개시되는 또 다른 예시적인 방법은, P-채널 트랜지스터 위에 제1 유전체층을 형성하는 단계를 포함하며, 여기서 상기 제1 유전체층은 P-채널 트랜지스터의 채널 영역 내에 압축성 스트레인을 유발한다. 상기 방법은 N-채널 트랜지스터 위에 제2 유전체층을 형성하는 단계를 더 포함하며, 여기서 상기 제2 유전체층은 N-채널 트랜지스터의 채널 영역 내에 신장성 스트레인을 유발한다. 또한, 상기 방법은 상기 P-채널 트랜지스터와 N-채널 트랜지스터 위에 제3 유전체층을 형성하는 단계를 포함하며, 여기서 상기 제3 유전체층은 제1 및 제2 유전체 층의 내부 스트레스 레벨보다 작은 내부 스트레스 레벨을 가진다. 추가적으로, 층간 유전체 물질이 제3 유전체층 위에 증착된다.
본 명세서에 개시된 예시적인 반도체 디바이스는 제1 트랜지스터 위에 형성된 제1 유전체층을 포함하며, 여기서 상기 제1 유전체층은 제1 타입의 스트레스를 유발한다. 상기 디바이스는 제2 트랜지스터 위에 형성된 제2 유전체층을 더 포함하며, 여기서 제2 유전체층은 제1 타입의 스트레스가 아닌 제2 타입의 스트레스를 유발한다. 더욱이, 상기 반도체 디바이스는 제1 및 제2 유전체층들 위에 형성된 제3 유전체층을 더 포함하며, 여기서 제3 유전체층은 상기 제1 및 제2 유전체층들의 내부 스트레스 레벨보다 작은 스트레스 레벨을 갖는다. 반도체 디바이스는 제3 유전체층 위에 형성된 층간 유전체 물질을 더 포함하며, 여기서 상기 층간 유전체 물질의 두께는 제1 유전체 층과 제3 유전체 층의 결합 두께 보다 크다.
본 개시는 첨부의 도면들과 함께 다음의 설명을 참조로 이해될 수 있으며, 도면들에서, 유사한 참조 부호들은 유사한 요소들을 나타낸다.
도 1a-1c는 종래의 방법에 따라 촘촘하게 이격된 트랜지스터 소자들을 포함하는 반도체 디바이스 내에 서로다르게 스트레스된 접촉 식각 정지층들을 형성하는 다양한 제조 단계들에서의 단면도를 도시한다.
도 2a-2b는, 본 명세서에 개시된 예시적인 실시예에 따라, 트랜지스터들 위에 상이한 진성 스트레스의 스트레스된 유전체 층들을 형성하고, 그 후 실질적으로 중간적인 스트레스 특성(neutral stress behavior)을 가지거나 감소된 스트레스를 지닌 버퍼 층을 형성하는 다양한 제조 단계들 동안, N-타입 트랜지스터와 P-타입 트랜지스터 각각을 포함하는 디바이스 영역들의 단면도를 개략적으로 도시한다.
도 2c는 반도체 디바이스의 단면도를 개략적으로 도시하며, 여기서 본 명세서에 개시된 예시적인 실시예들에 따라, 추가적인 유전체 층의 물질 특성들을 조정하기 위하여(예를 들어, 내부 스트레스 레벨의 조정), 증착 후에 추가적인 유전체 물질이 처리(treatment)된다.
도 2d는 개시된 추가적인 예시적인 실시예들에 따라, N-채널 트랜지스터 위의 추가적인 유전체 층의 내부 스트레스 레벨을 선택적으로 조정하기 위한 이온 타격(ion bombardment)에 의한 처리 중의 반도체 디바이스의 단면도를 개략적으로 도시한다.
도 2e는 개시된 추가적인 실시예에 따라, 스트레스된 유전체 층들 및 감소된 내부 스트레스 레벨을 가진 추가적인 유전체 층을 바탕으로 접촉 개구부들을 형성하기 위하여 패턴될 수 있는 층간 유전체 물질을 가진 반도체 디바이스의 단면도를 개략적으로 도시한다.
비록 본 명세서에 개시된 내용에 대한 다양한 수정 및 대안적인 형태가 가능하지만, 이것의 구체적인 실시예들이 도면에 예시로서 도시되었으며 본 명세서에서 상세히 설명된다. 그러나, 구체적인 실시예들에 대한 본 명세서의 기술은 본 발명을 개시된 특정 형태로 제한하려 의도된 것은 아니며, 그 반대로, 첨부의 청구항들에 의해 정의되는 것과 같은 본 발명의 범주 및 정신 내에 들어오는 모든 수정, 등가, 그리고 대안들을 포괄하도록 의도되었다.
본 발명의 다양한 실시예들이 하기에서 설명된다. 명료성을 위하여, 본 명세서에서 실제 실시예들의 모든 피쳐들이 설명되지는 않는다. 물론, 임의의 그러한 실제 실시예의 개발에서, 실시예들 마다 다른 시스템 또는 비지니스 관련 제약들에 대한 호환성과 같은 개발자의 구체적인 목표를 달성하기 위해서는, 다수의 구현별 특정(implementation-specific) 결정들이 이루어져야 하는 것을 알아야 한다. 또한, 그러한 개발 노력은 복잡하고 시간 소모적일 것이나, 그럼에도 불구하고 본 개시의 이점을 갖는 당업자들에게는 일상적인 일일 것이다.
본 명세서의 내용이 이제 첨부의 도면을 참조하여 설명될 것이다. 다양한 구조들, 시스템 및 디바이스들이 단지 예시의 목적으로, 그리고 당업자들에게 잘 알 려진 세부사항들로 본 개시를 모호하게 하기 않기 위하여 도면에 개략적으로 표현된다. 그러나, 본 개시의 예시적인 실시예들을 설명하고 묘사하기 위하여 첨부의 도면들이 포함된다. 본 명세서에서 사용된 단어 및 표현들은 그 단어 및 표현들이 당업자에 의해 이해되는 것과 같은 의미를 가지도록 이해되고 해석되어야 한다. 본 명세서에서의 용어 또는 구의 일관된 사용에 의해, 용어 또는 구의 특정 정의, 즉, 당업자들에 의해 이해되는 것과 같은 보통의 관습적인 의미들과 다른 정의가 의도되지는 않는다. 용어 또는 구가 특정 의미, 즉, 당업자에 의해 이해되는 것과 다른 의미를 가지는 한, 그러한 특정한 정의는, 직접적이고 명확하게 그 용어 또는 구의 특정 정의를 제공하는 정의적인 방식으로 본 명세서에서 명백히 설명될 것이다.
일반적으로, 본 발명의 내용은, 향상된 확장성(scalability)을 가진 듀얼 스트레스 라이너(dual stress liner) 기법을 바탕으로 하여, 촘촘하게 이격된 트랜지스터 소자들을 포함하는 디바이스 영역들 위에 스트레스 유발 층들을 형성하기 위한 향상된 공정 기법에 관한 것이다. 듀얼 스트레스 라이너 기법은 제1 타입 진성 스트레스의 제1 스트레스 유발 물질을 증착하는 단계와, 원치않는 디바이스 영역들로부터 상기 제1 물질을 제거하기 위하여 상기 제1 물질을 패터닝하는 단계와, 제2 타입 스트레스의 제2 스트레스 유발 물질을 증착하는 단계와, 그리고 상기 제1 물질 상에서 상기 제2 물질을 제거하는 단계를 포함하는 일련의 단계들로서 이해될 수 있다. 본 명세서에 개시된 양상들에 따르면, 패터닝 단계 동안 및 각각의 접촉 구조를 형성하기 위한 후속적인 공정 단계들 동안 임의의 비균일성을 현저히 감소시키기 위하여, 미리 형성된 스트레스된 라이너들 위에 추가적인 유전체 물질을 형 성하여 듀얼 스트레스 라이너의 일련의 단계들을 확장하는 것에 의해, 가능하게는 고도로 스트레스된 유전체 물질을 형성하기 위한 후속적인 패터닝 기법들과 함께 증착 공정의 특성들이 고려된다. 예시적인 실시예에서, 상기 추가적인 유전체 물질은 실리콘 질화물로 구성되며, 스트레스된 라이너들에 비해 낮은 진성 스트레스를 가짐으로써 상기 스트레스된 라이너들을 에워싸는 효과적인 "버퍼"를 형성한다. 추가적인 유전체 층(스트레스된 라이너들과 동일하거나 유사한 물질 조성으로 구성될 수 있음)의 제공은, P-채널 트랜지스터에는 실질적으로 영향을 미치지 않는 반면, N-채널 트랜지스터에는 현저한 게인 인 성능(gain inn performance)을 야기하는 것으로 알려져왔다. 따라서, 스트레스된 라이너들은 고도로 스케일된 디바이스들에 대한 스트레스 및 디바이스 요구조건들(즉, 감소된 스트레스 레벨의 추가층-또는 실질적으로 중간의(neutral) 스트레스 특성의 추가층-이 N-채널 트랜지스터 내의 신장성 스트레스가 효율적으로 스트레스 전이될 수 있게 해주는 반면, 스트레스된 라이너들을 형성하기 위한 증착 공정의 갭 충전 특성들을 지키면서 고도로 스트레스된 물질의 정합층(conform layer)이 제공될 수 있어야 하는 요구조건)에 부합하기 위하여, 공정 파라미터들에 기초하여 효율적으로 형성될 수 있다. 몇몇 양상들에서, 추가적인 유전체 층은 CPU 코어등과 같은 논리 회로를 포함하는 회로 영역들 내부의 신장성 스트레인을 향성시키기 위하여 그 내부에 선택적으로 제공될 수 있는 반면, RAM과 같은 다른 영역들 내에서는, 필요하다면 상기 추가적인 유전체층은 적절히 높은 압축성 스트레스로 제공될 수 있다. 따라서, 추가적인 유전체층이 향상된 균일성을 가진 실제 스트레스 라이너들을 형성할 수 있게 해줌으로써 또한 대 응하는 층간 유전체 물질 내에 접촉 개구부들의 후속적인 패터닝의 균일성을 향상시켜주며, 여기서, 상기 스트레스 라이너들 및 추가적인 유전체 층은 식각 정지층으로서 작용할 수 있다. 일부 예시적인 실시예들에서, 추가적인 유전체층을 증착하기 전에 추가적인 라이너가 형성될 수 있으며, 여기서 상기 라이너는 스트레스 라이너들 및 유전체층을 포함하는 유전체 스택의 개구부를 위한 식각 공정의 제어를 향상시키기 위해 사용될 수 있는바, 여기서 상기 추가적인 라이너는 상기 추가적인 유전체 층의 버퍼링 효과에 실질적으로 영향을 미치지 않는다.
다른 예시적인 실시예들에서, 추가적인 유전체 물질은, 효과적인 버퍼 물질로서 제공될 수 있는 한편, 동시에, 스트레스 라이너들과 추가적인 유전체층으로 구성된 유전체 층 스택을 통해 식각하기 위한 식각 공정 동안 다른 광학적 응답을 제공함으로써, 위에 놓인 층간 유전체 물질 내에 접촉 개구부들을 형성 할 때 높은 식각 정지 특성을 제공해 주고, 또한 결과적으로 추가적인 유전체층을 통해 식각할 때에 향상된 식각 제어가능성을 제공해준다.
도 2a는 반도체 디바이스(200)의 단면도를 개략적으로 도시한다. 상기 디바이스는 제1 디바이스 영역(220A) 및 제2 디바이스 영역(220B)을 포함하며, 이것들은 그 기본적인 디바이스 구조에 있어서, 그 내부에 하나 이상의 트랜지스터 소자들을 가지는 활성 영역에 대응한다. 따라서, 디바이스 영역들(220A, 220B)은 또한 적절한 경우에 트랜지스터(220A, 220B)라고 지칭될 수 있으며, 여기서, 영역(220A, 220B) 각각이 또한 복수의 트랜지스터 소자들을 포함할 수 있고, 이 복수의 트랜지스터 소자들이 분리 구조(도시되지 않음)와 접하거나 접하지 않을 수 있다. 트랜지 스터(220A, 220B)는 기판(201) 위에 위치될 수 있으며, 상기 기판은 예를 들어, 실리콘, 또는 그 위에 결정질 반도체층(202)이 형성된 절연 물질(이에 의해 각각의 SOI 구조가 형성됨)에 기초한 반도체 벌크 기판과 같은 임의의 적절한 캐리어 물질을 나타낼 수 있다. 일 예시적인 실시예에서, 트랜지스터(220A, 220B)는 CPU 코어와 같은 논리 회로의 회로 소자들을 나타낼 수 있다. 반도체 디바이스(200)는, 정적 RAM 영역과 같은 메모리 영역을 형성하는 각각의 트랜지스터 소자들을 포함할 수 있는 다른 디바이스 영역들을 포함할 수 있으며, 여기서, 각각의 트랜지스터들은 트랜지스터(220A, 220B)와 비교하여 다른 스트레스 조건들을 필요로 할 수 있다는 것이 이해되어야 한다. 또한, 반도체 디바이스(200)의 다양한 디바이스 영역들은 벌크 구조 또는 SOI 아키텍쳐와 같은 상이한 아키텍쳐들을 기반으로 형성될 수 있다.
트랜지스터 소자들(220A, 220B) 각각은 게이트 절연층(223) 위에 게이트 전극(221)을 포함하고, 상기 게이트 절연층(223)은 상기 게이트 전극(221)을 대응하는 채널 영역(224)으로부터 분리하며, 각각의 드레인 및 소스 영역(225)이 상기 채널 영역의 측면에 위치한다. 도 2a에 도시된 실시예에서, 각각의 트랜지스터 소자들은 또한 디바이스 요구 조건들에 따라, 더 복잡한 또는 덜 복잡한 측벽 스페이서 구조(222)를 더 포함할 수 있다. 더욱이, 높은 내부 압축성 스트레스를 가진 고도로 스트레스된 유전층 또는 스트레스 라이너(230)가 트랜지스터(220B) 위에 형성될 수 있으며, 여기서 트랜지스터(220B)는 P-채널 트랜지스터인 것으로 가정된다. 높은 압축성 내부 스트레스는, 층(230)이 아래에 놓인 물질에 작용하여 결과적으로 트랜지스터(220B)의 채널 영역(224) 내에 압축성 스트레스를 야기하게 하는 것으로 이해될 것이다. 전형적인 스트레스 레벨은 약 2GPa 이상일 수 있다. 마찬가지로, 트랜지스터(220A)가 N-채널 트랜지스터를 나타내는 경우, 예를 들어, 약 1GPa 이상의 높은 내부 신장성 스트레스의 유전층(240)이 제1 및 제2 트랜지스터(220A, 220B) 위에 형성될 수 있다. 일 예시적인 실시예에서, 층(230)은 GPa 그리고 심지어 그 이상의 양일 수 있는 높은 압축성 스트레스를 지닌, 실리콘 질화물, 탄소함유 실리콘 질화물, 실리콘 카바이드, 실리콘 다이옥사이드등으로 구성될 수 있는 반면, 층(240)은 약 1GPa 이상의 양의 높은 신장성 스트레스를 지닌 실리콘 질화물등으로 구성될 수 있다.
디바이스(200)는 디바이스(100)를 참조로 기술된 것과 유사한 공정들을 바탕으로 형성될 수 있다. 즉, 트랜지스터(220A, 220B)가 잘 확립된 기법들을 바탕으로 형성될 수 있으며, 적절한 듀얼 스트레스 라이너 기법이 그 뒤를 따르고, 여기서, 층(230)은 앞서서 설명한 바와 같이, 디바이스 구조(즉, 임계 치수)와 관련한 조건들 및 요구되는 스트레스 조건들에 따른 프로세스 파라미터들을 바탕으로 증착된다. 그 후, 식각 기법에 의해 층(230)의 일부가 제거될 수 있으며, 여기서 식각 공정의 제어는 층(230)을 증착하기 전에 형성될 수 있는 식각 정지 라이너(도시되지 않음)를 바탕으로 달성될 수 있다. 다른 경우들에서는, 식각 정지 라이너는 생략될 수 있다. 그 후, 적절히 선택된 파라미터들을 바탕으로 층(240)이 증착될 수 있으며, 여기서 식각 표시자 층(도시되지 않음)이 층(240)의 증착 전에 형성될 수 있다. 다른 경우에는, 층(240)이 먼저 형성되고 그 후 층(230)이 증착되어 후속적인 식각 공정(205) 동안 제거되어야 하는 것이 이해될 것이다.
그 후, 디바이스(200)는 제2 트랜지스터(220b) 위에서 대응하는 레지스트 마스크(204)를 바탕으로 층(240)을 제거하기 위하여, 식각 대기(etch ambient)(205)에 노출될 수 있다. 높은 균일성 및 높은 진성 스트레스를 가진 층들(230, 240)을 형성하기 위한 공정 파라미터들의 적절한 선택으로 인하여, 층(240)의 노출된 부분은 층(230)에 실질적으로 부정적인 영향을 주지 않고 실질적으로 완전히 제거될 수 있다. 예를 들어, 식각 공정(205)은 적절한 식각 표시자 물질을 바탕으로 수행될 수 있다. 예를 들어, 도 1a-1c를 참조로 기술된 것과 같은 식각 공정(205)이 적절한 식각 표시자 물질을 바탕으로 행해질 수 있으며, 반면, 다른 경우에는, 대응하는 식각 표시자층이 생략될 수 있고, 식각 공정(205)은 식각 시간 등과 같은 다른 공정 파라미터들을 바탕으로 제어될 수 있다. 일부 예시적인 실시예에서, 층(230)은 그 내부에 상당한 양의 탄소를 가짐으로써 실리콘/질소/탄소 층을 나타낼 수 있고 내부 압축성 스트레스 레벨이 제공될 수 있으며, 반면, 식각 표시자 물질을 제공하지 않거나 식각 표시자 물질의 양을 감소시키는 가능성을 제공하지 않으면서 식각 공정(205) 동안 구별가능한 엔드포인트 검출 신호를 추가적으로 제공함으로써, 또한 개선된 공정 균일성에 기여할 수 있다. 그 후, 레지스트 마스크(204)가 제거될 수 있으며, 이에 의해 제1 디바이스 영역(220A) 내에 층(240)을 가지고 제2 디바이스 영역(220B) 내에 층(230)을 가진 상태의 디바이스(200)를 얻게 된다.
도 2b는 제1 및 제2 트랜지스터(220A, 220B) 위에 형성된 추가적인 유전체층(260)을 가진 반도체 디바이스(220)를 도시하며, 여기서 상기 추가적인 유전체 층(260)은 층(230, 240)과 비교하여 낮은 내부 스트레스 레벨을 가진다. 즉, 상기 추가 층(260)은 아래에 놓인 물질에 대해 높은 압축성 스트레스 및 신장성 스트레스로 작용하는 층(230, 240)과 비교하여, 현저히 감소된 신장성 또는 압축성 스트레스를 가지고 형성된다. 일 예시적인 실시예에서, 상기 추가 층은 실질적으로 중간의 스트레스 레벨(neutral stress level)을 가질 수 있는바, 즉, 층(260)은 실질적으로 층(230, 240)들로 스트레스를 전이시키지 않는다. 일 실시예에서, 층(260)은 층(230, 240) 위에 형성될 수 있다.즉, 층(260)은 층(260)과 비교하여 다른 조성을 가진 추가의 물질을 제공하지 않고 층(230, 240) 위에 직접 증착될 수 있다. 다른 경우에는, 추후의 제조 단계에서 층(230, 240, 그리고 260)을 통해 식각하기 위한 식각 공정의 제어가능성을 향상시키기 위하여 추가의 라이너(도시되지 않음)가 층(230, 240)과 상기 추가층(260)의 사이에 제공될 수 있다. 이 경우에, 추가의 라이너는 층(260)의 물질과 관련하여 높은 식각 선택도를 제공하기 위하여 다른 물질 조성을 가질 수 있다.
일부 예시적인 실시예들에서, 낮은 또는 중간의(neutral) 스트레스 레벨을 가진 추가 층(260)은 실리콘 질화물과 같은 높은 기계적 무결성(mechanical integrity)의 물질로 구성될 수 있으며, 감소된 또는 중간의 스트레스 레벨이 달성되는 한 임의의 적절한 레시피를 바탕으로 형성될 수 있다. 용어 실리콘 질화물은 실리콘과 질소 함유 층의 모든 조합을 포함하는 것이며, 여기서 이 조성물들의 조합 내용물은 전체 물질의 약 80 원자 퍼센트를 나타낸다. 다른 경우에, 층(260)은 실리콘 및 탄소 함유층의 형태로 제공될 수 있으며, 일부 경우에는 상당한 양의 질 소 또한 포함할 수 있다.
실질적으로 등각 증착 특성이 요구될 때, 추가적인 층(260)의 두께는 약 100nm 내지 수 nm 사이의 범위일 수 있다. 그러나, 상기 물질은 너 높은 두께로 제공될 수 있다. 이 경우에, 층(230, 240, 260)을 포함하는 전체적인 스택의 식각 특성을 향상시키기 위하여, 앞서서 설명된 바와 같은 추가적인 식각 정지 라이너가 제공될 수 있다.
추가적인 층(260)을 제공함으로써, 비록 층의 실제 내부 스트레스는 층(230)과 관련하여 실질적으로 중간(neutral)이거나 그보다 낮더라도, 트랜지스터(220A)의 전체 성능(즉, N-채널 트랜지스터의 성능)이 향상될 수 있음이 발견되었다. 본 개시를 다음의 설명으로 제한하려 의도하지 않으며, 층(260)은 N-채널 트랜지스터에서 전체 스트레스 전이를 개서하는 효율적인 버퍼층으로서 작용할 것으로 가정되고, 여기서 층(230)은 일반적으로 압축성 층(240)에 비해 낮은 내부 스트레스 레벨을 가진다.
도 2c는 또 다른 예시적 실시예에 따른 반도체 디바이스(200)를 개략적으로도시한다. 여기서, 디바이스(200)는 추가층(260) 또는 적어도 그 층의 표면 부분을 변경하기 위한 처리(215)에 노출된다. 예를 들어, 처리(215)는 이 제조 단계에서, 디바이스(200)와 호환가능한 높은 온도의 산화 대기에서의 열처리를 포함할 수 있다. 열 처리는 결과적으로 개선된 표면층이 형성되게 한다. 예를 들어, 실리콘 질화물질에 산소를 통합함으로써, 이는 층간 유전체 물질을 형성하기 위한 나중의 단게에서 수행될 후속적인 증착 공정과의 상호작용을 감소시켜줄 수있다. 더욱이, 변 경된 표면 부분은 또한 추가층(260)에 개선된 기계적 화학적 저항을 줄 수 있다. 다른 경우에, 표면 변경은 산소, 탄소 등과 같은 하나 이상의 적절한 원자종들을 통합하기 위한 플라즈마 어시스트 공정에 의해 처리(215) 동안 달성될 수 있다. 다른 예시적인 실시예에서, 처리(215)는 층(260) 내의 스트레스 레벨을 변경(즉, 낮춤)하기 위한 이온 주입 공정을 포함할 수 있다. 이러한 목적으로, 크세논 등과 같은 적절한 종을 바탕으로한 이완 주입에 의해 초기에 적절히 높은 신장성 또는 압축성 내부 스트레스 레벨이 감소될 수 있다.
도 2d는 도 다른 예시적인 실시에들에 따른 반도체 디바이스(200)를 개략적으로 도시한다. 여기에서, 디바이스(200)는 선택적인 표면 변경 처리(207)에 제1 트랜지스터(220A)를 노출시키는 반면, 제2 트랜지스터(220B)를 덮기 위한 마스크(206)를 포함한다. 공정(207)은 공간적으로 서로 다른 수준의 변형을 제공하지만, 처리(215)와 관련하여 설명된 것과 같은 유사한 방식으로 설계될 수 있다. 도시된 실시예에서, 마스크(206)는, 트랜지스터(220A)의 성능을 과도하게 감소시키지 않기 위하여, 증착-의존 특성으로 인한 압축성 스트레스일 수 있는 층(260)의 내부 스트레스를 감소시키기 위해 설계된 처리(207)를 국부적으로 "패터닝"하기 위한 레지스트 마스크를 나타낼 수 있다. 일 예시적인 실시예에서, 상기 변형 공정(207)은 예를 들어, 크세논, 아르곤등의 비활성 물질과 같은 적절한 주입 종들을 바탕으로 수행되는 이온 주입 공정을 나타낼 수 있다. 따라서, 주입 공정은 층(260)의 노출된 부분의 분자 구조를 효과적으로 변경하며, 그럼으로써 진성 스트레스를 현저히 완화시킨다. 공정(207)에 대한 적절한 공정 파라미터들은 시뮬레이션 계산, 실험등 을 바탕으로 쉽게 계산될 수 있다. 그 후, 예를 들어, 선행한 처리(207)로 인하여 개선된 기계적 그리고 화학적 무결성이 요구될 때, 처리(215)와 같은 추가적인 처리가 트랜지스터(220A, 220B) 모두에 대해 수행될 수 있다.
도 2e는 더 진행된 제조 단계에서의 반도체 디바이스(200)를 개략적으로 도시한다. 각각의 층간 유전체층(250)이 예를 들어, 실리콘 이산화물등의 형태로 제1 및 제2 트랜지스터(220A, 220B) 위에 형성될 수 있다. 유전체 물질(250)은 디바이스(100)을 참조로하여 앞서서 설명된 것과 같은 잘 확립된 기법들을 바탕으로 형성될 수 있다. 다음 제조 공정에서, 대시선으로 표시된 것과 같은 각각의 개구들(251)이 형성될 수 있으며, 여기서, 선행하는 층(230, 240)의 형성 중에 대응하는 층 두께를 적절하게 채택하여 고 수준의 공정 균일성이 달성될 수 있다. 각각의 식각 공정 동안, 층(260)은 층간 유전체 물질(250) 및 추가적인 유전체층(260)의 서로 다른 물질 조성으로 인하여 식각 정지층으로서 동작할 수 있다. 더욱이, 층(260)의 표면 부분이, 필요하다면 식각 특성을 더 개선하기 위하여, 처리(215 및/또는 207) 중에 변형될 수 있다. 그후, 층(260) 및 층(230, 240)이 잘 확립된 레시피를 바탕으로 식각될 수 있으며, 여기서, 일부 경우에, 앞서서 설명된 바와 같이, 추가적인 식각 정지 라이너 또는 식각 표시자 라이너 또는 식각 표시자 조들이 층(230, 240) 그리고 층(260) 사이에 제공될 수 있다.
결과적으로, 본 발명의 내용은 서로 다른 타입의 진성 스트레스를 가진 미리 패턴된 유전체층 위에 추가적인 유전체 물질을 형성함으로써 고도로 스케일된 반도체 디바이스에서 N-채널 트랜지스터에 대한 트랜지스터 성능을 향상시키기 위한 기 법을 제시해주며, 여기서, 상기 추가적인 유전체 물질은 스트레스 층에 비해 현저히 낮은 내부 스트레스를 가지는바, 그럼으로써 실질적으로 중간의(neutral) 스트레스 특성을 제공한다. 이 추가적인 유전체 층이 결과적으로 N-채널 트랜지스터의 성능 이득(gain)을 준다는 것이 발견되었다. 따라서, 고려중인 디바이스 구조 및 각각의 증착 공정의 성능에 의해 부과되는 공정 제약조건들이, 가능하게는 후속적인 공정들(예를 들어, 다른 진성 스트레스를 가진 초기 유전체층을 패터닝하는 동안 선택적으로 제공될 수 있는 식각 표시자 층, 식각 정지층 등의 생성)과 결합하여, 예를 들어, 실제 스트레스 유발 층들에 대해 감소된 층 두께를 사용함으로써 고려될 수 있다. 추가적인 유전체층은 따라서, 실질적으로 P-채널 트랜지스터의 성느에 영향을 미치지 않는 반면, N-채널 트랜지스터들 내에 국부적으로 향상된 스트레인 조건들을 제공할 수 있다. 더욱이, 추가적인 층은 추가적인 표면 처리와 관련하여 버퍼층으로서 동작하는바, 상기 버퍼층은 트랜지스터 레벨의 전체적인 스트레스 조건들에 실질적으로 영향을 미치지 않으며, 공정 및 디바이스 개선의 관점에서 바람직하다. 예를 들어, 플라즈마 처리, 열 처리, 이온 주입 등이 추가적인 유전체층을 바탕으로 수행될 수 있으며, 추가적인 유전체 층에 의해, 필요한 스트레스 특성과 그로인한 성능이 유지된다. 예를 들어, 디바이스들이 추가적인 층이 없는 디바이스들과 비교하여 추가적 유전체층을 가지기 때문에, 측정은 P-타입 트랜지스터의 성능 손실 없이, N-타입 트랜지스터에 대해서 약 4% 의 전체적인 성능 이득을 보여준다.
추가적인 물질의 제공은, 사용되는 대응하는 공정 시퀀스와는 별개로, 서로 다른 트랜지스터 타입 위에 다르게 스트레스된 유전체 층들을 제공하기 위한 임의의 적절한 패터닝 시퀀스와 결합할 수 있다. 즉, 압축성 유전체 물질이 먼저 제공될 수 있으며, 후속적으로 신장성 유전체 물질이 패턴될 수 있고, 그 후, 하나 이상의 추가적인 스트레스된 유전체 물질들이 압축성 및/또는 신장성 스트레스로 제공될수 있다. 마찬가지로, 신장성 유전체 물질이 먼저 제공되고, 압축성 유전체 물질이 그 뒤를 따르는 시퀀스가 제공될 수 있고, 추가적인 유전체 물질이 감소된 신장성 및 압축성 스트레스로 제공되거나 공정 및 디바이스 요구조건에 따라 실질적으로 "스트레스-뉴트럴(stress-neutral)"인 물질이 제공될 수 있다. 그러므로, 디바이스 기하구조에 부합하는 방식으로, N-채널 트랜지스터들의 성능을 추가적으로 향상시키는 한편, 고도로 스트레스된 물질을 형성하기 위한 공정 시퀀스가 제공될 수 있다.
앞서 개시된 특정한 실시예들은 단지 예시적인 것으로, 본 발명은 본 명세서에 개시된 내용의 이점을 갖는 해당 기술분야의 당업자들에게는 자명한, 상이하지만 등가적인 방식으로 변경 및 실행될 수 있다. 예를 들면, 앞서 설명된 공정 단계들은 다른 순서로 실행될 수도 있다. 또한, 하기의 특허청구범위에 기술된 바를 제외하면, 여기에 도시한 구성 혹은 디자인의 세부사항에 대해 그 어떤 제한도 의도되지 않는다. 따라서, 상기 설명된 특정 실시예들은 변경 혹은 수정될 수 있으며, 그러한 모든 변형예들은 본 발명의 본 발명의 범위 및 기술적 사상 내에 있다고 고려된다. 따라서, 본 명세서에서 보호받고자 하는 사항은 하기의 특허청구범위에 서술된 바와 같다.

Claims (10)

  1. 기판(201) 위에 형성된 제1 트랜지스터(220B) 위에 제1 스트레스 유발층(stress-inducing layer)(230)을 형성하는 단계와, 상기 제1 스트레스 유발층(230)은 제1 타입의 스트레스를 생성하며;
    제2 트랜지스터(220A) 위에 제2 스트레스 유발층(240)을 형성하는 단계와, 상기 제2 스트레스 유발층(240)은 상기 제1 타입의 스트레스와는 다른 제2 타입의 스트레스를 생성하며;
    상기 제1 및 제2 트랜지스터(220B, 220A) 위에 제3 유전체층(260)을 형성하는 단계와, 상기 제3 유전체층(260)은 상기 제2 트랜지스터(220A) 위에서 상기 제1 및 제2 스트레스 유발층들(240, 230)의 내부 스트레스보다 적은 내부 스트레스를 가지며;
    상기 제1 및 제2 트랜지스터(220B, 220A) 위에 층간 유전체층(250)을 형성하는 단계와; 그리고
    상기 제1 및 제2 스트레스 유발층(230, 240)과 상기 제3 유전체층(260)을 식각 정지 물질로서 사용함으로써, 상기 제1 및 제2 트랜지스터(220B, 220A)에 연결되는 접촉 개구(251)를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1 트랜지스터(220B) 위에 제1 유전체층(230)을 형성하는 단계와, 상기 제1 유전체층(230)은 상기 제1 트랜지스터(220B)의 제1 채널 영역(224) 내에 압축성 스 트레인을 유발하며, 여기서 상기 제1 트랜지스터는 P-채널 트랜지스터를 포함하고;
    제2 트랜지스터(220A) 위에 제2 유전체층(240)을 형성하는 단계와; 상기 제2 유전체 층(240)은 상기 제2 트랜지스터(220A)의 채널 영역 내에 신장성 스트레인을 유발하며, 여기서 상기 제2 트랜지스터는 N-채널 트랜지스터를 포함하며;
    상기 제1 트랜지스터(220B)와 상기 제2 트랜지스터(220A) 위에 제3 유전체층(260)을 형성하는 단계와, 상기 제3 유전체층(260)은 상기 제1 및 제2 유전체층(230, 240)의 내부 스트레스 레벨보다 작은 내부 스트레스 레벨을 가지며; 그리고
    상기 제3 유전체층(260) 위에 층간 유전체 물질(250)을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제1 항 또는 제2 항에 있어서,
    상기 제3 유전체층(260)의 두께는 약 100nm 이하인 것을 특징으로 하는 방법.
  4. 제1 항 또는 제2 항에 있어서,
    상기 제2 트랜지스터(220A) 위의 상기 제3 유전체층(260)의 내부 스트레스 레벨은 상기 제1 트랜지스터(220B) 위의 상기 내부 스트레스 레벨과 실질적으로 동일한 것을 특징으로 하는 방법.
  5. 제1 항 또는 제2 항에 있어서,
    상기 제3 유전체층(260)을 형성하는 단계는, 상기 제1 및 제2 트랜지스터(220B, 220A) 위에 상기 제3 유전체층(260)의 물질을 증착하는 것과, 상기 내부 스트레스 레벨을 조정하기 위하여 상기 증착된 물질의 적어도 일부를 처리(treatment)하는 것을 포함하는 것을 특징으로 하는 방법.
  6. 제5 항에 있어서,
    상기 증착된 물질의 일부를 처리하는 것은, 상기 제1 트랜지스터(220B) 위의 내부 스트레스 레벨을 실질적으로 조정하지 않으면서 상기 제2 트랜지스터(220A) 위의 내부 스트레스 레벨을 선택적으로 조정하는 것을 포함하는 것을 특징으로 하는 방법.
  7. 제5 항에 있어서,
    상기 증착된 물질의 일부를 처리하는 것은, 이온 주입 공정을 행하는 것을 포함하는 것을 특징으로 하는 방법.
  8. 제5 항에 있어서,
    상기 증착된 물질의 일부를 처리하는 것은, 열 공정 및 플라즈마 공정 중 적어도 하나를 행하는 것을 포함하는 것을 특징으로 하는 방법.
  9. 제1 항 또는 제2 항에 있어서,
    상기 제3 유전체층(260)의 상기 내부 스트레스 레벨은 실질적으로 중간 레벨 (neutral)인 것을 특징으로 하는 방법.
  10. 반도체 디바이스(200)로서,
    제1 트랜지스터(220B) 위에 형성된 제1 유전체층(230)과, 상기 제1 유전체층(230)은 제1 타입의 스트레스를 유발하며,
    제2 트랜지스터(220A) 위에 형성된 제2 유전체층(240)과, 상기 제2 유전체층(240)은 상기 제1 타입의 스트레스와는 다른 제2 타입의 스트레스를 유발하며;
    상기 제1 및 제2 유전체층(230, 240) 위에 형성되 제3 유전체층(260)과; 그리고
    상기 제3 유전체층(260) 위에 형성된 층간 유전체 물질(250)을 포함하며, 상기 층간 유전체 물질(250)은 상기 제1 및 제3 유전체층(230, 260)를 결합한 두께 보다 더 큰 두께를 가지는 것을 특징으로 하는 반도체 디바이스.
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