KR100678636B1 - 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 76
- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 239000011229 interlayer Substances 0.000 claims abstract description 208
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 claims abstract description 27
- 239000007789 gas Substances 0.000 claims abstract description 18
- 239000010410 layer Substances 0.000 claims description 63
- 238000009832 plasma treatment Methods 0.000 claims description 44
- 238000006356 dehydrogenation reaction Methods 0.000 claims description 30
- 150000002500 ions Chemical class 0.000 claims description 19
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 14
- 238000010438 heat treatment Methods 0.000 claims description 12
- 229910052732 germanium Inorganic materials 0.000 claims description 9
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 9
- 229910052757 nitrogen Inorganic materials 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 5
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 3
- -1 Hydrogen ions Chemical class 0.000 abstract description 12
- 229910052739 hydrogen Inorganic materials 0.000 abstract description 8
- 239000001257 hydrogen Substances 0.000 abstract description 8
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 abstract description 2
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- 230000037230 mobility Effects 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 239000012535 impurity Substances 0.000 description 7
- 238000005033 Fourier transform infrared spectroscopy Methods 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 238000002955 isolation Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910008051 Si-OH Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910006358 Si—OH Inorganic materials 0.000 description 3
- 239000005388 borosilicate glass Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 229910001423 beryllium ion Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000002835 absorbance Methods 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- UPSOBXZLFLJAKK-UHFFFAOYSA-N ozone;tetraethyl silicate Chemical compound [O-][O+]=O.CCO[Si](OCC)(OCC)OCC UPSOBXZLFLJAKK-UHFFFAOYSA-N 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
- H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
반도체 집적 회로 장치의 제조 방법이 제공된다. 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 NMOS 트랜지스터를 형성하고, NMOS 트랜지스터 상에 소정의 스트레스를 갖는 제1 층간 절연막을 형성하고, 제1 층간 절연막을 탈수소화하여 스트레스를 변화시키는 것을 포함한다.
층간 절연막, 탈수소화, 플라즈마 처리, 열처리
Description
도 1은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 순서도이고, 도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 단면도이다.
도 4은 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 단면도이다.
도 6a 및 도 6b는 본 발명의 제5 및 제6 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 단면도이다.
도 7은 NMOS 트랜지스터 상에 O3-TEOS막을 형성하고, O3 플라즈마 처리 전후의 O3-TEOS막 성분 변화를 FT-IR(Fourier Transform-Infrared Spectrometers)을 이 용하여 분석한 결과이다.
도 8은 다수의 NMOS 트랜지스터 상에 O3-TEOS막을 형성하고, NH3 플라즈마 처리, O3 플라즈마 처리, N2 플라즈마 처리, O3 플라즈마 처리 후 N2 플라즈마 처리 전후의 O3-TEOS막의 스트레스 크기를 각각 측정한 결과이다.
도 9는 NMOS 트랜지스터 상의 제1 층간 절연막의 두께에 따른 전자의 이동도 변화를 시뮬레이션한 결과이다.
(도면의 주요부분에 대한 부호의 설명)
10 : 반도체 기판 20 : 소자 분리 영역
30: 제1 액티브 영역 40 : 제2 액티브 영역
100 : NMOS 트랜지스터 110 : 제1 게이트 절연막
120 : 제1 게이트 전극 130 : 스페이서
146 : 채널 영역 310 : 라이너막
320: 제1 층간 절연막
본 발명은 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된 반도체 집적 회로 장치에 관한 것으로, 보다 상세하게는 동작 특성이 향상된 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된 반도체 집적 회로 장치에 관한 것이 다.
반도체 집적 회로 장치는 MOS 트랜지스터와 같은 개별 소자(discrete device)를 스위칭 소자로 널리 채택하고 있다. 따라서, 반도체 집적 회로 장치의 특성을 개선시키기 위해서는 고성능 MOS 트랜지스터(high performance MOS transistor)를 구현하는 것이 필요하다.
최근, 고성능 MOS 트랜지스터를 구현하기 위해, 채널 영역에 채널 스트레스(channel stress)을 제공하여 캐리어(carrier)의 이동도(mobility)를 향상시키는 방법이 연구되고 있다(J.Welser 등의 "Strain dependence of the performance enhancement in strained-Si n-MOSFETs" IEDM Tech. Dig.1994, p.373 및 K.Rim 등의, "Enhanced hole mobilities in surface channel strained-Si p-MOSFETS" IEDM Tech. Dig.1995, p517).
NMOS 트랜지스터의 채널 영역에는 인장 스트레스(tensile stress)를 제공해야 전자의 이동도가 향상되는데, 예를 들어, 소오스/드레인 영역에 탄소(C)를 이온 주입하거나 NMOS 트랜지스터 상에 인장 스트레스를 갖는 라이너막(liner layer)을 형성하는 방법 등을 사용할 수 있다. 또한, PMOS 트랜지스터의 채널 영역에는 압축 스트레스(compressive stress)를 제공해야 정공의 이동도가 향상되는데, 예를 들어 소오스/드레인 영역에 게르마늄(Ge)을 이온 주입하거나 PMOS 트랜지스터 상에 압축 스트레스를 갖는 라이너막을 형성하는 방법 등을 사용할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 동작 특성이 향상된 반도체 집적 회로 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 동작 특성이 향상된 반도체 집적 회로 장치를 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 NMOS 트랜지스터를 형성하고, NMOS 트랜지스터 상에 소정의 스트레스를 갖는 제1 층간 절연막을 형성하고, 제1 층간 절연막을 탈수소화하여 스트레스를 변화시키는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 NMOS 트랜지스터를 형성하고, NMOS 트랜지스터 상에, 소정의 인장 스트레스를 갖고 O3-TEOS막을 포함하는 제1 층간 절연막을 형성하고, 제1 층간 절연막을 탈수소화하여 인장 스트레스를 증가시키는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 반도체 기판 상에 형성된 NMOS 트랜지스터, NMOS 트랜지스터 상에 형성되고, 소정의 인장 스트레스를 갖는 라이너막, 및 라이너막 상에 형성되고, 탈수소화되어 인장 스트레스가 증가된 제1 층간 절연막을 포함하되, NMOS 트랜지스터의 게이트 절연막, 게이트 전극 및 라이너막의 총두께를 t1이라 하고, 라이너막 및 탈수소화된 제1 층간 절연막의 총두께를 t2라 할 때, t2/t1≥1.14이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는 반도체 기판 상에 형성된 NMOS 트랜지스터, NMOS 트랜지스터 상에 형성되고, 탈수소화되어 소정의 인장 스트레스를 갖는 제1 층간 절연막, 및 제1 층간 절연막 상에 형성되고, 제1 층간 절연막보다 작은 스트레스를 갖는 제2 층간 절연막을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치는 반도체 기판 상에 형성된 NMOS 및 PMOS 트랜지스터, 및 NMOS 및 PMOS 트랜지스터 상에 형성된 제1 층간 절연막을 포함하되, PMOS 트랜지스터 상에 형성된 제1 층간 절연막은 질소 또는 게르마늄이 이온주입된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 및/또는 은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 순서도이고, 도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1 및 도 2a를 참조하면, 반도체 기판(10) 상에 NMOS 트랜지스터(100)와 PMOS 트랜지스터(200)를 형성한다(S10).
구체적으로 설명하면, 우선 반도체 기판(10)에 소자 분리 영역(20)을 형성하여 제1 및 제2 액티브 영역(30, 40)을 정의한다. 여기서, 반도체 기판(10)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등이 될 수 있고, 소자 분리 영역(20)은 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)가 될 수 있다.
그 후, 제1 액티브 영역(30)에 P형 불순물을 주입하여 P웰(32)을 형성하고, 제2 액티브 영역(40)에 N형 불순물을 주입하여 N웰(42)을 형성한다.
이어서, 제1 및 제2 액티브 영역(30, 40) 상에 절연막, 도전막을 순차적으로 적층한 후, 패터닝하여 제1 및 제2 게이트 절연막(110, 210), 제1 및 제2 게이트 전극(120, 220)을 형성한다. 여기서, 제1 및 제2 게이트 절연막(110, 210)은 SiO2, SiON, Si3N4, GexOyNz, GexSiyOz, 고유전율 물질 및 이들의 적층막이 사용될 수 있다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 등이 될 수 있다. 또한, 제1 및 제2 게이트 전극(120, 220)은 제1 및 제2 게이트 절연막(110) 상에 각각 형성되고, 예를 들어, 폴리 실리콘(poly Si), 불순물이 이온주입된 폴리 실리콘, 폴리 실리콘보다 저항이 낮은 금속 등이 사용될 수 있고, 도면에는 표시하지 않았으나 제1 및 제2 게이트 전극(120, 220)의 동작 특성을 향상시키기 위해 폴리 실리콘 상에 금속 또는 금속 실리사이드를 더 형성할 수 있다.
이어서, 스페이서(130, 230)를 형성한다. 예를 들어, 제1 및 제2 게이트 전극(120, 220)을 포함하는 반도체 기판(10) 전면에 스페이서용 절연막을 순차적으로 형성한 후 에치백(etch back)과 같은 전면 식각 공정을 이용하여, 제1 및 제2 게이트 전극(120, 220)의 측벽에 각각 스페이서(130, 230)를 형성하게 된다.
이어서, N형 및 P형 소오스/드레인 영역(160, 260)을 형성한다.
구체적으로, 제2 액티브 영역(40)을 마스크로 차단하고, NMOS 트랜지스터(100)의 제1 게이트 전극(120), 스페이서(130)를 이온 주입 마스크로 하여 N형 불순물, 예를 들어 비소(As)를 주입할 수 있다. 제1 액티브 영역(30)을 마스크로 차 단하고, PMOS 트랜지스터(200)의 제2 게이트 전극(220), 스페이서(230)를 이온 주입 마스크로 하여 P형 불순물, 예를 들어 붕소(B)를 주입할 수 있다. 여기서, 선택적으로 제1 및 제2 액티브 영역(30, 40) 내에 각각 할로 이온(halo ion)을 주입할 수 있다. 할로 이온은 채널 영역의 길이가 짧아짐에 따른 펀치 스루우 현상을 방지하기 위하여 게이트 전극 형성 후 반도체 기판의 액티브 영역의 농도를 높이기 위하여 주입되는 이온을 의미한다. 할로 이온은 소오스/드레인 영역을 형성하기 위해 주입하는 이온과 반대 타입의 이온이 주로 사용된다. 따라서, 제1 액티브 영역(30) 내에는 P형 불순물, 예를 들어 붕소(B)를 주입하고, 제2 액티브 영역(40) 내에는 N형 불순물, 예를 들어 비소(As)를 주입할 수 있다.
본 발명의 제1 실시예에 따른 NMOS 및 PMOS 트랜지스터(100, 200)의 소오스/드레인 영역(160, 260)은 다양한 구조로 변형 가능하며, 예를 들어, LDD(Lightly Diffused Drain), DDD(Double Diffused Drain), MIDDD(Mask Islanded Double Diffused Drain), MLDD(Mask LDD), LDMOS(Lateral Double-diffused MOS) 구조 등이 될 수 있다.
이어서, 열공정을 실시한다. 열공정의 방식은 RTP(Rapid Temperature Process) 또는 LSA(LaSer Annealing) 등의 방식을 이용할 수 있다.
도 1 및 도 2b를 참조하면, NMOS 및 PMOS 트랜지스터(100, 200) 상에 각각 제1 및 제2 라이너막(liner layer)(310, 312)을 형성한다(S20).
구체적으로, 제1 및 제2 라이너막(310, 312)은 예를 들어, SiN막, SiON막, LPCVD(Low Pressure Chemical Vapor Deposition) 산화막, ALD(Atomic Layer Deposition) 산화막, SOG(Spin On Glass)막 및 이들의 적층막으로, 약 50~2000Å의 두께로 형성될 수 있다.
이러한 제1 및 제2 라이너막(310. 312)은 반도체 집적 회로 장치(1)의 제조 공정 중에 반사 방지막 또는 식각 정지막으로서의 역할도 하고, 소정 스트레스를 갖는 제1 및 제2 라이너막(310, 312)을 NMOS 및 PMOS 트랜지스터(100, 200) 상에 형성됨으로써 NMOS 및 PMOS 트랜지스터(100, 200)의 동작 특성이 향상된다.
구체적으로, NMOS 트랜지스터(100) 상에는 소정의 인장 스트레스를 갖는 제1 라이너막(310)을 형성하고, PMOS 트랜지스터(200) 상에는 소정의 압축 스트레스를 갖는 제2 라이너막(312)을 형성할 수 있다. 예를 들어, 제1 및 제2 라이너막(310, 312)으로 SiN막을 쓰는 경우, SiN막은 N-H 본딩(bonding)과 Si-H 본딩의 비율에 따라 인장 스트레스를 주게 되는지, 압축 스트레스를 주게 되는지가 결정된다. 즉, N-H본딩/Si-H본딩의 비율이 약 1~5이면 인장 스트레스를 주게 되고, 약 5~20이면 압축 스트레스를 주게 된다. 따라서, 본 발명의 제1 실시예에서 제1 라이너막(310)은 N-H본딩/Si-H본딩의 비율이 약 1~5인 SiN막을 사용하고, 제2 라이너막(312)은 N-H본딩/Si-H본딩의 비율이 약 5~20인 SiN막을 사용할 수 있다.
제1 및 제2 라이너막을 형성하는 방법은 상술한 방법으로 한정되지 않으며, 예를 들어 NMOS 및 PMOS 트랜지스터 상에 소정의 인장 스트레스를 갖는 라이너막을 형성한 후, PMOS 트랜지스터 상에 형성된 라이너막에는 게르마늄 또는 질소를 이온 주입하여 인장 스트레스를 감소시킬 수 있다.
또한, PMOS 트랜지스터 상에 형성된 라이너막에 게르마늄 또는 질소를 이온 주입하는 공정을 전술한 바와 같이 별도로 진행하지 않고, 후술할 공정(도 6a 참조)에서 제1 층간 절연막(도 6a의 320)에 게르마늄 또는 질소를 이온 주입하는 공정에서, 라이너막과 제1 층간 절연막을 동시에 이온 주입할 수 있다.
뿐만 아니라, NMOS 및 PMOS 트랜지스터 상에 형성된 라이너막의 인장 스트레스가 PMOS 트랜지스터의 동작 특성을 크게 저하시키지 않을 경우, 별도의 이온 주입 공정을 하지 않을 수도 있다.
도 1 및 도 2c를 참조하면, 제1 및 제2 라이너막(310, 312) 상에 소정의 스트레스를 갖는 제1 층간 절연막(ILD; Inter-Layer Dielectric)(320)을 형성한다(S30). 도면에는 표시하지 않았으나, 제1 층간 절연막(320)은 반도체 기판(10) 상에 형성된 NMOS 및 PMOS 트랜지스터(100, 200)를 메탈 배선과 연결하기 위한 컨택(contact)을 포함할 수 있다. 따라서, 층간 절연막은 메탈 배선과 메탈 배선을 절연하기 위한 메탈간 절연막(IMD; Inter-Metallic Dielectric)과는 구별된다.
구체적으로, 제1 층간 절연막(320)은 O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합을 사용할 수 있다. 본 발명의 제1 실시예에서는 제1 층간 절연막(320)으로 소정의 인장 스트레스(tensile stress)를 갖는 O3-TEOS를 사용한 경우를 예로 든다. 여기서, 제1 층간 절연막(320)은 CVD(Chemical Vapor Deposition) 방식, 스핀 코팅 방식 등 을 이용하여 형성할 수 있다.
이어서, 이후 공정의 용이성을 위해서 선택적으로, 제1 층간 절연막(320)을 평탄화할 수도 있다.
도 1 및 도 2d를 참조하면, 제1 층간 절연막(320)을 탈수소화하여 스트레스를 변화시킨다(S40).
구체적으로, 제1 층간 절연막(320)을 탈수소화(수소 이온을 제거(depletion))하면, 탈수소화된 제1 층간 절연막(320) 내에 보이드(void)가 형성되고, 이러한 보이드는 스트레스를 변화시킨다.
제1 층간 절연막(320)을 탈수소화 가스 분위기에서 플라즈마 처리 또는 열처리하여 탈수소화시킬 수 있다. 도 2d에서는 플라즈마 처리(400)한 경우를 예시적으로 도시하였다. 탈수소화 가스로는 N2, O2, O3, N2O 또는 이들의 조합을 사용할 수 있다. O3 플라즈마 처리의 경우를 예로 들면, 공정 온도는 상온(room temperature)~700℃, 공정 압력은 약 10mTorr~720Torr 이고, RF 파워(RF power)는 약 20~10000W로 조절할 수 있다. N2 플라즈마 처리, N2O 플라즈마 처리 역시 유사한 공정 조건에서 진행될 수 있다. 또한, O3 열처리의 경우를 예로 들면, 공정 온도가 약 200~700℃에서 열처리가 진행될 수 있다. 이와 같이 플라즈마 처리에 의해 탈수소화되는 것에 대해서는 실험예 1을 통해서 자세히 후술한다.
예를 들어, 제1 층간 절연막(320)으로 O3-TEOS를 사용하고 탈수소화 가스 분 위기에서 플라즈마 처리 또는 열처리하여 탈수소화하면, 탈수소화된 제1 층간 절연막(320) 내의 Si-OH 본딩 등이 줄어들게 된다. 이와 같이 수소 이온이 줄어들게 되면 탈수소화된 제1 층간 절연막(320) 내에 보이드가 형성되고, 이러한 보이드는 인장 스트레스를 증가시킨다. 공정 조건에 따라 다를 수 있으나, 탈수소화 전에는 O3-TEOS막의 인장 스트레스는 약 10~100MPa이고, 탈수소화 후에는 O3-TEOS막의 인장 스트레스는 약 200MPa 이상이 될 수 있다.
또한, 탈수소화 가스 분위기에서의 플라즈마 처리 또는 열처리는 다수회 연속적으로(sequentially) 진행될 수 있다. 예를 들어, 제1 층간 절연막(320)을 O3 플라즈마 처리하고, 이어서 N2 플라즈마 처리할 수 있다. 또한, 제1 층간 절연막(320)을 O3 플라즈마 처리하고 이어서 N2 열처리할 수도 있다.
이하에서는 도 2d를 참조하여, 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치를 설명한다.
본 발명의 제1 실시예에 따른 반도체 집적 회로 장치(1)는 NMOS 트랜지스터(100) 상에 탈수소화된 제1 층간 절연막(320)이 형성되어 있으므로, NMOS 트랜지스터의 전류 구동 능력이 증가된다.
구체적으로, 제1 층간 절연막(320)의 인장 스트레스가 증가되면, 제1 층간 절연막(320) 하부의 제1 라이너막과 맞닿아 있는 NMOS 트랜지스터(100)의 소오스/드레인 영역(160)에 압축 스트레스가 발생하게 되고, 소오스/드레인 영역(160)에 인접한 채널 영역(146)에는 인장 스트레스가 발생하게 된다. 이와 같이 채널 영역(146)에 인장 스트레스가 발생되게 되면, 채널 영역(146)에서의 유효 질량이 감소되고 전자의 이동도(mobility)가 증가되게 되므로 NMOS 트랜지스터(100)의 전류 구동 능력이 증가된다.
예를 들어, 제1 층간 절연막(320)으로 HDP(High Density Plasma) 산화막을 사용하는 경우와, 탈수소화된 O3-TEOS막을 사용하는 경우를 비교하여 설명한다. 여기서, HDP막은 갭필(gap-fill) 특성이 뛰어나 제1 게이트 전극(120) 등으로 인해 발생한 단차를 쉽게 줄일 수 있어서, 종래의 반도체 집적 회로 장치에서 제1 층간 절연막으로 주로 쓰였다. HDP 산화막은 약 -200MPa의 압축 스트레스를 갖고, 탈수소화된 O3-TEOS 막은 약 200MPa 이상의 인장 스트레스를 가질 수 있다. 이와 같이 스트레스 차이가 나는 경우, 400MPa의 스트레스 증가에 비례하여 NMOS 트랜지스터(100)는 전류 구동 능력은 약 10% 이상 증가될 수 있다. 다만, 이와 같은 전류 구동 능력의 증가량은 NMOS 트랜지스터(100)의 특성(예를 들어, 채널의 사이즈, 전자의 농도 등)에 따라 다를 수는 있다. 플라즈마 처리에 의해 인장 스트레스가 증가되는 것에 대해서는 실험예 2를 통해서 자세히 후술한다.
한편, 소정 두께 이상의 탈수소화된 제1 층간 절연막(320)은 NMOS 트랜지스터(100)의 전류 구동 능력에 영향을 미치지 않는다.
구체적으로, NMOS 트랜지스터(100)의 제1 게이트 절연막(110), 제1 게이트 전극(120) 및 라이너막(310)의 총두께를 t1이라 하고, 라이너막(310) 및 탈수소화 된 제1 층간 절연막(320)의 총두께를 t2라 할 때, t2/t1<1.14 구간에서는 탈수소화된 제1 층간 절연막(320)의 두께가 증가함에 따라 전자의 이동도가 비례하여 증가하지만, t2/t1≥1.14 구간에서는 탈수소화된 제1 층간 절연막(320)의 두께가 증가하더라도 전자의 이동도는 더 이상 증가하지 않는다(포화(saturation) 상태가 됨). 따라서, 제1 층간 절연막(320)을 탈수소화시켜 NMOS 트랜지스터(100)의 전류 구동 능력을 최대화시키기 위해서는 t2/t1≥1.14를 만족해야 한다. 이와 같은 결과에 대해서는 실험예 3를 통해서 자세히 후술한다.
또한, 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치(1)는 탈수소화를 통해서 제1 층간 절연막(320) 내에 수소 이온의 농도가 낮기 때문에, 열전자 주입(hot electron injection) 효과가 줄어들게 된다. 따라서, 제1 게이트 절연막(110)의 신뢰성이 향상된다.
도 3은 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 단면도이다. 도 1 내지 도 2c와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치(2)는 제1 층간 절연막(320)을 탈수소화 한 후(도 1의 S40), 탈수소화된 제1 층간 절연막(320) 상에 수분 또는 외부 이온이 제1 층간 절연막(320)으로 침입되는 것을 방지하는 캡핑막(330)을 더 형성할 수 있다.
구체적으로, 탈수소화하여 제1 층간 절연막(320)의 인장 스트레스의 크기를 증가시키더라도, 다층의 배선 및 다층의 메탈간 절연막(InterMetallic Dielectric; IMD)을 형성하는 후속 공정 중에 수분 또는 외부 이온이 제1 층간 절연막(320)으로 침입되면 인장 스트레스의 크기가 다시 작아질 수 있다. 예를 들어, 제1 층간 절연막(320)으로 사용되는 O3-TEOS는 후속 공정 중에 흡습되는 특성이 강하다.
이와 같은 수분 또는 외부 이온은 제1 게이트 절연막(110) 내로 침입하여 NMOS 트랜지스터(100)의 문턱 전압(threshold voltage)의 전압 레벨을 변화시키고 드레인 오프 전류(drain off current)를 증가시키는 등 동작 특성을 저하시킬 수 있다. 따라서, 수분 또는 외부 이온이 제1 층간 절연막(320)으로 침입하는 것을 방지하기 위한 캡핑막(330)을 형성할 수 있다.
이러한 캡핑막(330)으로는 HDP(High Density Plasma) 산화막, PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate) 등을 사용할 수 있다.
도 4는 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 단면도이다. 도 1 내지 도 2c와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 4를 참조하여, 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치(3)는 제1 층간 절연막(320)을 탈수소화 한 후(도 1의 S40), 탈수소화된 제1 층간 절연막(320) 상에 탈수소화된 추가 층간 절연막(340)을 더 형성할 수 있다.
구체적으로, 제1 층간 절연막(320) 상에 소정의 스트레스를 갖는 추가 층간 절연막(340)을 형성하고, 추가 층간 절연막(340)을 탈수소화하여 스트레스를 변화시킬 수 있다.
추가 층간 절연막(340)을 탈수소화 가스 분위기에서 플라즈마 처리(400) 또는 열처리하여 탈수소화시킬 수 있다. 도 4에서는 플라즈마 처리(400)한 경우를 예시적으로 도시하였다. 추가 층간 절연막(340)은 O3-TEOS, USG, PSG, BSG, BPSG, FSG, SOG, TOSZ 등이 될 수 있으며, 예를 들어 CVD 방식, 스핀 코팅 방식 등을 이용하여 형성할 수 있다. 또한, 탈수소화 가스는 예를 들어, N2, O2, O3, N2O 또는 이들의 조합을 사용할 수 있다. 탈수소화 과정, 예를 들어 탈수소화 가스 분위기에서 플라즈마 처리 또는 열처리는 다수회 연속적으로(sequentially) 진행될 수 있다.
이와 같이 탈수소화된 추가 층간 절연막(340)은 인장 스트레스가 증가되므로, NMOS 트랜지스터의 전류 구동 능력이 증가된다.
또한, 도면에는 표시하지 않았으나, 추가 층간 절연막(340)을 형성하고 형성된 추가 층간 절연막(340)을 탈수소화하는 일련의 과정을 다수회 반복하여, NMOS 트랜지스터(100) 상에 제1 층간 절연막(320)과 다층의 추가 층간 절연막(340)이 형성될 수 있다.
소정 두께 이상의 탈수소화된 추가 층간 절연막(340)은 NMOS 트랜지스터의 전류 구동 능력에 영향을 미치지 않는다.
구체적으로, NMOS 트랜지스터(100)의 제1 게이트 절연막(110), 제1 게이트 전극(120) 및 라이너막(310)의 총두께를 t1이라 하고, 라이너막(310) 및 탈수소화 된 제1 및 추가 층간 절연막(340)의 총두께를 t3라 할 때, t3/t1<1.14 구간에서는 탈수소화된 제1 층간 절연막(320)의 두께가 증가함에 따라 전자의 이동도가 비례하여 증가하지만, t3/t1≥1.14 구간에서는 탈수소화된 추가 층간 절연막(340)의 두께가 증가하거나, 다층의 추가 층간 절연막(340)이 형성되더라도 전자의 이동도는 더 이상 증가하지 않는다. 따라서, 추가 층간 절연막(340)을 탈수소화시켜 NMOS 트랜지스터(100)의 전류 구동 능력을 최대화시키기 위해서는 t3/t1≥1.14를 만족해야 한다.
도 5는 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 단면도이다. 도 1 내지 도 2c와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 5를 참조하면, 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치(4)는 제1 층간 절연막(320)을 탈수소화 한 후(도 1의 S40), 탈수소화된 제1 층간 절연막(320) 상에 제1 층간 절연막(320)보다 작은 스트레스를 갖는 제2 층간 절연막(350)을 더 형성할 수 있다.
구체적으로, 반도체 집적 회로 장치는 NMOS 트랜지스터(100)와 메탈 라인 사이의 커플링(coupling)을 방지하기 위해 층간 절연막을 일정 두께(t4) 이상 형성해야 한다. 그런데, 층간 절연막을 일정 두께(t4) 이상 형성한 후 탈수소화하여 인장 스트레스를 증가시키려면, 표면과 가까운 층간 절연막의 일부분은 탈수소화가 잘 일어나나 소오스/드레인 영역(160)과 인접한 층간 절연막의 일부분은 탈수소화가 잘 일어나지 않을 수 있다. 따라서, 인장 스트레스가 충분히 증가되지 않을 수 있다.
따라서, NMOS 트랜지스터(100)의 제1 게이트 절연막(110), 제1 게이트 전극(120) 및 라이너막(310)의 총두께를 t1이라 하고, 라이너막(310) 및 탈수소화된 제1 층간 절연막(320)의 총두께를 t2라 할 때 t2/t1≥1.14 구간을 만족하고, 소오스/드레인 영역(160)과 인접한 제1 층간 절연막의 일부분 또한 탈수소화가 잘 일어날 수 있는 두께로 제1 층간 절연막(320)을 형성할 수 있다. 그 후, 제1 층간 절연막(320)을 탈수소화하여, 인장 스트레스를 증가시킨다.
그 후, 제1 층간 절연막(320) 상에 소정 두께(t4-t2)를 갖는 제2 층간 절연막(350)을 형성할 수 있다. 여기서, 제2 층간 절연막(350)은 두께(t2) 이상에서 형성되므로 NMOS 트랜지스터(100)의 전류 구동 능력에 큰 영향을 미치지 않으므로, 제2 층간 절연막(350)이 갖는 스트레스 크기에 구애됨이 없이 층간 절연막을 두께(t4)로 형성할 수 있다. 따라서, 제2 층간 절연막(350)은 제1 층간 절연막(320)보다 스트레스의 크기가 작을 수 있다. 즉, 스트레스는 압축 스트레스는 음(-)의 값이고 인장 스트레스는 양(+)이므로, 제2 층간 절연막(350)은 제1 층간 절연막(320)보다 작은 인장 스트레스를 갖거나, 압축 스트레스를 가질 수 있다.
도 6a 및 도 6b는 본 발명의 제5 및 제6 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 단면도이다. 도 1 내지 도 2c와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 6a 및 도 6b를 참조하면, PMOS 트랜지스터(200)의 채널 영역(246)에는 압축 스트레스를 제공해야 정공의 이동도가 향상되게 된다. 그런데, 본 발명에서와 같이 탈수소화된 제1 층간 절연막(320)은 PMOS 트랜지스터(200)의 채널 영역(246)에 인장 스트레스를 제공하므로, PMOS 트랜지스터(200)의 전류 구동 능력을 떨어뜨릴 수 있다.
본 발명의 제5 실시예에 따른 반도체 집적 회로 장치(5)는 제1 층간 절연막(320)을 탈수소화한 후(도 1의 S40 참조), 도 6a와 같이 NMOS 트랜지스터(100)를 커버하는 마스크 패턴(350)를 이용하여 PMOS 트랜지스터(200) 상의 탈수소화된 제1 층간 절연막(320)에 게르마늄(Ge) 또는 질소(N)를 이온 주입(410)함으로써, PMOS 트랜지스터(200) 상의 탈수소화된 제1 층간 절연막(320)의 인장 스트레스를 줄일 수 있다.
본 발명의 제6 실시예에 따른 반도체 집적 회로 장치(6)는 제1 층간 절연막(320)을 탈수소화하기 전(도 1의 S40 참조), 도 6b와 같이 PMOS 트랜지스터(200)를 커버하는 마스크 패턴(352)을 먼저 형성한다. 그 후, 제1 층간 절연막(320)을 탈수소화(예를 들어, 탈수소화 가스 분위기에서 플라즈마 처리(404))하여, NMOS 트랜지스터(100) 상의 제1 층간 절연막(320)에만 인장 스트레스를 줄 수 있다.
이와 같은 방식을 통해서, PMOS 트랜지스터(200)의 전류 구동 특성도 유지할 수 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수 적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
<실험예 1>
NMOS 트랜지스터 상에 소정 인장 스트레스를 갖는 라이너막을 형성하고, 라이너막 상에 제1 층간 절연막으로 O3-TEOS막을 형성한 후, 제1 층간 절연막을 FT-IR(Fourier Transform-Infrared Spectrometers)을 이용하여 성분을 분석하였다. 이어서, NMOS 트랜지스터 상에 형성된 제1 층간 절연막을 O3 플라즈마 처리한 후, 제1 층간 절연막의 FT-IR을 이용하여 성분을 분석하였다. 그 결과가 도 7에 도시되어 있다.
도 7의 x축은 파장(cm-1)이고, y축은 흡수도(absorbance)를 나타낸다. FT-IR은 분자중에 적외선(infrared)을 조사하여 분자내 원자간의 결합 구조에 따른 고유한 진동에너지 영역의 파장(약 4000~400cm-1의 범위)을 흡수한 후 다시 방출하게 되는데, 이러한 변화를 측정하여 성분을 분석하게 된다. 도면 부호 a는 O3 플라즈마 처리하기 전의 결과이고, 도면 부호 b는 O3 플라즈마 처리한 후의 결과를 나타낸다. a와 b를 비교하면, OH(H2O, Si-OH)와, Si-OH 피크(peak)가 낮아졌음을 알 수 있다. 따라서, 제1 층간 절연막을 O3 플라즈마 처리하게 되면, 수소 이온의 농도가 낮아짐을 알 수 있다.
<실험예 2>
제1 내지 제4 NMOS 트랜지스터 상에 소정 인장 스트레스를 갖는 라이너막을 형성하고, 라이너막 상에 제1 층간 절연막으로 O3-TEOS막을 형성한 후, 제1 층간 절연막의 스트레스 크기를 각각 측정하였다(As-Depo). 이어서, 제1 내지 제4 NMOS 트랜지스터 상에 형성된 제1 층간 절연막을 각각 NH3 플라즈마 처리, O3 플라즈마 처리, N2 플라즈마 처리, O3 플라즈마 처리 후 N2 플라즈마 처리하여, 제1 층간 절연막의 스트레스 크기를 각각 측정하였다(Treatment). 그 결과가 도 8에 함께 도시되어 있다.
도 8의 x축은 플라즈마 처리의 종류를 나타내고, y축은 인장 스트레스의 크기를 나타낸다. NH3 플라즈마 처리는 제1 층간 절연막 내의 수소 이온을 제거하는 데 효과적이지 못하므로, NH3 플라즈마 처리 전후의 인장 스트레스의 증가가 미미함을 알 수 있다. 반면, O3 플라즈마 처리, N2 플라즈마 처리, O3 플라즈마 처리 후 N2 플라즈마 처리한 경우, 처리 전에는 약 10MPa였으나 처리 후에는 각각 약 210MPa, 330MPa, 370MPa로 증가하였음을 알 수 있다. 즉, O3 플라즈마 처리, N2 플라즈마 처 리 등은 제1 층간 절연막 내의 수소 이온을 제거하는 데 효과적임을 알 수 있다.
<실험예 3>
시뮬레이션 프로그램에 NMOS 트랜지스터 상에 소정의 인장 스트레스를 갖는 라이너막을 위치하고, 라이너막 상에 소정의 인장 스트레스를 가진 제1 층간 절연막이 위치하도록 설정하였다. 그 후, 제1 층간 절연막의 두께를 변경시키면서, 그에 따른 전자의 이동도 변화(mobility change)를 시뮬레이션하였다. 그 결과가 도 9에 도시되어 있다.
도 9의 x축은 t2/t1(단, t1은 NMOS 트랜지스터의 게이트 절연막, 게이트 전극 및 라이너막의 총두께, t2는 라이너막 및 탈수소화된 제1 층간 절연막의 총두께)이고, y축은 표준화된 전자의 이동도 변화이다. t2/t1≥1.14에서 전자의 이동도가 더 이상 증가하지 않음을 알 수 있다. 따라서, 제1 층간 절연막을 탈수소화시켜 NMOS 트랜지스터의 전류 구동 능력을 최대화시키기 위해서는 t2/t1≥1.14를 만족해야 함을 알 수 있다.
상기한 바와 같은 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된 반도체 집적 회로 장치에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, NMOS 트랜지스터 상의 제1 층간 절연막을 탈수소화하여 인장 스트레스를 증가시킴으로써, NMOS 트랜지스터의 전자 이동도 및 전류 구동 능력을 향상시킬 수 있다.
둘째, 탈수소화를 통해서 제1 층간 절연막 내에 수소 이온의 농도가 낮기 때 문에, 열전자 주입(hot electron injection) 효과가 줄어들게 된다. NMOS 트랜지스터의 게이트 절연막의 신뢰성이 향상된다.
셋째, 탈수소화된 제1 층간 절연막의 수소 이온 농도가 다시 높아지지 않도록 제1 층간 절연막 상에 캡핑막을 형성함으로써, 수분 또는 외부 이온이 제1 층간 절연막 이하 레벨로 침투하지 못하게 할 수 있다. 따라서, NMOS 트랜지스터의 동작 특성이 향상된다.
Claims (45)
- 반도체 기판 상에 NMOS 트랜지스터를 형성하고,상기 NMOS 트랜지스터 상에 소정의 스트레스를 갖는 제1 층간 절연막을 형성하고,상기 제1 층간 절연막을 탈수소화하여 상기 스트레스를 변화시키는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 1항에 있어서,상기 제1 층간 절연막을 탈수소화하는 것은 상기 제1 층간 절연막을 탈수소화 가스 분위기에서 플라즈마 처리 또는 열처리하는 것을 적어도 1회 실시하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 2항에 있어서,상기 탈수소화 가스는 N2, O2, O3, N2O 또는 이들의 조합인 반도체 집적 회로 장치의 제조 방법.
- 제 1항에 있어서,상기 탈수소화된 제1 층간 절연막은 200MPa 이상의 인장 스트레스를 갖는 반 도체 집적 회로 장치의 제조 방법.
- 제 1항에 있어서,상기 제1 층간 절연막은 O3-TEOS, NSG, PSG, BSG, BPSG, FSG, SOG, TOSZ 또는 이들의 조합을 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 1항에 있어서,상기 제1 층간 절연막을 탈수소화한 후, 상기 제1 층간 절연막 상에 상기 제1 층간 절연막보다 작은 스트레스를 갖는 제2 층간 절연막을 더 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 1항에 있어서,상기 제1 층간 절연막을 탈수소화한 후, 상기 제1 층간 절연막 상에 수분 또는 외부 이온이 상기 제1 층간 절연막에 침입하는 것을 방지하는 캡핑막을 형성하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 1항에 있어서,상기 제1 층간 절연막을 형성하기 전에, 상기 NMOS 트랜지스터 상에 소정의 인장 스트레스를 갖는 라이너막을 형성하는 것을 더 포함하는 반도체 집적 회로 장 치의 제조 방법.
- 제 8항에 있어서,상기 NMOS 트랜지스터의 게이트 절연막, 게이트 전극 및 상기 라이너막의 총두께를 t1이라 하고, 상기 라이너막 및 상기 탈수소화된 제1 층간 절연막의 총두께를 t2라 할 때, t2/t1≥1.14인 반도체 집적 회로 장치의 제조 방법.
- 제 1항에 있어서,상기 제1 층간 절연막을 탈수소화한 후, 상기 제1 층간 절연막 상에 소정의 스트레스를 갖는 추가 층간 절연막을 형성하고 상기 추가 층간 절연막을 탈수소화하여 상기 스트레스를 변화시키는 것을 1회 이상 반복하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 10항에 있어서,상기 추가 층간 절연막을 탈수소화하는 것은 상기 추가 층간 절연막을 탈수소화 가스 분위기에서 플라즈마 처리 또는 열처리하는 것을 적어도 1회 실시하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 11항에 있어서,상기 제1 층간 절연막을 형성하기 전에, 상기 NMOS 트랜지스터 상에 소정 크 기의 인장 스트레스를 갖는 라이너막을 형성하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 12항에 있어서,상기 NMOS 트랜지스터의 게이트 절연막, 게이트 전극 및 상기 라이너막의 총두께를 t1이라 하고, 상기 라이너막과 상기 탈수소화된 제1 및 추가 층간 절연막의 총두께를 t3라 할 때, t3/t1≥1.14인 반도체 집적 회로 장치의 제조 방법.
- 제 1항에 있어서,상기 반도체 기판 상에 NMOS 트랜지스터를 형성하는 것은 상기 반도체 기판 상에 NMOS 및 PMOS 트랜지스터를 함께 형성하는 것을 포함하고,상기 NMOS 트랜지스터 상에 소정의 스트레스를 갖는 제1 층간 절연막을 형성하는 것은 상기 NMOS 및 PMOS 트랜지스터 트랜지스터 상에 소정의 스트레스를 갖는 제1 층간 절연막을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 14항에 있어서,상기 제1 층간 절연막을 탈수소화한 후, 상기 PMOS 트랜지스터 상의 제1 층간 절연막에 질소 또는 게르마늄을 이온 주입하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 14항에 있어서,상기 제1 층간 절연막을 탈수소화하기 전, 상기 PMOS 트랜지스터 상의 제1 층간 절연막을 커버하는 마스크 패턴을 형성하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
- 반도체 기판 상에 NMOS 트랜지스터를 형성하고,상기 NMOS 트랜지스터 상에, 소정의 인장 스트레스를 갖는 O3-TEOS막을 포함하는 제1 층간 절연막을 형성하고,상기 제1 층간 절연막을 탈수소화하여 상기 인장 스트레스를 증가시키는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 17항에 있어서,상기 제1 층간 절연막을 탈수소화하는 것은 상기 제1 층간 절연막을 탈수소화 가스 분위기에서 플라즈마 처리 또는 열처리하는 것을 적어도 1회 실시하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 18항에 있어서,상기 탈수소화 가스는 N2, O2, O3, N2O 또는 이들의 조합인 반도체 집적 회로 장치의 제조 방법.
- 제 17항에 있어서,상기 탈수소화된 제1 층간 절연막은 200MPa 이상의 인장 스트레스를 갖는 반도체 집적 회로 장치의 제조 방법.
- 제 17항에 있어서,상기 제1 층간 절연막을 탈수소화한 후, 상기 제1 층간 절연막 상에 상기 제1 층간 절연막보다 작은 스트레스를 갖는 제2 층간 절연막을 더 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 17항에 있어서,상기 제1 층간 절연막을 탈수소화한 후, 상기 제1 층간 절연막 상에 수분 또는 외부 이온이 상기 제1 층간 절연막에 침입하는 것을 방지하는 캡핑막을 형성하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 17항에 있어서,상기 제1 층간 절연막을 형성하기 전에, 상기 NMOS 트랜지스터 상에 소정의 인장 스트레스를 갖는 라이너막을 형성하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 23항에 있어서,상기 NMOS 트랜지스터의 게이트 절연막, 게이트 전극 및 상기 라이너막의 총두께를 t1이라 하고, 상기 라이너막 및 상기 탈수소화된 제1 층간 절연막의 총두께를 t2라 할 때, t2/t1≥1.14인 반도체 집적 회로 장치의 제조 방법.
- 제 17항에 있어서,상기 제1 층간 절연막을 탈수소화한 후, 상기 제1 층간 절연막 상에 소정의 인장 스트레스를 갖는 추가 층간 절연막을 형성하고, 상기 추가 층간 절연막을 탈수소화하여 상기 인장 스트레스를 증가시키는 것을 1회 이상 반복하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 25항에 있어서,상기 추가 층간 절연막을 탈수소화하는 것은 상기 추가 층간 절연막을 탈수소화 가스 분위기에서 플라즈마 처리 또는 열처리하는 것을 적어도 1회 실시하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 26항에 있어서,상기 제1 층간 절연막을 형성하기 전에, 상기 NMOS 트랜지스터 상에 소정 크기의 인장 스트레스를 갖는 라이너막을 형성하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 27항에 있어서,상기 NMOS 트랜지스터의 게이트 절연막, 게이트 전극 및 상기 라이너막의 총두께를 t1이라 하고, 상기 라이너막과 상기 탈수소화된 제1 및 추가 층간 절연막의 총두께를 t3라 할 때, t3/t1≥1.14인 반도체 집적 회로 장치의 제조 방법.
- 제 17항에 있어서,상기 반도체 기판 상에 NMOS 트랜지스터를 형성하는 것은 상기 반도체 기판 상에 NMOS 및 PMOS 트랜지스터를 함께 형성하는 것을 포함하고,상기 NMOS 트랜지스터 상에 인장 스트레스를 갖고 O3-TEOS막을 포함하는 제1 층간 절연막을 형성하는 것은 상기 NMOS 및 PMOS 트랜지스터 트랜지스터 상에 인장 스트레스를 갖고 O3-TEOS막을 포함하는 제1 층간 절연막을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 29항에 있어서,상기 제1 층간 절연막을 탈수소화한 후, 상기 PMOS 트랜지스터 상의 제1 층간 절연막에 질소 또는 게르마늄을 이온 주입하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 29항에 있어서,상기 제1 층간 절연막을 탈수소화하기 전, 상기 PMOS 트랜지스터 상의 제1 층간 절연막을 커버하는 마스크 패턴을 형성하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
- 반도체 기판 상에 형성된 NMOS 트랜지스터;상기 NMOS 트랜지스터 상에 형성되고, 소정의 인장 스트레스를 갖는 라이너막; 및상기 라이너막 상에 형성되고, 탈수소화되어 인장 스트레스가 증가된 제1 층간 절연막을 포함하되,상기 NMOS 트랜지스터의 게이트 절연막, 게이트 전극 및 상기 라이너막의 총두께를 t1이라 하고, 라이너막 및 탈수소화된 제1 층간 절연막의 총두께를 t2라 할 때, t2/t1≥1.14인 반도체 집적 회로 장치.
- 제 32항에 있어서,상기 탈수소화된 제1 층간 절연막은 탈수소화 가스 분위기에서 플라즈마 처리 또는 열처리된 반도체 집적 회로 장치.
- 제 32항에 있어서,상기 제1 층간 절연막 상에 형성되고, 상기 제1 층간 절연막보다 작은 인장 스트레스를 갖는 제2 층간 절연막을 더 포함하는 반도체 집적 회로 장치.
- 제 32항에 있어서,상기 제1 층간 절연막 상에 형성되고, 수분 또는 외부 이온이 상기 제1 층간 절연막에 침입하는 것을 방지하는 캡핑막을 더 포함하는 반도체 집적 회로 장치.
- 제 32항에 있어서,상기 제1 층간 절연막 상에 형성되고, 탈수소화되어 인장 스트레스가 증가된 적어도 1층의 추가 층간 절연막을 포함하고,상기 NMOS 트랜지스터의 게이트 절연막, 게이트 전극 및 상기 라이너막의 총두께를 t1이라 하고, 상기 라이너막 및 상기 탈수소화된 제1 층간 절연막의 총두께를 t2라 할 때 t2/t1≥1.14인 것은, 상기 NMOS 트랜지스터의 게이트 절연막, 게이트 전극 및 상기 라이너막의 총두께를 t1이라 하고, 상기 라이너막과 상기 탈수소화된 제1 및 추가 층간 절연막의 총두께를 t3라 할 때 t3/t1≥1.14인 반도체 집적 회로 장치.
- 반도체 기판 상에 형성된 NMOS 트랜지스터;상기 NMOS 트랜지스터 상에 형성되고, 탈수소화되어 소정의 인장 스트레스를 갖는 제1 층간 절연막; 및상기 제1 층간 절연막 상에 형성되고, 상기 제1 층간 절연막보다 작은 스트 레스를 갖는 제2 층간 절연막을 포함하는 반도체 집적 회로 장치.
- 제 37항에 있어서,상기 탈수소화된 제1 층간 절연막은 탈수소화 가스 분위기에서 플라즈마 처리 또는 열처리된 반도체 집적 회로 장치.
- 제 37항에 있어서,상기 제2 층간 절연막 상에 형성되고, 수분 또는 외부 이온이 상기 제2 층간 절연막에 침입하는 것을 방지하는 캡핑막을 더 포함하는 반도체 집적 회로 장치.
- 제 37항에 있어서,상기 NMOS 트랜지스터와 상기 제1 층간 절연막 사이에 형성되고 소정의 인장 스트레스를 갖는 라이너막을 더 포함하는 반도체 집적 회로 장치.
- 제 40항에 있어서,상기 NMOS 트랜지스터의 게이트 절연막, 게이트 전극 및 상기 라이너막의 총두께를 t1이라 하고, 라이너막 및 탈수소화된 제1 층간 절연막의 총두께를 t2라 할 때, t2/t1≥1.14인 반도체 집적 회로 장치.
- 제 40항에 있어서,상기 제1 층간 절연막과 제2 층간 절연막 사이에 형성되고 탈수소화되어 인장 스트레스가 증가된 적어도 1층의 추가 층간 절연막을 더 포함하고,상기 NMOS 트랜지스터의 게이트 절연막, 게이트 전극 및 상기 라이너막의 총두께를 t1이라 하고, 상기 라이너막과 상기 탈수소화된 제1 및 추가 층간 절연막의 총두께를 t3라 할 때 t3/t1≥1.14인 반도체 집적 회로 장치.
- 반도체 기판 상에 형성된 NMOS 및 PMOS 트랜지스터; 및상기 NMOS 및 PMOS 트랜지스터 상에 형성된 제1 층간 절연막을 포함하되,상기 PMOS 트랜지스터 상에 형성된 제1 층간 절연막은 질소 또는 게르마늄이 이온주입된 반도체 집적 회로 장치.
- 제 43항에 있어서,상기 제1 층간 절연막은 탈수소화 가스 분위기에서 플라즈마 처리 또는 열처리된 반도체 집적 회로 장치.
- 제 43항에 있어서,상기 제1 층간 절연막 상에 형성되고, 수분 또는 외부 이온이 상기 제1 층간 절연막에 침입하는 것을 방지하는 캡핑막을 더 포함하는 반도체 집적 회로 장치.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050106096A KR100678636B1 (ko) | 2005-11-07 | 2005-11-07 | 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 |
| JP2006301719A JP5209196B2 (ja) | 2005-11-07 | 2006-11-07 | 半導体装置の製造方法 |
| TW095141118A TWI338335B (en) | 2005-11-07 | 2006-11-07 | Semiconductor devices and methods of manufacturing the same |
| US11/593,898 US7867867B2 (en) | 2005-11-07 | 2006-11-07 | Methods of manufacturing semiconductor devices |
| US12/987,415 US8237202B2 (en) | 2005-11-07 | 2011-01-10 | Semiconductor devices including dehydrogenated interlayer dielectric layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050106096A KR100678636B1 (ko) | 2005-11-07 | 2005-11-07 | 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100678636B1 true KR100678636B1 (ko) | 2007-02-05 |
Family
ID=38105352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050106096A KR100678636B1 (ko) | 2005-11-07 | 2005-11-07 | 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100678636B1 (ko) |
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| KR100929458B1 (ko) | 2007-11-26 | 2009-12-02 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조방법 |
| KR101428768B1 (ko) * | 2007-05-31 | 2014-08-08 | 글로벌파운드리즈 인크. | 반도체 디바이스의 듀얼 스트레스 라이너 위에 추가적인 층을 사용함으로써 향상된 ｎ채널 트랜지스터의 트랜지스터 성능 |
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