KR20060101347A - 게이트 절연막을 구비한 반도체 장치 및 그 제조 방법 - Google Patents

게이트 절연막을 구비한 반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20060101347A
KR20060101347A KR1020060024732A KR20060024732A KR20060101347A KR 20060101347 A KR20060101347 A KR 20060101347A KR 1020060024732 A KR1020060024732 A KR 1020060024732A KR 20060024732 A KR20060024732 A KR 20060024732A KR 20060101347 A KR20060101347 A KR 20060101347A
Authority
KR
South Korea
Prior art keywords
insulating film
channel region
gate insulating
impurity concentration
semiconductor device
Prior art date
Application number
KR1020060024732A
Other languages
English (en)
Inventor
마사하루 미즈타니
마사오 이노우에
지로 유가미
준이치 쓰치모토
코지 노무라
야스히로 시마모토
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 르네사스 테크놀로지 filed Critical 가부시끼가이샤 르네사스 테크놀로지
Publication of KR20060101347A publication Critical patent/KR20060101347A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

MISFET(10)는, 불순물 농도 C의 채널 영역(20)을 가지는 p형의 기판(1)과, 채널 영역(20) 위에 형성된, SiO2으로 이루어지는 절연막(11)과, 절연막(11) 위에 형성된 HfSiON으로 이루어지는 절연막(12)을 구비하고 있다. 불순물 농도 C의 채널 영역을 가지고, 기판(1)과 동일한 재질로 이루어지는 기판과, 채널 영역 위에 형성된 SiON만으로 이루어지는 절연막을 구비하는 별도의 MISFET를 상정하고, 채널 영역에 있어서의 전자의 이동도의 최대값보다도 채널 영역(20)에 있어서의 전자의 이동도의 최대값이 높아지도록, 채널 영역(20)의 불순물 농도 C가 설정되고 있다. 이에 따라 전원 전압을 저감할 수 있고, 소비전력을 저감할 수 있다.
절연막, 불순물 농도, 최대값, 소비전력

Description

게이트 절연막을 구비한 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH GATE INSULATION LAYER AND MANUFACTURING METHOD THEROF}
도 1은 본 발명의 반도체 장치의 구성의 일 예를 도시하는 단면도.
도 2는 본 발명에 있어서 상정되는 별도의 반도체 장치의 구성을 모식적으로 도시하는 단면도.
도 3은 본 발명에 있어서의 이동도와 게이트 절연막의 물리막 두께와의 관계를 도시한 도면.
도 4∼도 11은 본 발명의 실시의 형태 1에 있어서의 반도체 장치의 제조 방법을 공정순으로 도시하는 확대 단면도.
도 12는 본 발명의 실시의 형태 2에 있어서의 반도체 장치의 제조 방법을 도시하는 확대 단면도.
도 13은 시료 A1∼A4에서 측정된 전자의 이동도와 시료 C1∼C4에서 측정된 전자의 이동도를 도시한 도면.
도 14는 시료 B1∼B4에서 측정된 전자의 이동도와 시료 C1∼C4에서 측정된 전자의 이동도를 도시한 도면.
도 15는 각 시료에서 측정된 전자의 이동도μ의 최대값μmax을 플롯한 도면.
도 16은 s.Takagi et al.,”on the Universality of Inversion Layer Mobility in Si MOSFET's:Part I-Effects of Substrate Impurity Concentration”, IEEE Trans.Electron Devices.,Vol.41 No.12pp.2357-2362. 1994에 기재된 유니버설 커브를 도시한 도면이다.
[기술분야]
본 발명은, 게이트 절연막을 구비한 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 특정적으로는, 고유전율 재료로 이루어지는 게이트 절연막을 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
[배경기술]
대규모 집적회로(LSI)의 기본구성 회로인 MIS(metal-Insulator semiconductor) FET(field-effect transistor)에서는, 지금까지 스케일링칙에 따라 고집적화가 실현되어 왔다. MISFET에 있어서는, 게이트 산화막으로서 이산화실리콘(SiO2)이 사용되고 있다. 그러나, SiO2을 사용한 게이트 절연막은, 2.Onm정도의 막두께로 한계에 도달한다고 생각되고 있다. 즉, SiO2을 사용한 게이트 절연막을 2.Onm정도보다 얇은 막두께로 하면, 터널 리크 전류의 증대에 의해 소비전력이 증가한다는 문제가 발생한다. 또한 게이트 절연막의 신뢰성이 저하한다는 문제가 발 생한다. 또한 불순물에 대한 확산 배리어가 약해지고, 게이트 전극으로부터의 불순물 누설을 야기한다는 문제가 발생한다. 또한, 얇은 SiO2막을 균일하게, 양산하기 위해서는 엄밀한 제조 제어가 필요하게 한다.
그래서, 이러한 소자의 미세화와 고속화를 양립하여, 이 스케일링 한계를 타파하기 위해서, SiO2보다 얇게 형성되어도 동등 이상의 전계 효과성능을 얻을 수 있는 고유전율(high-K)재료의 개발이 정력적으로 진행되고 있다. 유력후보가 되고 있는 재료는, 지르코니아(ZrO2), 하프니아(HfO2)등의 ⅠⅤ족 산화물, 알루미나(Al203), 이트리아(Y203)등의 ⅠⅠⅠ족 산화물 및 실리케이트 등이다. ⅠⅤ족 산화물 및 ⅠⅠⅠ족 산화물은 Si반도체의 초기에 게이트 절연막으로서 이용된 재료이다. 그러나, SiO2에 의한 게이트 절연막의 형성 기술이 확립된 후는, 그 뛰어난 특성 때문에, 오로지 SiO2 이 이용되어 왔다.
그러나, Al203 등의 고유전율 재료를 게이트 절연막에 적용한 MISFET를 제작했을 경우, 다음과 같은 문제점이 존재한다. 고유전율 재료의 게이트 절연막과 폴리실리콘 전극을 조합했을 경우 피닝이 발생하므로, N채널형의 MISFET의 플랫 밴드 전압이, 정전압측에 0.3V정도 시프트하고, MISFET의 임계값 전압도 변화한다. 또한 전자의 이동도가 작고, SiO2막의 유니버설 커브에 비해 약 1/4이기 때문에, MISFET를 동작시켰을 때의 소스·드레인간의 전류를 기대한 대로 증대시킬 수 없다. 전자의 이동도가 작은 원인의 하나는, 절연막 안에 존재하는 고정 전하에 의 해 채널안의 전자가 산란되기 때문으로 생각되고 있다.
여기에서, 유니버설 커브라 함은 캐리어의 이동도의 유효전계 의존성을 주는 보편적 곡선이며, SiO2로 이루어지는 절연막을 가지는 MISFET에 있어서의 캐리어의 이동도의 최대값을 경험적으로 정의한 것이다. 유니버설 커브는, MISFET에 있어서의 캐리어의 이동도를 비교하는 데 널리 사용하고 있다. s.Takagi et al.,”on the Universality of Inversion Layer Mobility in Si MOSFET's:Part I-Effects of Substrate Impurity Concentration”, IEEE Trans.Electron Devices.,Vol.41 No.12pp.2357-2362. 1994에는 SiO2로 이루어지는 게이트 절연막을 가지는 MISFET의 유니버설 커브가 기재되고 있다. 이 유니버설 커브를 도 16에 나타낸다. 도 16은, 실리콘 기판의 주표면의 면방향이 (100)이며, 기판온도가 77K 및 300K인 경우에 있어서의 전자의 이동도의 유효전계변화를 나타내고 있다. 도 16을 참조하여, 어떤 기판온도, 어떤 기판농도 NA에서의 전자의 이동도는, 어떤 유효 전계 강도에서 최대값을 가지고 있다.
전자의 이동도의 향상에 관해서, 일본국 공개특허공보 특개 2003-69011호 공보에는, Al203로 이루어지는 게이트 절연막을 Si(실리콘)기판 위에 형성하고, Si기판과 금속 산화물에 끼워진 영역에 실리콘 산화막 혹은 실리콘산질화막을 형성한 반도체 장치가 개시되어 있다. 이에 따라 Al203/Si계면에 금속적인 AlOX결합 상태가 형성되는 것을 억제 할 수 있고, AlOX 결합 상태로부터 전자가 발생하는 것을 억제 할 수 있으며, Al203/Si기판계면의 고정 전하를 줄일 수 있다. 그 결과, N채널형의 MISFET에 있어서의 전자의 이동도는, SiO2막의 유니버설 커브에 비해 약 3/4정도의 이동도로까지 향상하고 있다.
고유전율 재료를 게이트 절연막으로서 사용한 경우에는, 채널 영역에 있어서의 전자의 이동도가 낮았다. 이 때문에, 소스·드레인간을 흐르는 전류가 감소하여, 필요한 온 전류를 얻을 수 없기 때문에 전원전압을 높게 할 필요가 생긴다. 그 결과, 소비전력이 증가한다는 문제가 있었다. 또한 고속동작을 실현할 수 없었다. 일본국 공개특허공보 특개 2003-69011호 공보에 개시되어 있는 기술을 이용해도, 전자의 이동도는 여전히 유니버설 커브를 상회하는 경우가 없어, 캐리어의 이동도로서는 충분하지 않았다.
본 발명의 1의 목적은, 소비전력을 저감할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
또한 본 발명의 다른 목적은, 고속동작을 실현할 수 있는 반도체 장치 및 그 제조 방법이다.
본 발명의 반도체 장치는, 불순물 농도 C의 채널 영역을 가지는 반도체 기판과, 실리콘과 산소를 포함하고, 상기 채널 영역 위에 형성된 제1게이트 절연막과, 하프늄과 산소를 포함하고, 상기 제1게이트 절연막 위에 형성된 제2게이트 절연막 을 구비하고 있다. 불순물 농도 C의 별도의 채널 영역을 가지고, 상기 반도체 기판과 동일한 재질로 이루어지는 반도체 기판과, 상기 별도의 채널 영역 위에 형성된 SiON(산질화 실리콘)만으로 이루어지는 별도의 게이트 절연막을 구비하는 별도의 반도체 장치를 상정하고, 상기 별도의 채널 영역에 있어서의 전자 이동도의 최대값보다도 상기 채널 영역에 있어서의 전자의 이동도의 최대값이 높아지도록, 상기 채널 영역의 불순물 농도 C가 설정되어 있다.
본 발명의 반도체 장치의 제조 방법은, 불순물 농도 C의 채널 영역을 반도체 기판에 형성하는 공정과, 실리콘과 산소를 포함하는 제1게이트 절연막을 상기 채널 영역 위에 형성하는 공정과, 하프늄과 산소를 포함하는 제2게이트 절연막을 상기 제1게이트 절연막 위에 형성하는 공정을 구비하고 있다. 채널 영역을 형성하는 공정에 있어서, 채널 영역의 전자의 이동도의 최대값이, 불순물 농도 C의 채널 영역 위에 산질화 실리콘으로 이루어지는 게이트 절연막만을 형성한 경우에 있어서의 채널 영역의 전자의 이동도의 최대값보다도 높아지도록, 불순물 농도 C를 설정한다.
본원 발명자들은, 하프늄과 산소를 포함하는 고유전율 재료를 게이트 절연막으로서 사용한 경우라도, 반도체 기판에 있어서의 채널 영역의 불순물 농도 C를 적당한 값으로 설정함으로써, 채널 영역에 있어서의 전자의 이동도를 비약적으로 향상할 수 있음을 알아냈다. 즉, 불순물 농도 C의 별도의 채널 영역을 가지고, 상기 반도체 기판과 동일한 재질로 이루어지는 별도의 반도체 기판과, 상기 별도의 채널 영역 위에 형성된 SiON만으로 이루어지는 별도의 게이트 절연막을 구비하는 별도의 반도체 장치를 상정한다. 본 발명의 반도체 장치 및 그 제조 방법에서는, 이 다른 채널 영역에 있어서의 전자의 이동도의 최대값보다도 상기 채널 영역에 있어서의 전자의 이동도의 최대값이 높아지도록, 상기 채널 영역의 불순물 농도 C이 설정되고 있다. 이에 따라 전자의 이동도를 향상시킬 수 있다.
또한 제1게이트 절연막을 형성함으로써 제2게이트 절연막을 반도체 기판으로부터 떼어 놓을 수 있다.이에 따라 제2게이트 절연막에 존재하는 고정 전하를 채널 영역으로부터 떼어 놓을 수 있다. 그 결과, 전자의 이동도를 향상시킬 수 있다.
전자의 이동도를 향상시킴으로써, 소스·드레인간을 흐르는 전류가 증가하므로 전원전압을 저감할 수 있다. 그 결과, 소비전력을 저감할 수 있다. 또한 고속동작을 실현할 수 있다.
또한, 「고전계 영역」이라 함은 채널 영역에 있어서의 반도체 기판 표면에 대하여 수직 방향의 전계 강도가 0.8(MV/cm)이상인 영역을 의미하고 있다.
또, EOT라 함은 High-k막의 물리적인 두께를, SiO2막과 등가인 전기적 막두께로 환산한 값을 의미하고 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부의 도면과 관련하여 이해되는 본 발명에 관한 다음 상세한 설명으로부터 명확해 질 것이다.
이하, 본 발명의 실시의 형태에 대해서 도면에 의거하여 설명한다.
(실시의 형태 1)
도 1을 참조하여, 기판(1) 표면이 STI(Shallow Trench Isolation)(5a, 5b)의 각각에서 전기적으로 분리되고 있고, 전기적으로 분리된 기판(1) 표면상에 MISFET(10)가 형성되고 있다. MISFET(10)는, 반도체 기판으로서의 기판(1)과, 제1게이트 절연막으로서의 절연막(11)과, 제2게이트 절연막으로서의 절연막(12)을 주로 구비하고 있다. 기판(1)은, 표면에 있어서의 소정의 영역에, 불순물 농도 C의 채널 영역(20)을 가지고 있다. 채널 영역(20) 위에는 절연막(11)이 형성되고 있고, 절연막(11) 위에는 절연막(12)이 형성되고 있다.
기판(1)은 예를 들면 실리콘으로 이루어지고, 예를 들면 B(붕소)등의 불순물을 기판에 이온주입 함으로써 p-이 되고 있다. 본 실시의 형태에 있어서, 채널 영역(20)의 불순물 농도 C는, 이하의 구조를 갖는 별도의 반도체 장치를 상정하여 설정되고 있다.
도 2를 참조하여, 별도의 반도체 장치로서의 MISFET(110)는, 별도의 반도체 기판으로서의 기판(101)과, 별도의 게이트 절연막으로서의 절연막(111)을 구비하고 있다. 기판(101)은 실리콘으로 이루어지는 p형의 반도체 기판이며, 기판(101)상의 소정의 위치에, SiON으로 이루어지는 절연막(111)이 형성되고 있으며, 절연막(111) 위에는 게이트 전극(113)이 형성되고 있다. 또한 기판(101)은, 절연막(111)의 수직 바로 아래의 영역에, 별도의 채널 영역으로서의 채널 영역(120)을 가지고 있다.
도 1 및 도 2를 참조하여, 본 실시의 형태에서는, MISFET(110)의 채널 영역(120)에 있어서의 전자의 이동도의 최대값보다도, MISFET(10)의 채널 영역(20)에 있어서의 전자의 이동도의 최대값이 높아지도록, 채널 영역(20)의 불순물 농도 C가 설정되어 있다. 불순물 농도 C는, 예를 들면 2 ×1017/cm3이상 1 ×1020/cm3이하이다.
도 1을 참조하여, 절연막(11)은, 예를 들면 SiON 또는 SiO2중 어느 하나로 되어있지만, 이들 이외의 재료로 이루어져도 좋고, 적어도 실리콘과 산소를 포함하는 절연막이면 좋다. SiON 및 Si02은, 절연막(12)과 반응하기 어렵고, 내열성을 가지고 있으며, 높은 유전율을 가지고 있기 때문에, 절연막(11)의 재료로서 적합하다. 또한 절연막(11)의 EOT는 예를 들면 0.55nm 이상 1.Onm이하이다. 절연막(11)의 막두께를 0.55nm이상으로 함으로써, 절연막(12)을 기판(1)으로부터 충분히 떼어 놓을 수 있고, 전자의 이동도를 향상시킬 수 있다. 또한 절연막(11)의 막두께를 1.Onm이하로 함으로써, 게이트 절연막으로서 기능하는 것이 가능한 막두께 레벨을 확보할 수 있다.
절연막(12)은, 예를 들면 HfSiON으로 되어있지만, 이외의 재료로 되어 있어도 좋으며, 적어도 하프늄과 산소를 포함하는 절연막이면 좋다. HfSiON은, 높은 유전율을 가지고 있고, 결정화되기 어려우므로, 절연막(12)의 재료로서 적합하다.
또한 MISFET(10)는, 절연막(12) 위에 형성된 게이트 전극(13)을 더 구비하고 있다. 게이트 전극(13)은 예를 들면 폴리실리콘으로 이루어지지만 이 외의 재료로 이루어져도 좋다.
본원 발명자들은, 도 1의 반도체 장치에 있어서, 절연막(11)(계면층)의 EOT를 각각 0.30nm, 0.55nm, 0.75nm, 0.85nm로 설정하고, 각각의 경우의 HfSiON으로 이루어지는 절연막(12)의 물리막 두께와 전자의 이동도와의 관계를 조사했다. 유효 전계 강도Eeff를 0.8MV/cm로 했다. 이 결과를 도 3에 나타낸다. 도 3을 참조하여, 절연막(12)의 물리막 두께가 얇아짐에 따라 전자의 이동도는 저하하고 있다. 그러나, 절연막(11)의 EOT가 0.55nm이상인 경우에는, 절연막(11)의 EOT가 0.55nm미만인 경우와 비교하여 높은 이동도가 유지되고 있다.
도 1을 참조하여, 계속해서 상기 이외의 반도체 장치의 구성에 관하여 설명한다. 절연막(11), 절연막(12) 및 게이트 전극(13)의 각각의 측면을 덮도록 기판(1)의 표면상에 측벽(14)이 형성되고 있다. 또한 기판(1)의 표면상에는 채널 영역(20)을 끼우도록 소스 영역 및 드레인 영역이 형성되고 있다. 소스 영역은 n+불순물 영역(4a) 및 n형 불순물 영역(3a)으로 구성되고 있으며, 드레인 영역은 n+불순물 영역(4b) 및 n형 불순물 영역(3b)으로 구성되어 있다. 또한 소스 영역 및 드레인 영역과 기판(1)과의 경계의 각각에는, p형 불순물 영역(2a, 2b)의 각각이 형성되어 있다.
n형 불순물 영역(3a)은, n+불순물 영역(4a)에 인접하여 채널 영역(20)을 향해 연장되도록 형성되어 있다. n형 불순물 영역(3a)은, p형 불순물 영역(2a)의 내부에 있고, 측벽(14)의 수직 바로 아래의 영역에 형성되어 있다. 마찬가지로, n형 불순물 영역(3b)은, n+불순물 영역(4b)에 인접하여 채널 영역(20)을 향해 연장하도록 형성되어 있다. n형 불순물 영역(3b)은, p형 불순물 영역(2b)의 내부에 있고, 측벽(14)의 수직바로 아래의 영역에 형성되어 있다.
여기에서, n+불순물 영역(4a,4b)보다도 불순물 농도가 낮은 영역인 n형 불순물 영역(3a, 3b)을 형성함으로써, 드레인 영역과 채널 영역과의 계면부근의 전계를 완화 할 수 있고, 오프 전류값을 저감할 수 있다. 또한 소스 영역 및 드레인 영역과 기판(1)과의 경계에, p형 불순물 영역(2a, 2b)을 형성함으로써, 펀치쓰루를 방지할 수 있다.
MISFET(10)를 덮도록 기판(1)의 표면상에는 층간 절연막(7)이 형성되어 있다. 층간 절연막(7)에는 기판(1)표면에 이르는 복수의 구멍이 개구되고 있고, 이것들의 구멍의 각각의 내부를 메우도록 콘택트(8a∼8c)의 각각이 형성되어 있다. 또한, 층간 절연막(7) 위에는 배선(9a∼9c)의 각각이 형성되어 있다. 배선(9a)은 콘택트(8a)를 통해서 n+불순물 영역(4a)과 전기적으로 접속되고 있고, 배선(9b)은 콘택트(8b)를 통해서 게이트 전극(13)과 전기적으로 접속되고 있으며, 배선(9c)은 콘택트(8c)를 통해서 n+불순물 영역(4b)과 전기적으로 접속되고 있다.
계속해서, 본 실시의 형태에 있어서의 반도체 장치의 제조 방법에 대해서, 도 4∼도 11을 사용하여 설명한다. 또, 도 4∼도 7에 관해서는 채널 영역부근의 확대도를 나타내고 있다.
처음에, 도 4를 참조하여, 단결정 실리콘으로 이루어지는 기판(1)을 준비하고, STI(5a,5b)(도 1)의 각각을 기판(1)표면에 형성한다. 다음에 예를 들면 가속 에너지 3keV, 주입량 1 ×1015/cm2의 조건에서, 기판(1)표면에 대하여 수직 방향으로부터 B를 이온주입 한다. 이에 따라 예를 들면 2 ×1017/cm3이상 1 ×1020/cm3이하의 불순물 농도 C를 가지는 p형의 채널 영역(20)이 형성된다.
다음에 도 5를 참조하여, 예를 들면 HfCl4 및 SiH4를 원료 가스로서 사용하고, H20를 산화 가스로서 사용한 CVD(Chemical Vapor Deposition)법을 이용하여 HfSiO로 이루어지는 절연막(12a)을 0.7nm의 막두께로 기판(1) 위에 형성한다. 또한 절연막(12a)은, CVD법을 이용하는 경우 외에, 산화물 타깃에 의한 스퍼터링법을 이용하여 형성되어도 좋다.
다음에 도 6을 참조하여, 예를 들면 산소분압 25Pa 이상 100kPa이하의 분위기에 있어서 1000℃ 이상 1100℃ 미만의 온도에서 20초 이상 40초 이하의 시간에서 기판(1)을 열처리한다. 이것에 의해, 분위기중의 산소가 절연막(12a)을 투과하여 기판(1)표면을 산화하고, SiO2로 이루어지는 절연막(11a)이 기판(1)표면에 형성된다. 또한 1000℃이상의 고온에서 열처리함으로써, 절연막(12a)안의 Hf가 절연막(11a)내로 확산하고, 전자의 이동도를 향상시킬 수 있다. 다음에 절연막(12a)을 플라즈마 질화한다. 이것에 의해, 절연막(12a)이 질화되고, HfSiON으로 이루어지는 절연막(12a)이 형성된다. 이렇게, HfSiO를 질화하여 HfSiON로 함으로써, 절연막(12)을 결정화하는 것이 용이하지 않게 된다. HfSiO의 질화 방법으로서는 플라즈마 질화를 사용하는 것이 바람직하다. 플라즈마 질화를 사용하는 것으로, 계면 층(절연막(11))으로의 질소의 유입량을 저감하여 이동도의 저하를 막을 수 있다.
다음에 도 7을 참조하여, 예를 들면 TaN(질화 탄탈)로 이루어지는 도전막(13a)을 반응성 스퍼터링법에 의해 형성한다. 도전막(13a)으로서는, TaN 대신에, TiN(질화 티탄), WN(질화 텅그스텐), MoN(질화 몰리브덴), ZrN(질화 지르코늄) 또는 HfN(질화 하프늄)등을 이용해도 좋다. 또한, 스퍼터링법 혹은 CVD법을 이용하여 W(텅그스텐)으로 이루어지는 도전막(13a)을 형성해도 좋다.
다음에 도 8을 참조하여, 도시하지 않은 포토레지스트를 형성하고, 이 포토레지스트를 마스크로서 절연막(11a), 절연막(12a) 및 도전막(13a)을 소정 형상으로 에칭한다. 이것에 의해, 게이트 절연막으로서의 절연막11 및 12과, 게이트 전극(13)을 형성한다. 그 후에 포토레지스트를 제거한다.
다음에 도 9를 참조하여, 예를 들면 가속 에너지 3keV, 주입량 1 ×1015/cm2의 조건에서, 기판(1)표면에 대하여 수직방향으로부터 As(비소)를 이온주입 하고, n형 불순물 영역층(3a, 3b)을 형성한다. 계속해서, n형 불순물 영역층(3a, 3b)의 각각을 감싸도록, 예를 들면 가속 에너지 10keV, 주입량 4 ×1013/cm2의 조건에서, 기판(1)표면에 대한 수직방향으로부터 B를 이온주입 하고, p형 불순물 영역층(2a, 2b)을 형성한다.
다음에 도 10을 참조하여, 절연막11 및 12과, 게이트 전극(13)을 덮도록, 예를 들면 플라즈마 보조 퇴적법을 이용하여 400℃의 온도에서, 50nm의 막두께의 SiO2을 기판(1) 위에 형성한다. 그리고, 이방성 드라이에칭에 의해 게이트 전극(13) 의 측벽부에만 SiO2을 선택적으로 남겨 두어, 측벽(14)을 형성한다. 다음에 측벽(14)을 마스크로서, 예를 들면 가속 에너지 30keV, 주입량 2 ×1015/cm2의 조건에서, 기판(1)표면에 대한 수직방향으로부터 As를 이온주입 하고, n+불순물 영역(4a,4b)을 형성한다. 그 후에 예를 들면 질소 분위기에서 1000℃의 온도에서 5초간, 기판(1)을 어닐하고, 주입 이온은 활성화한다. 이에 따라 MISFET(10)가 완성된다.
다음에 도 11을 참조하여, MISFET(10)을 덮도록, 예를 들면 TEOS(Tetra Ethyl Ortho Silicate), SiO2 또는 SiOC등으로 이루어지는 층간 절연막(7)을 기판(1) 위에 형성한다. 계속해서, 통상의 사진제판기술 및 에칭 기술에 의해, n+불순물 영역(4a), 게이트 전극(13) 및 n+불순물 영역(4b)의 각각에 달하는 구멍(7a∼7c)의 각각을 층간 절연막(7)에 형성한다.
다음에 도 1을 참조하여, 구멍(7a∼7c)의 각각을 메우도록, 예를 들면 W, Al(알루미늄), 또는 Cu(동)등으로 이루어지는 도전막을 층간 절연막(7) 위에 형성한다. 다음에 층간 절연막(7)위의 여분의 도전막을 제거하고, 콘택트(8a∼8c)의 각각을 형성한다. 계속해서, 콘택트(8a∼8c)의 각각에 전기적으로 접속하는 배선(9a∼9c)의 각각을 층간 절연막(7) 위에 패터닝한다. 이상의 공정에 의해, 본 실시의 형태의 반도체 장치가 완성된다.
본 실시의 형태의 반도체 장치 및 그 제조 방법에서는, MISFET(110)의 채널 영역(120)에 있어서의 전자의 이동도의 최대값보다도, MISFET(10)의 채널 영역(20)에 있어서의 전자의 이동도의 최대값이 높아지도록, 채널 영역(20)의 불순물 농도 C가 설정되고 있다. 종래의 채널 영역에 있어서의 불순물 농도는 약 5 ×1016/cm3이었지만, 본 발명의 불순물 농도 C는 종래의 불순물 농도보다도 고농도이며, 구체적으로는, 예를 들면 2 ×1017/cm3이상 1 ×1020/cm3이하이다. 이에 따라 전자의 이동도를 향상시킬 수 있다.
또한 절연막(11)을 형성함으로써 고유전율 재료인 HfSiON로 이루어지는 절연막(12)을 기판(1)로부터 떼어 놓을 수 있다. 이에 따라 절연막(12)에 존재하는 고정 전하를 채널 영역으로부터 떼어 놓을 수 있다. 그 결과, 전자의 이동도를 향상시킬 수 있다.
전자의 이동도를 향상함으로써, 소스·드레인간을 흐르는 전류가 증가하여, 소비전력을 저감 할 수 있다. 또한 고속동작을 실현할 수 있다.
또, 본 실시의 형태의 반도체 장치에 의하면, 채널 영역(20)의 전기장강도가 고전계영역에 있을 경우에, 유니버설 커브를 넘는 정도까지 전자의 이동도를 향상시킬 수 있다.
본 발명의 반도체 장치는, 폴리실리콘을 포함하고, 절연막(12) 위에 형성된 게이트 전극(13)을 더 구비하고 있다.
고유전율 재료으로 이루어지는 게이트 절연막 위에 폴리실리콘으로 이루어지는 게이트 전극을 형성한 반도체 장치에서는, 종래의 SiON만으로 이루어지는 게이 트 절연막 위에 폴리실리콘으로 이루어지는 게이트 전극을 형성한 반도체 장치에 비하여, 동일한 임계값을 얻기 위해 필요한 채널 영역의 불순물 농도가 저농도가 된다(이 현상을 「피닝」이라 한다). 이 때문에, 고유전율 재료로 이루어지는 게이트 절연막 위에 폴리실리콘으로 이루어지는 게이트 전극을 형성한 반도체 장치에 있어서, 채널 영역의 불순물 농도를 종래보다도 저농도로 해도, 실용상 필요한 높이의 임계값을 얻을 수 있다. 그 결과, 동일한 전원 전압을 인가한 경우에 비교하면, HfSiON의 실효전계는 SiON의 실효전계보다도 낮아진다. 따라서, 이동도를 향상시키면서, 실용상 필요한 높이의 임계값을 가지는 반도체 장치를 얻을 수 있다.
본 실시의 형태의 제조 방법에 있어서, 기판(1)은 실리콘으로 이루어지고, 산소를 포함하는 분위기에 있어서 1000℃ 이상 1100℃미만의 온도에서 20초 이상 40초 이하의 시간 반도체 기판을 산화함으로써, 절연막(11a)을 형성한다. 이에 따라 양질인 막질의 SiO2으로 이루어지는 절연막(11)을 얻을 수 있다. 또한 1000℃이상의 고온에서 열처리하는 것으로, 절연막(12a)안의 Hf가 절연막(11a)내로 확산하여, 전자의 이동도를 향상 할 수 있다.
(실시의 형태 2)
실시의 형태 1의 제조 방법에서는, SiO2로 이루어지는 절연막(11)을 형성할 경우에 대하여 나타냈다. 본 실시의 형태에서는, SiO2의 대신에, SiON으로 이루어지는 절연막(11)을 형성할 경우의 제조 방법에 관하여 설명한다.
처음에, 도 12를 참조하여, 실리콘으로 이루어지는 기판(1)을 N20분위기에서 산질화함으로써, SiON으로 이루어지는 절연막(11a)을 형성한다. 또한, N20분위기에서 산질화하기 전에, 기판(1)을 플라즈마 질화해도 좋다. 다음에 도 6을 참조하여, 예를 들면 MOCVD법을 이용하여, HfSiO로 이루어지는 절연막(12a)을 형성한다.
또, 이 이후의 반도체 장치의 제조 방법은, 도 1 및 도 7∼도 11에 도시하는 실시의 형태 1의 제조 방법과 같은 제조를 거친다. 따라서 그 설명을 생략한다.
본 실시의 형태의 반도체 장치의 제조 방법에 있어서, 기판(1)은 실리콘으로 이루어지고, N20분위기에서 기판(1)을 산질화함으로써, 절연막(11a)를 형성한다. 이에 따라 양질인 막질의 SiON로 이루어지는 절연막(11)을 얻을 수 있다.
[실시예 1]
본 실시예에서는, 게이트 절연막의 재질과, 채널 영역에 있어서의 불순물 농도와의 조합이 서로 다르도록 설계하여 도 1에 도시하는 반도체 장치를 제작하고, 시료 A1∼A4 및 시료 B1∼B4로 했다. 또한 채널 영역에 있어서의 불순물 농도가 서로 다르도록 설계하여 도 2에 도시하는 반도체 장치를 제작하고, 시료 C1∼C4로 했다. 시료 A1∼A4, 시료 B1∼B4 및 시료 C1∼C4의 각각에 있어서의 게이트 절연막의 재질과, 채널 영역에 있어서의 불순물 농도는, 이하의 표 1에 나타내는 바와 같다.
게이트절연막의 재질 채널영역에 있어서의 불순물 농도(/cm3) 평 가
절연막 12 절연막 11
시료 A1 HfSiOn/ SiO2 3.0 X 1016 본 발명품이 아니다
시료 A2 4.0 X 1017 본 발명품
시료 A3 9.0 X 1017 본 발명품
시료 A4 1.5 X 1018 본 발명품
시료 B1 HfSiOn SiON 3.0 X 1016 본 발명품이 아니다
시료 B2 4.0 X 1017 본 발명품
시료 B3 9.0 X 1017 본 발명품
시료 B4 1.5 X 1018 본 발명품
게이트절연막(111)의 재질 채널영역에 있어서의 불순물 농도(/cm3) 평 가
시료 C1 SiON 3.0 X 1016 본 발명품이 아니다
시료 C2 4.0 X 1017
시료 C3 9.0 X 1017
시료 C4 1.5 X 1018
상기 시료 A1∼A4, 시료 B1∼B4,및 시료 C1∼C4의 각각에 대해서, 채널 영역에 있어서의 반도체 기판 표면에 대하여 수직인 방향의 전기장 강도Eeff를 변화시키고, 채널 영역에 있어서의 전자의 이동도를 측정했다. 도 13 및 도 14에 있어서, 선 X는 유니버설 커브이다. 도 15에 있어서, 선 A는 시료 A1∼A4의 각각에서 측정된 최대값μmax을 이은 선이고, 선 B은 시료 B1∼B4의 각각에서 측정된 최대값μmax를 이은 선이고, 선C은 시료 C1∼C4의 각각에서 측정된 최대값μmax을 이은 선이다.
도 13∼15을 참조하여, 선 A는, 채널 영역의 불순물 농도가 2.0×1017/cm3이상의 영역에 있어서, 선 C을 넘고 있다. 구체적으로는, 시료 A1∼A4의 각각과 시료 C1∼C4의 각각을 동일 불순물 농도의 시료끼리로 비교하고, 시료 A2∼A4의 각각에 있어서의 전자의 이동도의 최대값μmax 또는 시료 C2∼C4의 각각에 있어서의 전자의 이동도의 최대값μmax을 넘고 있다.
또한 선 B은, 채널 영역의 불순물 농도가 6.0×1017/cm3이상의 영역에 있어서, 선 C을 넘고 있다. 구체적으로는, 시료 B1∼B4의 각각과 시료 C1∼C4의 각각을 동일 불순물 농도의 시료끼리 비교하여, 시료 B2∼B4의 각각에 있어서의 전자의 이동도의 최대값μmax은, 시료 C2∼C4의 각각에 있어서의 전자의 이동도의 최대값μmax을 넘고 있다.
또한, 또한 시료 A2∼A4 및 시료 B2∼B4에 있어서의 전자의 이동도μ는, 고전계영역에 있어서 유니버설 커브인 선 Ⅹ를 넘고 있다. 이것으로부터, 본 발명품인 시료 A2∼A4 및 시료 B2∼B4에 의해 전자의 이동도를 향상시킬 수 있는 것을 알 수 있다.
본 발명의 반도체 장치를 특히 65nm노드 이후의 디바이스에 응용함으로써, 온 전류 등의 디바이스 특성의 비약적인 향상을 기대할 수 있다.
본 발명을 상세하게 설명하여 나타냈지만, 이것은 예시를 위한 것 뿐으로, 한정되지 않으며, 발명의 정신과 범위는 첨부의 청구범위에 의해서만 한정되는 것을 명백하게 알 수 있을 것이다.

Claims (10)

  1. 불순물 농도 C의 채널 영역을 가지는 반도체 기판과,
    실리콘과 산소를 포함하고, 상기 채널 영역 위에 형성된 제1게이트 절연막과,
    하프늄과 산소를 포함하고, 상기 제1게이트 절연막 위에 형성된 제2게이트 절연막을 구비하는 반도체 장치로서,
    불순물 농도 C의 별도의 채널 영역을 가지고, 상기 반도체 기판과 동일한 재질로 이루어지는 별도의 반도체 기판과, 상기 별도의 채널 영역 위에 형성된 SiON만으로 이루어지는 별도의 게이트 절연막을 구비하는 별도의 반도체 장치를 상정하고,
    상기 별도의 채널 영역에 있어서의 전자의 이동도의 최대값보다도 상기 채널 영역에 있어서의 전자의 이동도의 최대값이 높아지도록, 상기 채널 영역의 불순물 농도 C가 설정되는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 불순물 농도 C는, 2 ×1017/cm3이상 1 ×1020/cm3이하인 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1게이트 절연막은, SiON 또는 SiO2중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제2게이트 절연막은, HfSiON으로 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 채널 영역의 전계 강도가 고전계 영역에 있을 경우에, 상기 채널 영역에 있어서의 전자의 이동도가 유니버설 커브를 넘고 있는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1게이트 절연막의 등가 산화막 두께가 0.5nm이상 1.Onm이하인 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    폴리실리콘을 포함하고, 상기 제2게이트 절연막 위에 형성된 게이트 전극을 더 구비하는 것을 특징으로 하는 반도체 장치.
  8. 불순물 농도 C의 채널 영역을 반도체 기판에 형성하는 공정과,
    실리콘과 산소를 포함하는 제1게이트 절연막을 상기 채널 영역 위에 형성하는 공정과,
    하프늄과 산소를 포함하는 제2게이트 절연막을 상기 제1게이트 절연막 위에 형성하는 공정을 구비하고,
    상기 채널 영역을 형성하는 공정에 있어서, 상기 채널 영역의 전자의 이동도가, 불순물 농도 C의 채널 영역 위에 산질화 실리콘으로 이루어지는 게이트 절연막만을 형성했을 경우에 있어서의 채널 영역의 전자의 이동도보다도 높아지도록, 상기 불순물 농도 C를 설정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 반도체 기판은 실리콘으로 이루어지고,
    산소를 포함하는 분위기에 있어서 1000℃ 이상 1100℃미만에서 20초 이상 40 초이하의 시간 상기 반도체 기판을 산화함으로써, 상기 제1게이트 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 8항에 있어서,
    상기 반도체 기판은 실리콘으로 이루어지고,
    N20분위기에서 상기 반도체 기판을 산질화 함으로써, 상기 제1게이트 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020060024732A 2005-03-17 2006-03-17 게이트 절연막을 구비한 반도체 장치 및 그 제조 방법 KR20060101347A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00077498 2005-03-17
JP2005077498 2005-03-17
JP2006038918A JP2006295131A (ja) 2005-03-17 2006-02-16 半導体装置およびその製造方法
JPJP-P-2006-00038918 2006-02-16

Publications (1)

Publication Number Publication Date
KR20060101347A true KR20060101347A (ko) 2006-09-22

Family

ID=37009422

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060024732A KR20060101347A (ko) 2005-03-17 2006-03-17 게이트 절연막을 구비한 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US20060208325A1 (ko)
JP (1) JP2006295131A (ko)
KR (1) KR20060101347A (ko)
TW (1) TW200701458A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5314964B2 (ja) * 2008-08-13 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8273617B2 (en) * 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6596617B1 (en) * 2000-06-22 2003-07-22 Progressant Technologies, Inc. CMOS compatible process for making a tunable negative differential resistance (NDR) device
US7208793B2 (en) * 2004-11-23 2007-04-24 Micron Technology, Inc. Scalable integrated logic and non-volatile memory
US7355235B2 (en) * 2004-12-22 2008-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for high-k gate dielectrics
US7244981B2 (en) * 2005-02-25 2007-07-17 Micron Technology, Inc. Scalable high performance non-volatile memory cells using multi-mechanism carrier transport

Also Published As

Publication number Publication date
US20060208325A1 (en) 2006-09-21
TW200701458A (en) 2007-01-01
JP2006295131A (ja) 2006-10-26

Similar Documents

Publication Publication Date Title
EP1531496B1 (en) Semiconductor devices having transistors and method for manufacturing the same
US8143676B2 (en) Semiconductor device having a high-dielectric-constant gate insulating film
KR100618815B1 (ko) 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
JP5442332B2 (ja) 半導体装置およびその製造方法
US20070212829A1 (en) Method of manufacturing a semiconductor device
JP4002868B2 (ja) デュアルゲート構造およびデュアルゲート構造を有する集積回路の製造方法
TWI406414B (zh) 半導體裝置及其製造方法
US20060081939A1 (en) Semiconductor device having misfet using high dielectric constant gate insulation film and method for fabricating the same
US8183641B2 (en) Semiconductor device and method for manufacturing same
US7511338B2 (en) Semiconductor device and manufacturing method of the same
US20070023842A1 (en) Semiconductor devices having different gate dielectric layers and methods of manufacturing the same
CN101663755A (zh) 具有高k栅极电介质的cmos电路
WO2011036841A1 (ja) 半導体装置及びその製造方法
WO2011077536A1 (ja) 半導体装置およびその製造方法
JP4489368B2 (ja) 半導体装置およびその製造方法
US6794721B2 (en) Integration system via metal oxide conversion
WO2005074037A1 (ja) 半導体装置の製造方法
WO2011027487A1 (ja) 半導体装置及びその製造方法
KR20060101347A (ko) 게이트 절연막을 구비한 반도체 장치 및 그 제조 방법
US20100123200A1 (en) Semiconductor device and method of manufacturing the same
JP2005064052A (ja) 半導体装置の製造方法
JP4499374B2 (ja) 半導体装置及びその製造方法
JP2006245306A (ja) 半導体装置の製造方法
KR20050001430A (ko) 반도체 장치 및 그 제조 방법
JP2968548B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid