TWI406414B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本發明係有關於半導體裝置，且特別是有關於一種具有梯度組成之密封層之半導體裝置。
半導體積體電路(IC)產業已經歷過快速的成長。IC材料和設計的技術進步使得IC的生產世代不停地推新，每個世代都較前個世代有更小及更複雜的電路。然而，這些進步也增加了製造IC製程的複雜性，因此IC製程也需要有同樣的進展才能實現更先進的積體電路IC製程。
在IC革新的過程中，功能密度(亦即每個晶片區域上互連裝置的數量)已普遍地增加，然而幾何尺寸(亦即在製程中所能創造的最小元件或線)也越來越小。這些縮小尺寸的製程通常能增加產品效能和提供較低的相關成本。但某些尺寸的下降也產生相對較高的功率消耗(power dissipation)值，其可用低功率消耗的元件例如互補型金氧半導體(CMOS)元件來因應。CMOS元件通常是由閘極氧化物及多晶矽閘極電極形成。當元件尺寸繼續縮小時，其所需要的是使用金屬材料來作為閘極電極及使用高介電常數介電質作為閘極介電層來增進裝置效能。然而，當在CMOS製造流程中整合高介電常數/金屬閘極元件時卻產生了問題。例如，在圖案化或蝕刻閘極時，有可能會傷害到高介電常數層及金屬層的邊緣。並且，在隨後之熱製程中，高介電常數及金屬材料可能會遭到污染而使例如載子遷移率、臨界電壓及可靠度等效能降低，。
因此，業界需要的是新穎且改良之方法及裝置來因應上述之問題。
在一實施例中，本發明提供一種半導體裝置，包含：一半導體基材；以及一形成在該基材上之電晶體，該電晶體包含：一具有高介電常數介電質及金屬閘極之閘極堆疊；一形成在該閘極堆疊之側壁上之密封層，該密封層具有一內部邊緣及外部邊緣，該內部邊緣與該閘極堆疊之側壁相接(interfacing)；一形成在該密封層之外部邊緣之間隔物；及一設置在該閘極堆疊兩側之源/汲極區，該源/汲極區包含一沿著該密封層之外部邊緣對齊之輕摻雜源/汲極(LDD)區。
在另一實施例中，本發明提供一種半導體裝置，包含：一半導體基材；以及一形成在該基材中之電晶體；該電晶體包含：一具有一界面層、高介電常數介電層及金屬層之之閘極堆疊；一形成在該閘極堆疊之兩側之密封層，該密封層具有一內部邊緣及一外部邊緣，該內部邊緣與該閘極堆疊之側壁相接；一形成在該密封層之外部邊緣上之間隔物：及數個配置在該閘極堆疊之兩側之源/汲極區；每個源/汲極區係包含一沿著該密封層之內部邊緣之輕摻雜區域及一沿著該間隔物之外部邊緣對齊之重摻雜區域；其中該密封層具有一鄰近於該內部邊緣之第一組成及具有一鄰近於該外部邊緣之第二組成，該第一組成與該第二組成不相同。
在另一其他實施例中，本發明提供一種半導體裝置之製造方法，包含：提供一半導體基材，係具有一高介電常數介電層及一金屬層形成於其上；圖案化該高介電常數層及該金屬層以形成一具有側壁之閘極結構；在該閘極結構上進行一第一處理製程；在該閘極結構及該基材上形成一密封層；在該密封層上進行一第二處理製程；以及移除該密封層之一第一部份以使該密封層之一第二部分殘留於該閘極結構之側壁上。
之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
在本說明書的各種例子中可能會出現重複的元件符號以便簡化描述，但這不代表在各個實施例及/或圖示之間有何特定的關連。再者，當提到某一層在另一層“之上”或“上方”，可代表兩層之間直接接觸或中間更插有其他元件或膜層。各種元件可能以任意不同比例顯示以使圖示清晰簡潔。
第1圖繪示本發明用以製造具有高介電常數金屬閘極結構之半導體裝置之方法100的流程圖。第2a至2e圖繪示依照第1圖方法100之半導體各階段製程剖面示意圖。可知的是，方法100中的部分步驟可應用於正常CMOS的製造流程中，故有些步驟在此會僅會做些簡單的描述。並且，第2a至2e圖僅為簡化之圖示以使本發明提供之概念能易於明瞭。例如，雖然圖示舉例閘極堆疊為單一裝置，半導體裝置200可包含電晶體、電阻、電容、電感(inductor)、熔絲等各種習知的裝置以形成積體電路。
方法100起始於方塊110，其為提供具有高介電常數介電層、金屬層及多晶矽層形成於其上之半導體基材。半導體裝置200可包含例如為矽基材之半導體基材200。或者，基材202可包含鍺化矽、砷化鎵或其他合適半導體材料。基材202可進一步包含其他元件，例如為各種摻雜區域、埋入層及/或磊晶層。此外，基材202可為在絕緣體上的半導體，例如絕緣層上覆矽(SOI)。在其他實施例中，半導體基材202可包含摻雜之磊晶層、梯度半導體層及/或可進一步包含有一半導體層位於另一個不同型態的半導體層上，例如為矽層在鍺化矽層上。於另一例子，化合物半導體基材可包含多層矽結構或矽基材可包含多層化合物半導體結構。
半導體裝置200可進一步包含隔離結構(圖中未顯示)，例如，習知的是形成於基材202中之淺溝槽隔離(STI)元件，用以隔離基材中的主動元件。隔離結構可由氧化矽、氮化矽、氮氧化矽、氟摻雜玻璃及/或已習知的低介電常數材料形成。
半導體裝置200可進一步包含形成於基材202上之含界面層/高電常數介電層之閘極介電層204。界面層包含形成於基材202上之厚度約為5至10之氧化矽層。高介電常數介電層204可由原子層沉積法(ALD)或其他合適技術形成。高介電常數介電層204之厚度約為10至40。高介電常數介電層可包含HfO2 。或者，高介電常數介電層212可選擇性地包含其他高介電常數介電質，例如HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或前述之組合。半導體裝置200可進一步包含蓋層，用以調控金屬層之功函數(對閘極電極)，以使N型金氧半(NMOS)電晶體裝置及P型金氧半(PMOS)電晶體裝置能各自有適當之效能。例如，蓋層可包含LaO、LaSiO、MnO、Al2 O3 或其他合適材料。此蓋層可形成在高介電常數介電層上或其下。
半導體裝置200可進一步包含形成於閘極介電層204上之金屬閘極層206。金屬閘極層206之厚度約為10至200。金屬閘極層206可由各種沉積技術形成，例如為化學氣相沉積(CVD)、物理氣相沉積(PVD或濺鍍)、電鍍或其他合適技術。金屬閘極層206可包含氮化鈦、氮化鉭、矽化鋯(ZrSi2 )、矽化鉬(MoSi2 )、矽化鉭(TaSi2 )、矽化鎳(NiSi2 )、氮化鎢(WN)或其他合適材料。半導體裝置200可進一步包含多晶矽層208，其為藉由沉積或其他合適製程形成於金屬閘極層206上。
接著進行方塊120之步驟，其為將多晶矽層、金屬閘極層及閘極介電層圖案化形成閘極結構。在第2b圖中，半導體裝置200可進一步包含形成於多晶矽層208上之硬罩幕。硬罩幕可由沉積製程或其他合適製程形成。硬罩幕可包含氮化矽、氮氧化矽、碳化矽或其他合適材料。用於圖案化閘極之圖案化的光阻層可由光學微影製程形成。光學微影製程可包含旋轉塗佈(spin-coating)、軟烘烤(soft-baking)、曝光、後烘烤(post-baking)、顯影(developing)、潤洗(rinsing)、乾燥及其他合適製程。或者，可由浸潤式微影(immersion lithography)、離子束微影(ion-beam lithography)或其他合適製程來進行圖案化。可進行第一蝕刻製程以圖案化硬罩幕，並可使用此圖案化之硬罩幕來蝕刻(第二蝕刻製程)多晶矽層208、金屬閘極層206及閘極介電層204以形成閘極堆疊209。第二蝕刻製程可包含乾蝕刻或濕蝕刻製程。並且，第二蝕刻製程可具有高選擇性使蝕刻製程以使蝕刻製程可停止於基材202。圖案化的光阻層及硬罩幕可由剝離法或其他合適製程移除。如此，閘極堆疊209可包含多晶矽層208a、金屬閘極層206a及閘極介電層204a。
在第2c圖中，繼續進行方塊130之步驟，其為可選擇性地在閘極結構上進行處理製程。可觀察到閘極堆疊209中的金屬閘極層206a及高介電常數閘極介電層204a之邊緣(或側壁)210可能會在蝕刻製程中遭到損壞。如此，半導體裝置200的效能相當依賴尺寸大小(例如閘極長度及寬度)，不同的閘極長度及寬度能使效能特質產生變化，例如臨界電壓。這些邊緣或側壁可由進行處理製程220來修復，以提供對於密封層之理想界面(例如良好的黏合性)，其會於以下的第2d圖中作討論。
在某些實施例中，處理製程220可包含使用含氮或氧之氣體(例如，氮氣、氧氣、一氧化氮、一氧化二氮、氨氣等)之電漿處理。在其他實施例中，處理製程220可包含氮或氧的佈植製程。在某些其他實施例中，處理製程220可包含溫度低於200℃之低溫氧化製程以在側壁上形成薄的單分子層(monolayer)。此低溫氧化製程可包含原子層沉積法(ALD)、單分子層沉積法(MLD)或UV氧化法。此外，沉積製程可包含電漿輔助型沉積製程(plasma enhanced deposition process)。在其他實施例中，處理製程可包具有含氮及氧之氣體(例如，氮氣、氧氣、一氧化氮、一氧化二氮、氨氣等)之熱修復(thermal repairing)或退火製程。熱修復或退火可包含快速熱退火(RTA)、雷射尖峰退火(LSA)、閃光燈退火(FLA)及爐管退火(furnace annealing)。熱修復可選擇性地包含在低溫下(低於200℃)做長時間的加熱，或在高溫下(高於200℃)作短時間的加熱。可知的是，上述說明之各種處理製程皆可以任意組合形式實施。
接著，進行方塊140之步驟，其為在包含金屬閘極層206a及閘極介電層204a之閘極堆疊209之側壁上形成密封層。在第2d圖中，密封層240可藉由化學氣相沉積(CVD)或其他合適技術形成在閘極堆疊209及基材202上。密封層230可包含介電材料，例如為氮化矽(SiNx )、氧化矽(SiOx )、氮氧化矽、碳化矽、矽、鍺化矽或其他合適材料。或者，密封層230可包含氧氣收集材料(oxygen gettering materiall)，例如為含有鈦、鉭、鋯、鉿、鎢、鉬或前述之組合之金屬、合金、化合物或介電質。
接著，進行方塊150之步驟，其為可選擇性地在密封層上進行處理製程240。處理製程240近似於第2c圖中之處理製程220，其可在密封層230沉積之後進行，以改善密封層230與金屬閘極層206a及高介電常數介電層204a之間的界面。可知的是，於第2c圖中所討論之處理製程可以任意組合形式實施。
接著，進行方塊160之步驟，其為移除一部份之密封層。在第2E圖中，可在密封層230上進行例如為乾蝕刻技術之蝕刻製程，使僅有部分之密封層230a殘留在高介電常數閘極介電層204a、金屬閘極層206a上及部分或全部的多晶矽層208a的側壁上。值得注意的是，密封層230a可保護高介電常數介電層204a及金屬閘極層206a在之後的製程中避免遭到傷害。如此一來，閘極結構209的完整性即可在各個半導體製程中仍能保持，且可靠度及裝置效能也可因此獲得改善。在某些實施例中，處理製程250可在移除一部分之密封層後進行，以改善密封層230與金屬閘極層206a及高介電常數閘極介電層204a之間的界面。處理製程250近似於第2c圖之處理製程220，可知的是，於第2c圖中所討論之處理製程可以任意組合形式實施。
第3圖顯示為半導體裝置300，其具有單一膜層之密封層。半導體裝置300近似於第2圖中的半導體裝置200。因此，在第2圖及第3圖中類似的元件是以相同的數字表示以使圖示清晰簡潔。並且，半導體裝置300在製造過程中可以進行第2圖中的處理製程，也可以不用。可知的是，半導體裝置300可包含各種可在積體電路中常見的元件，但在此已作簡化以使本發明之概念易於明瞭。
半導體裝置300可包含例如為矽基材之半導體基材202。半導體裝置可進一步包含隔離結構304，例如習知的為形成在基材302中之淺溝槽隔離(STI)元件，用以隔離基材中的各種主動區域。隔離結構304可由氧化矽、氮化矽、氮氧化矽、氟摻雜玻璃(FSG)及/或已習知的低介電常數材料形成。
半導體裝置300可包含具有界面層/高介電常數介電層形成於其中之閘極介電層204a。半導體裝置300可進一步包含蓋層310，用以調控金屬層(對閘極電極)的功函數，以使N型金氧半(NMOS)電晶體裝置及P型金氧半(PMOS)電晶體裝置能各自有適當之效能。例如，蓋層310可包含LaO、LaSiO、MnO、Al2 O3 或其他合適材料。蓋層310可形成於高介電常數層上或其下。半導體裝置300可進一步包含形成於蓋層上之金屬閘極層206a，及形成於金屬閘極層206a上之多晶矽層208a。
在進行閘極蝕刻或圖案化製程之後，密封層320可形成在含金屬閘極層206a及閘極介電層204a之閘極結構209之側壁上。密封層320可藉由如第2圖中之形成密封層230a之類似製程(沉積及乾蝕刻)形成。密封層320可為厚度322約為50至150之單一膜層。此密封層320可包含氮化矽或氮氧化矽或其他合適介電材料。
半導體裝置300可進一步包含由離子佈植形成於基材202中之輕摻雜源/汲極區域(lightly doped source/drain;LDD)325。所摻雜之摻質為依據裝置的型態決定，例如NMOS或PMOS裝置。在進行離子佈植之後，輕摻雜區域(LDD)325可為沿著密封層320之外部邊緣對齊。如同前述，密封層320可保護高介電常數介電層204a、蓋層310及金屬閘極層206a，防止於隨後進行各種製程時受到污染或傷害。因此，可保持閘極結構209的完整性以使裝置效能及可靠度更佳。並且，值得注意的是，在隨後的退火製程中(例如活化)，在輕摻雜區域325中的摻質會朝著閘極結構209的側壁擴散，以使每個輕摻雜區域325的一部分會延伸至密封層320的一部份底下。
在形成輕摻雜區域325以後，可以習知的沉積及蝕刻製程形成傳統的間隔物330(也可指源/汲極間隔物)於密封層325上。間隔物330可包含氧化矽或氮化矽。在某些實施例中，間隔物330之厚度332約為200至400。間隔物330可用於偏移(offset)源/汲極區340(也指為重摻雜源/汲極區)。源/汲極區340可由離子佈植來形成於基材202中。如此，進行離子佈植製程之後，源/汲極區340可為沿著間隔物330的外部邊緣對齊。隨後，可對半導體裝置300進行進一步之製程以形成各種元件及結構，例如已習知的接觸點(contacts)/通孔(vias)、金屬層、內連線層、保護層等。
第4圖顯示一半導體裝置400具有雙重膜層結構之密封層。除了以下所討論的之外，此半導體裝置400可類似於第3圖中的半導體裝置300。因此，在第3圖及第4圖中類似的元件是以相同的數字表示以使圖示清晰簡潔。可知的是，半導體裝置400可包含各種在積體電路中常見的元件及結構，但在此已作簡化以使本發明之概念易於明瞭。半導體裝置400可包含結構為雙重膜層(dual film)以取代第3圖中之單一膜層之密封層。雙重密封層之形成為：沉積第一密封層410於閘極結構209上，接著沉積第二密封層於第一密封層上，然後進行例如乾蝕刻之蝕刻製程以形成雙重密封層。第一密封層410之厚度約為20至50。第一密封層410可包含氧化矽或其他合適材料。第二密封層之厚度約為80至200。第二密封層420可包含氮化矽或其他合適材料。此雙重密封層的厚度430約為100至240。
半導體裝置400可進一步包含由離子佈植形成在基材202中之輕摻雜源/汲極(LDD)區325。所摻雜之摻質為依據裝置的型態來決定，例如NMOS及PMOS裝置。輕摻雜源/汲極(LDD)區325在進行離子佈植製程之後即為沿著雙重密封層的第二密封層420之外部邊緣對齊。如同前述，雙重密封層可保護高介電常數介電層204a、蓋層310及金屬閘極層206a，以防止於隨後進行各種製程時受到污染或傷害。因此，可保持閘極結構209的完整性以使裝置效能及可靠度更佳。並且，值得注意的是，在輕摻雜區域325中的摻質會朝著閘極結構209的側壁擴散，以使每個輕摻雜區域325的一部分會延伸至雙重密封層的一部份底下。
在形成輕摻雜源/汲極區(LDD)之後，可以習知的沉積及蝕刻製程形成傳統的間隔物330(也可指源/汲極間隔物)於第二密封層420上。間隔物330可包含氧化矽或氮化矽。在某些實施例中，間隔物330之厚度332約為在200至400之間。間隔物330可用於偏移源/汲極區340(也可指為重摻雜源/汲極區)。習知的為此源/汲極區340可由離子佈植形成於基材202中。如此，源/汲極區340在進行離子佈植製程之後即為沿著間隔物330之外部邊緣對齊。隨後，可對半導體裝置400進行進一步之製程以形成各種元件及結構，例如已習知的接觸點(contacts)/通孔(vias)X金屬層、內連線層、保護層等。
第5a至5b圖為製造具有之梯度組成之密封層之半導體裝置500之剖面圖。此半導體裝置類似於第2至4圖中的半導體裝置200、300、400。因此，在第2至5圖中類似的元件是以相同的數字表示以使圖示清晰簡潔。值得注意的是，具有梯度組成的密封層可應用在源/汲極間隔物(第3圖中之330)上以提供源/汲極間隔物具有梯度組成。在第5a圖中，接下來為進行閘極蝕刻及圖案化以形成含界面層/高介電常數之閘極介電層204a、金屬閘極層206a及多晶矽層208之閘極結構。密封層510可由化學氣相沉積、電漿輔助型化學氣相沉積(PECVD)、原子層沉積(ALD)或其他合適沉積製程形成。在沉積過程中，可調整製程條件(例如前驅物)以形成具有梯度組成之密封層510，換句話說，密封層510在界面層512(或內部邊緣)之組成(或濃度)可異於在頂部表面514(或外部邊緣)中之組成。此不同的組成可提供界面層512及頂部表面514不同的功能性。此材料的使用及其在界面層及頂部表面的組成將會於第8至11圖中作討論。密封層510在界面層512之組成可提供與金屬閘極206a及含界面層1高介電常數之閘極介電層204a有較佳的界面(例如較佳的黏合性)。密封層510在頂部表面514中之組成可提供在隨後製程中對於污染有更佳的屏障(例如阻擋氧的擴散)。
在第5b圖中，可以如前述之乾蝕刻等蝕刻製程來移除部分的密封層510。如此一來，可形成具有梯度組成之密封層510a，其在界面層512具有較佳的黏合性即在頂部表面514具有較佳的阻障能力。密封層510在頂部表面514中之組成可提供在隨後製程中對於污染有更佳的屏障(例如阻擋氧的擴散)。
第6a至6b圖為具有梯度組成之另一種密封層結構之半導體裝置600的製程剖面圖。此半導體裝置類似於第2至4圖中的半導體裝置200、300、400。因此，在第2至4圖及第6圖中類似的元件是以相同的數字表示以使圖示清晰簡潔。值得注意的是，具有梯度組成的密封層可應用在源/汲極間隔物(第3圖中之330)上以提供源/汲極間隔物具有梯度組成。在第6a圖中，接下來為進行閘極蝕刻及圖案化以形成含界面層/高介電常數之閘極介電層204a、金屬閘極層206a及多晶矽層208之閘極結構。具有多層且不同組成之薄膜610、620、630可形成於閘極結構及基材202上。多層薄膜610、620、630可共同構成梯度組成。此多層薄膜610、620、630可由化學氣相沉積(CVD)、電漿輔助型化學氣相沉積(PECVD)、原子層沉積(ALD)或其他合適沉積製程形成。薄膜630可包含在隨後製程中對於污染有更佳的屏障(例如阻擋氧的擴散)之組成。薄膜610可包含提供與金屬閘極206a及含界面層/高介電常數之閘極介電層204a有較佳的界面(例如較佳的黏合性)之組成。薄膜620可包含介於薄膜610及薄膜630間的組成。此材料的使用及其在界面層及頂部表面的組成將會於第8至11圖中作討論。
在第6b圖中，可由如前述之乾蝕刻等蝕刻製程移除部分的多層薄膜610、620、630。如此一來，可形成具有梯度組成之密封層610a，其中薄膜610a在界面層表面有較佳的黏合性，薄膜620提供在薄膜610及630之間提供良好的過渡。密封層510在頂部表面514中具有更佳的屏障能力。也可使用其他種類之結構，例如含有梯度組成之4層、5層、6層等多層薄膜。
第7a至7b圖為具有梯度組成之另一種密封層結構之半導體裝置700的製程剖面圖。此半導體裝置類似於第2至4圖中的半導體裝置200、300、400。因此，在第2至4圖及第7圖中類似的元件是以相同的數字表示以使圖示清晰簡潔。值得注意的是，具有梯度組成的密封層可應用在源/汲極間隔物(第3圖中之330)上以提供源/汲極間隔物具有梯度組成。在第7a圖中，接下來為進行閘極蝕刻及圖案化以形成含界面層/高介電常數之閘極介電層204a、金屬閘極層206a及多晶矽層208之閘極結構。密封層710可由化學氣相沉積、電漿輔助型化學氣相沉積(PECVD)、原子層沉積(ALD)或其他合適沉積製程形成，並可以如前述之例如為乾蝕刻等蝕刻製程來移除部分的密封層710。
在第7b圖中，可在密封層710上進行處理製程720以使均勻之密封層轉變成具有梯度組成之密封層710a。如此一來，密封層710a在界面(或內部邊緣)722的組成不同於在頂部表面(或外部邊緣)724中的組成。此不同的組成可提供界面722及頂部表面724有不同的功能性。密封層710a在界面(或內部邊緣)722的組成提供與金屬閘極206a及含界面層/高介電常數之閘極介電層204a較佳的界面(例如較佳的黏合性)。密封層710a在頂部表面724中之組成可提供在隨後製程中對於污染有更佳的屏障(例如阻擋氧的擴散)。
在某些實施例中，處理製程720可包含使用例如為氨氣或氮氣之氣體之熱氮化製程以使氮混雜進入頂部表面724中。在其他實施例中，處理製程720可包含電漿氮化製程以使氮混雜進入頂部表面中。在更其他實施例中，處理製程720可包含在進行頂部表面氮化之後或之後，進行氧氣退火以改善界面712。
在以上第5至7圖的討論中，密封層具有梯度組成以提供在密封層之界面及頂部表面有不同的功能性。如此，包含金屬閘極及界介電常數介電質之閘極堆疊的完整性可在整個製程中得以保持，因此可改善裝置效能及可靠度。並且，可使用各種材料及濃度以達到第8至11圖所討論之目的。值得注意的是，在此僅有數個範例，其他同樣具有梯度組成之密封層也可同樣適用於本發明。
第8圖為氮化矽密封層從界面802至頂部表面804之梯度組成圖800。曲線810顯示為氮在密封層之界面802的濃度高於在頂部表面804的濃度，且氮在界面及頂部表面之間的分佈呈梯度分佈。在界面802中有更多的氮可提供與金屬閘極及高介電常數介電質有更佳的界面品質。曲線820顯示為矽在密封層之界面802的濃度低於在頂部表面804的濃度，且矽在界面及頂部表面間的分佈成梯度分佈。如此，在頂部表面具有富含矽的氮化矽804可提供較佳的屏障來阻擋氧的擴散並防止在隨後製程遭到污染。
第9圖為氮氧化矽密封層從界面902至頂部表面904之梯度組成圖900。曲線910顯示為氧在密封層之界面902的濃度高於在頂部表面904的濃度，且氧在界面及頂部表面之間的分佈呈梯度分佈。在界面902中有更多的氮可減少高介電常數界面陷阱(high-k interface traps)而具有較佳的界面品質。曲線920為氮在密封層之界面902的濃度低於在頂部表面904的濃度，且氮在界面及頂部表面間的分佈成梯度分佈。如此，在頂部表面具有富含矽的氮化矽904可提供較佳的屏障來阻擋氧的擴散並防止在隨後製程遭到污染。
第10圖為包含其他元素例如為碳、鍺或矽之密封層從界面1002至頂部表面1004之梯度組成圖1000。曲線1010為碳、鍺或矽在密封層之界面1002的濃度低於在頂部表面1004的濃度，且碳、鍺或矽在界面及頂部表面之間的分佈呈梯度分佈。如此，含有碳、鍺或矽之梯度組成之密封層可如前述，在界面1002及頂部表面1004具有不同的功能性。
第11圖為包含其他金屬物質例如為鉭、鈦、鉿、鋯、鎢、鉬或前述之組合之氧氣收集密封層從界面1102至頂部表面1104之梯度組成圖1100。曲線1110為這些金屬物質在密封層之界面1102的濃度高於在頂部表面1104的濃度，且在界面及頂部表面之間的分佈呈梯度分佈。如此，含有金屬物質之梯度組成之密封層可如前述，在界面1102及頂部表面1104具有不同的功能性。
本發明在此於各種實施例中達到了不同的功效。而可以知道的是，在此所揭示的各種實施例中達到不同的功效，但並不需全部的實施例都滿足特定之功效。例如，本發明揭示提供簡單且具有經濟效益的密封結構及方法，以維持金屬閘極高介電常數介電質的完整性，並因此改善了裝置效能及可靠度。在此提供之方法及裝置可輕易的與現有的化學機械研磨製程作整合，因此可應用於未來及更先進的技術中。在某些實施例中，以單一膜層的結構作為密封層，或在其他實施例中，以多重膜層之結構作為密封層。在某些其他實施例中，密封層可包含梯度組成以使在界面及頂部表面能提供不同的功能。在更其他實施例中，可控制此梯度組成之輪廓，於側壁及底部有較低之濃度以有較佳的界面品質，且在頂部表面有較高之濃度以有較佳的污染抵抗能力。在此所提供的各種密封結構，可保護含金屬閘極及高介電常數之閘極介電質於隨後製程中避免受到例如酸蝕、氧化、氮化等傷害及/或污染。
在某些實施例中，本發明所提供之方法也可以適用於前閘極製程、後閘極製程或混成製程(hybrid process)。在前閘極製程中，首先可形成真的金屬閘極結構，然後進行一般的製程來製造最後的裝置。在後閘極製程中，首先為先形成虛置多晶矽閘極，然後進行一般的製程直到沉積層間介電層，隨後將虛置多晶矽閘極移除並將其替換為真的金屬閘極。在混成製程中，首先可形成一個裝置(NMOS或PMOS裝置)中的金屬閘極，而另一個裝置(PMOS或NMOS裝置)的金屬閘極則於最後才形成。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200、300、400、500、600、700．．．半導體裝置
202．．．基材
204、204a．．．閘極介電層
206、206a．．．金屬閘極
208、208a．．．多晶矽層
209．．．閘極堆疊
210、310．．．閘極堆疊之邊緣
220、240、250．．．處理製程
230、230a．．．密封層
304．．．隔離結構
320．．．單一膜層密封層
330．．．間隔物
322．．．單一膜層之密封層之厚度
325．．．輕摻雜源/汲極
332．．．間隔物之厚度
340．．．源/汲極區
410．．．第一密封層
420．．．第二密封層
430．．．雙重密封層之厚度
510、510a．．．具有梯度組成之密封層
512、722．．．界面
514、724．．．頂部表面
610、620、630、610a、620a、630a．．．具有梯度組成之多重膜層密封層
710．．．密封層
710a‧‧‧具有梯度組成之密封層
800、900、1000、1100‧‧‧梯度組成組成圖
802、902、1002、1102‧‧‧界面
804、904、1004、1104‧‧‧頂部表面
810‧‧‧SiNx中之氮組成曲線
820‧‧‧SiNx中之氧組成曲線
910‧‧‧SiONx中之氮組成曲線
920‧‧‧SiONx中之氧組成曲線
1010‧‧‧碳、鍺及矽之組成曲線
1110‧‧‧金屬物質之組成曲線
第1圖為一實施例中之具有高介電常數金屬閘極結構之半導體裝置之製造流程圖。
第2a~2e圖為半導體裝置於各種製造階段之一系列剖面圖。
第3圖為具有一單一膜層之密封層的半導體裝置剖面圖。
第4圖為具有一雙重膜層之密封層的半導體裝置剖面圖。
第5a及5b圖為製造具有梯度組成之密封層的半導體裝置剖面圖。
第6a及6b圖為製造另一種具有梯度組成之密封層的半導體裝置剖面圖。
第7a及7b圖為製造另一種具有梯度組成之密封層的半導體裝之剖面圖。
第8圖為實施於第5~7圖中之氮化矽密封層的梯度組成。
第9圖為實施於第5~7圖中之氮氧化矽密封層的梯度組成。
第10圖為實施於第5~7圖中之含碳、鍺或矽之密封層的梯度組成。
第11圖為實施於第5~7圖中之含金屬物質之密封層的梯度組成。
202．．．基材
204a．．．閘極介電層
206a．．．金屬閘極
208a．．．多晶矽層
209．．．閘極堆疊
400．．．半導體裝置
304．．．隔離結構
310．．．閘極堆疊之邊緣
325．．．輕摻雜源/汲極
330．．．間隔物
332．．．間隔物之厚度
340．．．源/汲極區
410．．．第一密封層
420．．．第二密封層
430．．．雙重密封層之厚度

Claims (23)

  1. 一種半導體裝置，包含：一半導體基材；以及一形成在該基材上之電晶體，該電晶體包含：一具有高介電常數介電質及金屬閘極之閘極堆疊；一形成在該閘極堆疊之側壁上之密封層，該密封層具有一內部邊緣及外部邊緣，該內部邊緣與該閘極堆疊之側壁相接(interfacing)，其中該密封層係由具有一第一組成與一第二組成的一材料所形成，該第一與第二組成之比例延著該密封層之該內部邊緣至該外部邊緣而改變，該第一與第二組成彼此不同且同時存在於該密封層之該內部邊緣與該外部邊緣；一形成在該密封層之外部邊緣之間隔物；及一設置在該閘極堆疊兩側之源/汲極區，該源/汲極區包含具有一內邊緣與一相反的外邊緣之一輕摻雜源/汲極(LDD)區，該輕摻雜源/汲極區之內邊緣沿著該密封層之外部邊緣對齊，使該輕摻雜源/汲極區之內邊緣比該輕摻雜源/汲極區之外邊緣更接近於該密封層之外部邊緣。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該源/汲極區更包含沿著該間隔物之外部邊緣對齊之一重摻雜源/汲極區。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該密封層係包含氮化矽及氮氧化矽其中之一。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該密封層之厚度約為在50至150Å之間。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該密封層係包含一多膜層結構(multiple film configuration)。
  6. 如申請專利範圍第5項所述之半導體裝置，其中該多層膜結構係包含氮化矽及氮氧化矽。
  7. 如申請專利範圍第5項所述之半導體裝置，其中該多層膜結構之厚度約為在100至250Å之間。
  8. 如申請專利範圍第5項所述之半導體裝置，其中該多層膜結構包含至少一第一膜層係具有一第一濃度之介電材料及具有一第二濃度之該介電材料，該第二濃度與該第一濃度不相同。
  9. 如申請專利範圍第8項所述之半導體裝置，其中該第一膜層係包含富含矽之氮化矽、富含氮之氮化矽、富含氮之氮氧化矽或富含氧之氮氧化矽。
  10. 如申請專利範圍第1項所述之半導體裝置，其中該密封層係包含一由該內部邊緣至該外部邊緣之梯度組成(gradient composition)。
  11. 如申請專利範圍第10項所述之半導體裝置，其中該密封層包含：一矽濃度於該外部邊緣較該內部邊緣為高之氮化矽，其中該氮化矽存在於該密封層之內部與外部邊緣、一氮濃度於該內部邊緣較該外部邊緣為高之氮化矽，其中該氮化矽存在於該密封層之內部與外部邊緣、一氧濃度於該內部邊緣較該外部邊緣為高之氮氧化矽，其中該氮化矽存在於該密封層之內部與外部邊緣、 或一氮濃度於該外部邊緣較該內部邊緣為高之氮氧化矽，其中該氮化矽存在於該密封層之內部與外部邊緣。
  12. 如申請專利範圍第10項所述之半導體裝置，其中該密封層包含一金屬物質濃度於該內部邊緣較該外部邊緣為高之介電質，其中該金屬物質包含鈦、鉭、鉿、鋯、鎢、鉬或前述之組合。
  13. 如申請專利範圍第10項所述之半導體裝置，其中該密封層包含碳、鍺或矽濃度於該外部邊緣較該內部邊緣為高之一材料。
  14. 如申請專利範圍第1項所述之半導體裝置，其中該材料具有一第一濃度於該密封層之該內部邊緣，且其中該材料具有一第二濃度於該密封層之該外部邊緣。
  15. 如申請專利範圍第1項所述之半導體裝置，其中該第一與第二成份之比例從該密封層之該內部邊緣向該密封層之該外部邊緣逐漸(gradually)改變，進而在該密封層中形成一梯度濃度。
  16. 如申請專利範圍第1項所述之半導體裝置，其中該第一成分為氧而該第二成份為氮，且在密封層之該內部邊緣處的氧濃度高於氮濃度。
  17. 一種半導體裝置，包含：一半導體基材；以及一形成在該基材中之電晶體；該電晶體包含：一具有一界面層、高介電常數介電層及金屬層之閘極堆疊； 一形成在該閘極堆疊之兩側之密封層，該密封層具有一內部邊緣及一外部邊緣，該內部邊緣與該閘極堆疊之側壁相接合；一形成在該密封層之外部邊緣上之間隔物；及數個配置在該閘極堆疊之兩側之源/汲極區，每個源/汲極區係包含一沿著該密封層之外部邊緣之輕摻雜區域及一沿著該間隔物之外部邊緣對齊之重摻雜區域，其中該密封層之外部邊緣比該間隔物之外部邊緣更接近於該閘極堆疊；其中該密封層係由具有一第一組成與一第二組成的一材料所形成，該第一與第二組成之比例延著該密封層之該內部邊緣至該外部邊緣而改變，該第一與第二組成彼此不同且同時存在於該密封層之該內部邊緣與該外部邊緣。
  18. 如申請專利範圍第17項所述之半導體裝置，其中該第一組成包含氧化矽及該第二組成包含氮化矽。
  19. 如申請專利範圍第17項所述之半導體裝置，其中該密封層包含：一矽濃度於鄰近該外部邊緣較鄰近該內部邊緣為高之氮化矽，其中該氮化矽存在於該密封層之內部與外部邊緣、一氮濃度於鄰近該內部邊緣較鄰近該外部邊緣為高之氮化矽，其中該氮化矽存在於該密封層之內部與外部邊緣、一氧濃度於鄰近該內部邊緣較鄰近該外部邊緣為高 之氮氧化矽，其中該氮化矽存在於該密封層之內部與外部邊緣、或一氮濃度於鄰近該外部邊緣較鄰近該內部邊緣為高之氮氧化矽，其中該氮化矽存在於該密封層之內部與外部邊緣。
  20. 如申請專利範圍第17項所述之半導體裝置，其中該第一成份包括Hf、Zr、W、Mo、C、或Ge。
  21. 一種半導體裝置之製造方法，包含：提供一半導體基材，係具有一高介電常數介電層及一金屬層形成於其上；圖案化該高介電常數層及該金屬層以形成一具有側壁之閘極結構；在該閘極結構上進行一第一處理製程；在該閘極結構及該基材上形成一密封層；在該密封層上進行一第二處理製程；以及移除該密封層之一第一部份以使該密封層之一第二部分殘留於該閘極結構之側壁上；其中該第一處理製程及該第二處理製程包含：一使用含氮或氧之氣體之電漿處理製程、一使用含氮或氧之氣體之佈植製程、一溫度低於200℃之低溫氧化製程、一使用含氮或氧之氣體之退火製程、或前述之組合。
  22. 如申請專利範圍第21項所述之半導體裝置之製造方法，更包含在移除該密封層之第一部份之後，在該密封層之第二部分上進行一第三處理製程，該第三處理製程與該第一處理製程或該第二處理製程之類型相同。
  23. 如申請專利範圍第21項所述之半導體裝置之製造方法，更包含在去除該密封層之第一部份之後，進行一離子佈植製程以形成皆為沿著該密封層之第二部份之外部邊緣對齊之輕摻雜源/汲極區域。
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