TWI398912B - 製造半導體元件的方法與半導體元件 - Google Patents

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Description

製造半導體元件的方法與半導體元件
本發明係關於一種製造半導體元件之方法，且特別關於一種製造具有金屬閘極之半導體元件的方法。
半導體積體電路工業已經歷了快速成長。於積體電路材料與設計中之技術發展已產生積體電路世代，其中各世代相較於先前之世代具有更小與更複雜之電路。然而，這些發展已增加了加工與製造積體電路的複雜度，而為了能實現這些發展，需要於積體電路加工與製造中之相似發展。於積體電路進展過程中，通常增加功能性密度(functional density)(即每晶片面積之內連線元件數目)而減少幾何尺寸(geometry size)(即使用一製造製程可產生之最小零件(或線))。藉由增加生產效率與降低相關成本，此縮小尺寸製程(scaling down process)通常提供了優勢。此種縮小尺寸製程也產生一相對高之功率耗散(power dissipation)值，而其可藉由使用低功率耗散元件，例如互補式金氧半導體(complementary metal-oxide semiconductor,CMOS)元件來應付。
於縮小化趨勢中，各種材料已實施於CMOS元件之閘極電極與閘極介電層。製造具有作為閘極電極之金屬材料與作為閘極介電層之高介電常數介電質的元件已成為一種需要。然而，一n型MOS(NMOS)元件與一p型MOS(PMOS)元件對於其分別之閘極電極而言需要不同之功函數。可對金屬閘極實施一些方法以同時達到N與P之功函數。一方法為對閘極堆疊使用多層金屬及/或蓋層以達到N與P之功函數。雖然此方法對於其預期之目的而言已令人滿意，然而，其於所有方面中，並非令人滿意。例如，此方法增加於NMOS元件與PMOS元件中之閘極複雜度，且因此增加了閘極圖案化之難度。
本發明提供一種製造半導體元件的方法，包括：形成一高介電常數介電層於一半導體基底上，該半導體基底具有一第一區與一第二區；形成一第一金屬層於該高介電常數介電層上；形成一第二金屬層於該第一金屬層上；形成一第一矽層於該第二金屬層上；佈植複數個離子進入覆蓋該基底之該第一區的該第一矽層與該第二金屬層中；形成一第二矽層於該第一矽層上；圖案化於該第一區上之一第一閘極結構與該第二區上之一第二閘極結構，該第一與第二閘極結構各包括該高介電常數介電層、該第一金屬層、該第二金屬層、該第一矽層與該第二矽層；以及執行一退火製程，其使該第二矽層與該第一矽層反應以於該第一與第二閘極結構中分別形成一矽化層，其中於該第一閘極結構中之該矽化層的形成驅使該複數個離子接近該第一閘極結構中之該第一金屬層與該高介電常數介電層的一界面。
本發明提供另一種製造半導體元件的方法，包括：形成一高介電常數介電層於一半導體基底上，該半導體基底具有一第一區與一第二區；形成一第一金屬層於該高介電常數介電層上；形成一第二金屬層於該第一金屬層上；形成一第一矽層於該第二金屬層上；形成一保護層於覆蓋該第二區之該第一矽層上；佈植複數個摻雜物進入覆蓋該第一區之該第一矽層與該第二金屬層中；移除該保護層；形成一第一閘極結構於該第一區上與一第二閘極結構於該第二區上，該第一與第二閘極結構各包括該高介電常數介電層、該第一金屬層、該第二金屬層與該第一矽層；形成源極區與汲極區於該基底中，該源極區與汲極區分別被形成於該第一與第二閘極之任一側上；以及執行一退火製程，其活化該源極與汲極區，且其於該第二金屬層與該第一矽層間產生一反應以分別於該第一與第二閘極結構中形成一第一矽化層，其中對該第一閘極結構中之該第一矽化層的形成反應，驅使該複數個摻雜物接近該第一閘極結構中之該第一金屬層與該高介電常數介電層的一界面。
本發明還提供一半導體結構，包括：一半導體基底，其具有一第一區與一第二區；一第一閘極堆疊覆蓋該第一區，該第一閘極堆疊包括：一高介電常數介電層形成於基底上；一金屬層形成於該高介電常數介電層上；一第一矽化層形成於該金屬層上；一經摻雜之矽層於該第一矽化層上；以及複數個離子位於接近該金屬層與該高介電常數介電層的一界面；以及一源極區與一汲極區形成於該第一閘極堆疊的任一側上之該基底中。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖示，作詳細說明如下：
第1圖為根據本發明所揭露之一製造具有金屬閘極之半導體元件的方法100流程圖。第2A至2F圖顯示根據第1圖之方法100，一半導體元件200之一實施例於各製造階段之剖面圖。可以瞭解的是，為了使本發明內容更容易被理解，已將第2A至2F圖進行簡化。半導體元件200可為一積體電路或其部分，其可包括靜態隨機存取記憶體(static random access memory,SRAM)及/或其他邏輯電路、被動元件，例如電阻器、電容器與電感器(inductor)，與主動元件，例如P-通道場效電晶體(P-channel field effect transistor,pFET)、N-通道場效電晶體(N-channel field effect transistor,nFET)、金氧半導體場效電晶體(MOSFET)或互補式金氧半導體。需注意的是，可以CMOS製程流程來製造半導體元件200之一些結構。因此，可以瞭解的是，於第1圖之方法100之前、之中或之後可提供額外的製程，而於此只會對一些其他製程進行簡單地敘述。
方法100以步驟110起始，於其中可形成一高介電常數介電層於一具有一第一區與一第二區之半導體基底上。參見第2A圖，半導體元件200包括一半導體基底202，例如一矽基底。依據本技術領域所知之設計需求，基底202可包括各種摻雜結構。基底202也可包括其他示範半導體，例如鍺與鑽石。或者，基底202可包括一化合物半導體及/或一合金半導體。再者，基底202可視需要而定，可包括一磊晶層、可為了提高性能而被拉緊與可包括一矽上絕緣層(silicon-on-insulator,SOI)結構。
半導體元件200可更包括一隔離結構204，例如一淺溝槽隔離結構(shallow trench isolation,STI)形成於基底202中以隔離於基底中之主動區206與208。隔離結構204可由氧化矽、氮化矽、氮氧化矽、摻氟的矽玻璃(fluoride-doped silicate glass,FSG)及/或本技術領域所熟知之低介電常數材料所形成。主動區206可設置為一NMOS電晶體元件，而主動區208可設置為一PMOS電晶體元件。
半導體元件200可更包括一界面層210形成於基底202上。界面層210可包括一氧化矽層，其厚度為約5-10。界面層210可藉由原子層沈積(atomic layer deposition,ALD)或其他適合之技術來形成。
半導體元件200可更包括一高介電常數介電層212形成於界面層210上。高介電常數介電層212可包括氧化鉿(HfO2 )。或者，高介電常數介電層212可視需要而定包括其他高介電常數介電材料，例如氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)與上述之組合。可藉由原子層沈積(atomic layer deposition,ALD)或其他適合之技術來形成高介電常數介電層212。高介電常數介電層212的厚度為約10-30。
於方法100之步驟120中，一第一金屬可形成於高介電常數介電層上。半導體元件200可更包括一金屬層214形成於高介電常數介電層212上。可藉由原子層沈積(atomic layer deposition,ALD)、物理氣相沈積(或濺鍍)、化學氣相沈積或其他適合之製程來形成金屬層214。於本實施例中，金屬層214可包括氮化鈦(TiN)。或者金屬層214可視需要而定包括氮化鉭(TaN)、ZrN、HfN、VN、NbN、CrN、MoN、WN或上述之組合物。金屬層214的厚度為約20-200，較佳為約50。
參見第1圖，於方法100之步驟130中，一第二金屬可形成於第一金屬層上。半導體元件200可更包括一金屬層216形成於金屬層214上。於本實施例中，金屬層216可包括Ti。或者金屬層216可視需要而定包括鎢(W)、Ta、Cr、V、Nb、Zr、Hf、Mo、Ni、Co或上述之組合物。金屬層216可藉由各種沈積技術，例如物理氣相沈積、化學氣相沈積、原子層沈積(atomic layer deposition,ALD)、電鍍或其他適合之技術來形成。於本實施例中，金屬層216的厚度為約10-100，較佳為約30。
於方法100之步驟140中，可形成一第一矽層於第二金屬層上。半導體元件200可包括一矽層218形成於金屬層216上。矽層218可由非晶矽或多晶矽來形成。可使用例如化學氣相沈積之方法來形成矽層218。例如，可於化學氣相沈積製程中使用矽烷(SiH4 )作為一化學氣體以形成矽層218。於本實施例中，矽層218的厚度為約50-1000，較佳為約100。
於方法100之步驟150中，可形成一圖案化光阻層於覆蓋第一區之第一矽層上。一圖案化光阻層220可形成於NMOS元件206側中之矽層218上。圖案化光阻層220可藉由光微影(photolithography)、浸潤式微影(immersion lithography)、離子束寫入(ion-beam writing)或其他適合之製程來形成。例如，光微影製程可包括旋轉塗佈、軟烤(soft baking)、曝光、曝後烤(post exposure baking)、顯影、沖洗、乾燥與其他適合之製程。
於方法100之步驟160中，可執行一佈植製程於覆蓋第二區之第一矽層與第二金屬層上。參見第2B圖，可使半導體元件200遭受一離子佈植製程225，於其中，佈植複數個離子230進入未以圖案化光阻層220覆蓋之矽層218與金屬層216的部份中。即，將離子230佈植於PMOS元件側之矽層218與金屬屬216中。藉由控制離子劑量程度與佈植能量，可有效分佈複數個離子230進入矽層218與金屬層216中。可設置離子分佈以使離子之最大濃度位於接近矽層218與金屬層216間之一界面。於本實施例中，摻雜物可包括鋁(Al)、佈植能量為約5keV與劑量程度為約2×1015 atoms/cm2 。需注意的是一些離子會穿透，卻被防止穿透。
於方法100之步驟170中，可移除圖案化光阻層，且形成一第二矽層於第一矽層上。參見第2C圖，藉由去光阻(stripping)或灰化(ashing)製程，可移除圖案化光阻層220。之後藉由化學氣相沈積或其他適合之製程可形成矽層235於矽層218上。矽層235可由非晶矽或多晶矽來形成。於本實施例中，矽層235的厚度為約500-1500，較佳為約900。
於方法100之步驟180中，可形成一第一閘極結構於第一區中與可形成一第二閘極結構於第二區中。參見第2D圖，一閘極結構240可形成於NMOS元件206中，且一閘極結構250可形成於PMOS元件208中。例如，一硬罩幕層可形成於矽層235上。硬罩幕層可包括氧化矽、氮化矽、氮氧化矽或及/或其他適合之材料。可使用例如化學氣相沈積、物理氣相沈積或原子層沈積之方法來形成硬罩幕層。此外，如本技術領域所知，一抗反射塗層(anti-reflective coating,ARC)或一底部抗反射塗層(bottom anti-reflective coating,BARC)可形成於硬罩幕層上以加強接下來之圖案化製程。
一圖案化光阻層可形成於硬罩幕層上。圖案化光阻層可包括對於NMOS元件206之閘極圖案與對於PMOS元件208之閘極圖案。閘極圖案可藉由光微影(photolithography)、浸潤式微影(immersion lithography)、離子束寫入(ion-beam writing)或其他適合之製程來形成。藉由使用圖案化光阻層為一罩幕之乾或溼蝕刻製程可將硬罩幕層圖案化，且經圖案化之硬罩幕層可用來對NMOS元件206之閘極結構240與PMOS元件208之閘極結構250進行圖案化。閘極結構240、250可藉由一乾蝕刻或溼蝕刻或乾與溼蝕刻製程之組合(例如，閘極蝕刻或圖案化)來形成。例如，乾蝕刻製程可使用一含氟電漿(例如，蝕刻氣體包括CF4 )。或者，蝕刻製程可包括多重蝕刻步驟以蝕刻各種之閘極材料層。藉由去光阻(stripping)或灰化(ashing)製程，可移除圖案化光阻層。
於本實施例中，NMOS元件206之閘極結構240可包括一界面層210n、一高介電常數介電層212n、一金屬層214n、一金屬層216n、一矽層218n與一矽層235n。PMOS元件208之閘極結構250可包括一界面層210p、一高介電常數介電層212p、一金屬層214p、一金屬層216p、一矽層218p與一矽層235p。需注意的是，於PMOS元件208之閘極結構250中之離子230不出現於NMOS元件206之閘極結構240中。
於方法100之步驟185中，可形成源極區與汲極區於基底中。半導體元件200可更包括源極/汲極區255分別形成於閘極240與250之任一側上的基底202中。源極/汲極區255可包括輕摻雜源極/汲極區，其藉由如本技術領域所知之一離子佈植或擴散製程來形成。例如，N型摻雜物，如磷或砷可被佈植於NMOS元件206側中，而P型摻雜物，如硼可被佈植於PMOS元件208側中。之後藉由本技術領域所知之一沈積或蝕刻製程(例如，非等向性蝕刻製程)可形成側壁或閘極間隙壁於閘極結構240與250之側面上。閘極間隙壁可包括一適合之閘極介電質材料，例如氮化矽、氧化矽、碳化矽、氮氧化矽或上述之組合。源極/汲極區255可包括重摻雜源極/汲極區，其藉由以適合之N型或P型摻雜物於NMOS元件206與PMOS元件208中進行離子佈植或擴散來分別形成於閘極240與250之任一側上的基底202中。
於方法100之步驟190中，可執行一退火製程。參見第2E圖，可執行一退火製程260以同時活化源極/汲極區255並驅使離子230接近於金屬閘極結構250中之金屬層214p與高介電常數介電層212p間的界面265。可於約950-1200℃之溫度執行退火製程260。可於0.5-10秒的時間範圍執行退火製程260。退火製程可包括一快速升溫退火(rapid thermal annealing,RTA)製程或一雷射尖峰退火(laser-spike annealing,LSA)製程。於本實施例中，退火製程260可包括於約1035℃的溫度與約1.5秒之時間間隔。退火製程260可使金屬層216n、216p與矽層218n、218p反應以分別形成矽化層270n、270p。於本實施例中，Ti層可與矽層反應以形成矽化鈦TiSi(TiSix ，其中x為矽原子比鈦原子之比值)之各種結構。於一些其他實施例中，W層可與矽層反應以形成矽化鎢WSi(WSix ，其中x為矽原子比鎢原子之比值)之各種結構。需注意的是，金屬層214n、214p可作用如一緩衝層且可避免由矽化物穿透引發之閘極漏電流(gate leakage)。
矽化層270n、270p的厚度可藉由各種因素來控制，例如金屬層216n、216p之起始厚度、矽層218n、218p之起始厚度與退火時間。於本實施例中，控制於退火製程後所形成之TiSix 的厚度於20-300，較佳為約50。本實施例之另一特徵為，於閘極結構250中形成矽化層270p時，一矽化物雪耙效應(silicide snowplow effect)驅使離子230接近高介電常數介電層212p與第一金屬層214p的界面265。因此，可調整閘極結構250之一有效功函數(例如，增加)以便於PMOS元件208中正確地表現，且因此達到PMOS元件所需之目標臨界電壓(threshold voltage)。更進一步而言，已觀察到於閘極結構240中形成TiSix 層也改善了NMOS元件206之臨界電壓。此外，相似作用也適用於一閘極結構中之矽化物形成，其分別包括NMOS與PMOS元件之TaN/WSix 。
需注意的是，與藉由一佈植製程直接於界面265佈植離子相較，雪耙效應(snowplow effect)提供一較低難度之方法以包含接近金屬層214p與高介電常數介電層212p間之界面265的各種濃度離子以調整功函數。因此，減低了離子穿透之風險與高介電常數介電材料之損傷，且因此改善元件性能。本實施例之另一優點為，於一些應用中矽化層270n、270p可避免於一金屬/多晶矽結構之間形成一界層氧化物從而包括環形振盪器延遲(ring oscillator delay)。
於方法100之步驟195中，可執行一自行對準矽化物化(salicidation)製程。參見第2F圖，可執行一自行對準矽化物化製程(salicidation或self-aligned silicidation process)以形成於源極/汲極區255與閘極結構240、250上之接觸結構280。例如，自行對準矽化物化製程可包括形成一金屬材料於包括緊鄰著源極/汲極區255之矽結構的基底202與閘極結構240、250分別之矽層235n、235p上，且之後升高溫度以進行退火且於位於下方之矽與金屬材料間產生一反應以形成一矽化結構，且最後將未反應之金屬材料移除。接觸結構280可包括矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀或上述之組合。形成接觸結構280的優點之一為減低接觸電阻。需注意的是，矽層235n、235p之一部分於自行對準矽化物化製程中不會與金屬材料反應，且因此可分別維持於閘極結構240、250中。就其本身而言，於形成矽層235之時或於形成源極/汲極區255之時，矽層235n、235p可被摻雜(例如導電)。
可以瞭解的是，方法100可更包括CMOS製程流程以完成半導體元件200之製造。例如一接觸蝕刻終止層(contact etch stop layer,CESL)可形成於基底202上。接觸蝕刻終止層可由氮化矽、氮氧化矽或其他適合之材料所形成。根據對於一或多個半導體元件200之額外結構的蝕刻選擇度，可選擇接觸蝕刻終止層的組成。更進一步而言，根據電晶體形式，可設置接觸蝕刻終止層為一張力接觸蝕刻終止層與壓力接觸蝕刻終止層。
複數個圖案化介電層與導電層形成於基底202上以形成多層內連線(multilayer interconnect,MLI)以耦合各種摻雜區，例如源極/汲極區255與閘極結構240、250。例如一層間介電層(inter-layer dielectric,ILD)與一多層內連線結構形成於一結構中以使層間介電層分開與隔離其他之多層內連線結構的各個。於例子之更進一步，多層內連線結構可包括接觸孔(contact)、穿孔(vias)與金屬線形成基底上。在一例子中，被稱為鋁內連線之多層內連線結構可包括導電材料，例如鋁、鋁/矽/銅合金、鈦、氮化鈦、鎢、多晶矽、矽化金屬或上述之組合。鋁內連線可藉由一製程，包括物理氣相沈積(或濺鍍)、化學氣相沈積或上述之組合來形成。其他製造技術以形成鋁內連線可包括光微影製程與蝕刻以圖案化垂直連接(穿孔與接觸孔)與水平之連接(導線)之導電材料。或者可使用一銅多層內連線以形成金屬圖案。銅內連線結構可包括銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、矽化金屬或上述之組合。藉由技術包括化學氣相沈積、濺鍍、電鍍或其他適合之製程可形成銅內連線。
使用鈦為金屬線216與氮化鈦為金屬線214之本實施例也可提供各種其他優點於半導體製造製程中。一優點為只需一標靶-鈦-來形成金屬層。其他優點為鈦與氮化鈦層可in-situ形成於一腔室中。另一優點為於鈦層內可調整梯度氮濃度。又另一優點為形成氮化鈦層後，於形成鈦層前不需清潔腔室中之擋板(shutter)。
總結，本發明提供之方法與元件提供一有成本效益的方法以於一閘極先(gate first)製程中製造高介電常數金屬閘極元件，其對於NMOS與PMOS元件而言，使用相同之金屬層與高介電常數介電層。此處揭示之方法與元件於矽化物形成之時利用一雪耙效應，藉由驅使離子接近金屬與高介電常數介電層間之界面以調整於一型式之元件中的功函數。因此，與藉由一佈植製程來直接於界面佈植各種濃度之離子以調整功函數相較，減低了離子穿透之風險與高介電常數介電材料之損傷。更進一步而言，矽化物形成與活化源極/汲極區之退火製程可同時執行。因此，可輕易將於此所揭示之方法及元件與現行之CMOS技術製程與半導體設備進行整合。此外，此處所揭示之方法所實施之材料與製程為便利的且與CMOS製程流程相容，又對於併入製程流程而言為價錢低廉。
因此，所提供為一種製造半導體元件的方法其包括形成一高介電常數介電層於一半導體基底上，半導體基底具有一第一區與一第二區、形成一第一金屬層於高介電常數介電層上、形成一第二金屬層於第一金屬層上、形成一第一矽層於第二金屬層上、佈植複數個離子進入覆蓋基底之第一區的第一矽層與第二金屬層中、形成一第二矽層於第一矽層上、圖案化於第一區上之一第一閘極結構與第二區上之一第二閘極結構，第一與第二閘極結構各包括高介電常數介電層、第一金屬層、第二金屬層、第一矽層與第二矽層，以及執行一退火製程，其使第二矽層與第一矽層反應以於第一與第二閘極結構中分別形成一矽化層。於第一閘極結構中之矽化層的形成驅使複數個離子接近第一閘極結構中之第一金屬層與高介電常數介電層的界面。
又，所提供為一半導體元件，其包括一半導體基底，其具有一第一區與一第二區、一第一閘極堆疊覆蓋第一區，第一閘極堆疊包括：一高介電常數介電層形成於基底上、一金屬層形成於高介電常數介電層上、一第一矽化層形成於金屬層上、一經摻雜之矽層於第一矽化層上、以及複數個離子位於接近金屬層與高介電常數介電層的界面；以及一源極區與一汲極區形成於第一閘極堆疊的任一側上之基底中。在一些實施例中，半導體元件更包括一第二閘極堆疊位於第二區上，第二閘極堆疊包括：一高介電常數介電層形成於基底上、一金屬層形成於高介電常數介電層上、一第一矽化層形成於金屬層上、以及一經摻雜之矽層形成於第一矽化層上；一源極區與一汲極區形成於第二閘極堆疊的任一側上之基底中、以及一隔離區形成於第一區與第二區之間中。複數個離子不位於第二閘極堆疊中。
另外，提供一致造一半導體元件的方法，其包括形成一高介電常數介電層於一半導體基底上，半導體基底具有一第一區與一第二區、形成一第一金屬層於高介電常數介電層上、形成一第二金屬層於第一金屬層上、形成一第一矽層於第二金屬層上、形成一保護層於覆蓋第二區之第一矽層上、佈植複數個摻雜物進入覆蓋第一區之第一矽層與第二金屬層中、移除保護層、形成一第一閘極結構於第一區上與一第二閘極結構於第二區上，該第一與第二閘極結構各包括高介電常數介電層、第一金屬層、第二金屬層與第一矽層、形成源極區與汲極區於基底中，源極區與汲極區分別被形成於第一與第二閘極之任一側上、以及執行一退火製程，其活化源極與汲極區，且其於第二金屬層與第一矽層間產生一反應以分別於第一與第二閘極結構中形成一第一矽化層。對第一閘極結構中之第一矽化層的形成反應，驅使複數個摻雜物接近第一閘極結構中之第一金屬層與高介電常數介電層的界面。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．製造具有金屬閘極之半導體元件的方法
110、120、130、140、150、160、170、180、185、190、195．．．步驟
200．．．半導體元件
202．．．半導體基底
204．．．隔離結構
206、208．．．主動區
210、210n、210p．．．界面層
212、212n、212p．．．高介電常數介電層
214、214n、214p、216、216n、216p．．．金屬層
218、218n、218p、235、235n、235p．．．矽層
220．．．圖案化光阻層
225．．．離子佈植製程
230．．．離子
240、250．．．閘極結構
255．．．源極/汲極區
260．．．退火製程
265．．．界面
270n、270p．．．矽化層
280．．．接觸結構
第1圖顯示根據本發明所揭露之一製造具有金屬閘極之半導體元件的方法流程圖。
第2A至2F圖顯示根據第1圖之方法100，一半導體元件於各製造階段之剖面圖。
200．．．半導體元件
202．．．半導體基底
204．．．隔離結構
206、208．．．主動區
210n、210p．．．界面層
212n、212p．．．高介電常數介電層
214n、214p．．．金屬層
230．．．離子
235n、235p．．．矽層
240、250．．．閘極結構
255．．．源極/汲極區
270n、270p．．．矽化層
280．．．接觸結構

Claims (19)

  1. 一種製造半導體元件的方法，包括：形成一高介電常數介電層於一半導體基底上，該半導體基底具有一第一區與一第二區；形成一第一金屬層於該高介電常數介電層上；形成一第二金屬層於該第一金屬層上；形成一第一矽層於該第二金屬層上；佈植複數個離子進入覆蓋該基底之該第一區的該第一矽層與該第二金屬層中；形成一第二矽層於該第一矽層上；圖案化於該第一區上之一第一閘極結構與該第二區上之一第二閘極結構，該第一與第二閘極結構各包括該高介電常數介電層、該第一金屬層、該第二金屬層、該第一矽層與該第二矽層；以及執行一退火製程，其使該第二矽層與該第一矽層反應以於該第一與第二閘極結構中分別形成一矽化層；其中於該第一閘極結構中之該矽化層的形成驅使該複數個離子接近該第一閘極結構中之該第一金屬層與該高介電常數介電層的一界面。
  2. 如申請專利範圍第1項所述之製造半導體元件的方法，其中該第一金屬層包括TiN、TaN、ZrN、HfN、VN、NbN、CrN、MoN或WN，而其中該第二金屬層包括Ti、W、Ta、Cr、V、Nb、Zr、Hf、Mo、Ni或Co。
  3. 如申請專利範圍第2項所述之製造半導體元件的方法，其中該第一金屬層的厚度為約50 Å，且其中該第 二金屬層的厚度為約30 Å。
  4. 如申請專利範圍第1項所述之製造半導體元件的方法，其中該第一矽層的厚度為約100 Å，且其中該第二矽層的厚度為約900 Å。
  5. 如申請專利範圍第1項所述之製造半導體元件的方法，其中該複數個離子包括Al。
  6. 如申請專利範圍第5項所述之製造半導體元件的方法，其中該佈植包括以約2×1015 atoms/cm2 之劑量與約5 keV之佈植能量進行佈植。
  7. 如申請專利範圍第1項所述之製造半導體元件的方法，其中該退火製程包括溫度約950-1200℃與時間範圍約0.5-10秒。
  8. 如申請專利範圍第1項所述之製造半導體元件的方法，於該佈植前更包括形成一圖案化光阻層於覆蓋該第二區之該第一矽層上，該圖案化光阻層避免來自被佈植之該複數個離子進入覆蓋該第二區之該第一矽層。
  9. 一種製造半導體元件的方法，包括：形成一高介電常數介電層於一半導體基底上，該半導體基底具有一第一區與一第二區；形成一第一金屬層於該高介電常數介電層上；形成一第二金屬層於該第一金屬層上；形成一第一矽層於該第二金屬層上；形成一保護層於覆蓋該第二區之該第一矽層上；佈植複數個摻雜物進入覆蓋該第一區之該第一矽層與該第二金屬層中； 移除該保護層；形成一第一閘極結構於該第一區上與一第二閘極結構於該第二區上，該第一與第二閘極結構各包括該高介電常數介電層、該第一金屬層、該第二金屬層與該第一矽層；形成源極區與汲極區於該基底中，該源極區與汲極區分別被形成於該第一與第二閘極之任一側上；以及執行一退火製程，其活化該源極與汲極區，且其於該第二金屬層與該第一矽層間產生一反應以分別於該第一與第二閘極結構中形成一第一矽化層；其中對該第一閘極結構中之該第一矽化層的形成反應，驅使該複數個摻雜物接近該第一閘極結構中之該第一金屬層與該高介電常數介電層的一界面。
  10. 如申請專利範圍第9項所述之製造半導體元件的方法，其中該第一金屬層包括TiN、TaN、ZrN、HfN、VN、NbN、CrN、MoN或WN，而其中該第二金屬層包括Ti、W、Ta、Cr、V、Nb、Zr、Hf、Mo、Ni或Co。
  11. 如申請專利範圍第9項所述之製造半導體元件的方法，更包括於移除該保護層之後與形成該第一與第二閘極結構之前形成一第二矽層於該第一矽層上；其中該第一與第二閘極結構各更包括該第二矽層。
  12. 如申請專利範圍第9項所述之製造半導體元件的方法，更包括於執行該退火製程之後執行一矽化製程，其包括：形成一第三金屬層分別於該第一與第二閘極結構中 之該源極區、該汲極區與該第二矽層上；執行另一退火製程，其使該第三金屬層分別與該第一與第二閘極結構中之該源極區、該汲極區與該第二矽層反應，因此分別於該第一與第二閘極結構中形成該源極區之接觸結構、該汲極區之接觸結構與一第二矽化層；以及移除未反應之該第三金屬層。
  13. 如申請專利範圍第9項所述之製造半導體元件的方法，其中該複數個摻雜物包括Al。
  14. 如申請專利範圍第9項所述之製造半導體元件的方法，其中該佈植包括調整一離子佈植能量與該複數個摻雜物的劑量程度以達成覆蓋該第一區之該第一矽層與該第二金屬層中的該複數個摻雜物的所需分佈。
  15. 一種半導體元件，包括：一半導體基底，其具有一第一區與一第二區；一第一閘極堆疊覆蓋該第一區，該第一閘極堆疊包括：一高介電常數介電層形成於基底上；一金屬層形成於該高介電常數介電層上；一第一矽化層形成於該金屬層上；一經摻雜之矽層於該第一矽化層上；以及複數個離子位於接近該金屬層與該高介電常數介電層的一界面；一源極區與一汲極區形成於該第一閘極堆疊的任一側上之該基底中； 一第二閘極堆疊位於該第二區上，該第二閘極堆疊包括：一另一高介電常數介電層形成於該基底上；一另一金屬層形成於該高介電常數介電層上；一另一第一矽化層形成於該金屬層上；以及一另一經摻雜之矽層形成於該第一矽化層上；一另一源極區與一另一汲極區形成於該第二閘極堆疊的任一側上之該基底中；以及一隔離區形成於該第一區與該第二區之間中；其中該複數個離子不位於該第二閘極堆疊中。
  16. 如申請專利範圍第15項所述之半導體元件，其中該金屬層包括TiN，且其中該第一矽化層包括TiSix 。
  17. 如申請專利範圍第15項所述之半導體元件，其中該金屬層包括TaN，且其中該第一矽化層包括WSix 。
  18. 如申請專利範圍第15項所述之半導體元件，其中該複數個離子包括Al。
  19. 如申請專利範圍第15項所述之半導體元件，其中該第一閘極堆疊還包括一第二矽化層形成於該經摻雜之矽層上，而該第二閘極堆疊還包括一另一第二矽化層形成於該另一經摻雜之矽層上。
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