TWI393219B - 半導體元件的製造方法 - Google Patents

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Kong Beng Thei
Harry Chuang
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Taiwan Semiconductor Mfg
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Description

半導體元件的製造方法
本發明係有關於在基底上形成積體電路元件，且特別是有關於在閘極最後製程中控制閘極高度的方法。
隨著技術節點(technology nodes)縮小化，在一些IC設計中，隨著元件尺寸縮小化，需要以金屬閘極電極取代一般的多晶矽閘極電極以增進元件的效能。提供金屬閘極結構(例如包括金屬閘極電極而非多晶矽電極)為解決方案之一。一種形成金屬閘極堆疊(metal gate stack)的製程被稱作“閘極最後(gate last)”製程，其中最終的閘極堆疊係“最後”製造，其可使後續製程數目減少，包含必須在形成閘極後才可進行之高溫製程。此外，隨著電晶體尺寸之縮小，閘極氧化層之厚度需隨著閘極長度之縮小而縮小以維持元件效能。為了減小閘極漏電流(gate leakage)，還會使用高介電常數(high-k)閘極絕緣層，其可允許較大物理厚度(physical thickness)之閘極絕緣層的使用，並同時維持相同的有效厚度(effective thickness)，如同在較大技術節點中所提供之一般閘極氧化層的厚度。然而，在CMOS製程中實施這樣的結構與製程是具有挑戰性的。例如，在一“閘極最後”製程中，由於例如是nMOS及pMOS元件的負載效應(loading effect)及化學機械研磨(CMP)製程之不均勻等因素，會出現閘極高度上的控制問題。
本發明實施例提供一種半導體元件的製造方法，包括提供半導體基底，具有第一區及第二區；於第一區中形成第一閘極結構，及於第二區中形成第二閘極結構，第一閘極結構包括第一硬遮罩層，具有第一厚度，而第二閘極結構包括第二硬遮罩層，具有第二厚度，第二厚度小於第一厚度；自第二閘極結構移除第二硬遮罩層，其中第一硬遮罩層之一部分保留於第一閘極結構中；形成層間介電層；進行第一化學機械研磨製程以使第二閘極結構中之矽層露出；自第二閘極結構移除矽層以形成第一溝槽，其中第一硬遮罩層之保留部分保護第一閘極結構中之矽層免於被移除；形成第一金屬層以填充第一溝槽；進行第二化學機械研磨製程以使第一閘極結構中之第一硬遮罩層之保留部分露出；自第一閘極結構移除第一硬遮罩層之保留部分及矽層以形成第二溝槽；形成第二金屬層以填充第二溝槽；以及進行第三化學機械研磨製程以將半導體元件平坦化。
本發明另一實施例提供一種半導體元件的製造方法，包括提供半導體基底，具有第一區及第二區；分別於第一區中及第二區中形成第一閘極結構及第二閘極結構，第一閘極結構包括具有第一厚度之第一硬遮罩層及第一虛置多晶矽，而第二閘極結構包括具有第二厚度之第二硬遮罩層及第二虛置多晶矽，第二厚度小於第一厚度；自第二閘極結構移除第二硬遮罩層，並自第一閘極結構移除一部分的第一硬遮罩層；形成層間介電層；進行第一化學機械研磨製程以使第二虛置多晶矽露出；自第二閘極結構移除第二虛置多晶矽以形成第一溝槽；形成第一金屬層以填充第一溝槽；於第一金屬層上進行第二化學機械研磨製程以使第一閘極結構中之第一硬遮罩層之保留部分露出；自第一閘極結構移除第一硬遮罩層之保留部分及第一虛置多晶矽，以形成第二溝槽；形成第二金屬層以填充第二溝槽；以及進行第三化學機械研磨製程以將半導體元件平坦化。
本發明又一實施例提供一種半導體元件的製造方法，包括提供半導體基底，具有第一區及第二區；於半導體基底上高介電常數層；於高介電常數層上形成多晶矽層；部分蝕刻多晶矽層；於部分被蝕刻之該多晶矽層上形成硬遮罩層，覆蓋於第一區上之硬遮罩層具有第一厚度，而覆蓋於第二區上之硬遮罩層具有第二厚度，第二厚度小於第一厚度；將高介電常數層、部分被蝕刻之多晶矽層、以及硬遮罩層圖案化以分別於第一區及第二區上形成第一閘極結構與第二閘極結構；自第二閘極結構移除硬遮罩層，並自第一閘極結構移除一部分的硬遮罩層；形成層間介電層；進行第一化學機械研磨製程以使第二閘極結構中之多晶矽層露出；自第二閘極結構移除多晶矽層以形成第一溝槽；形成第一金屬層以填充第一溝槽；進行第二化學機械研磨製程以使第一閘極結構中之硬遮罩層之保留部分露出；自第一閘極結構移除硬遮罩層之保留部分及多晶矽層，以形成第二溝槽；形成第二金屬層以填充第二溝槽；以及進行第三化學機械研磨製程以將半導體元件平坦化。
本發明有關於在基底上形成積體電路元件，特別是關於製作閘極結構，其為積體電路(包括FET元件)之一部分。然應注意的是，說明書中將提供許多不同的實施例或例子以實施本發明之各種樣態。以下將討論特定的元件與排列方式以簡化本發明之說明。這些當然僅為舉例而非用以限制本發明之範圍。此外，重覆的標號或標示可能於不同實施例中使用。這些重覆僅為了簡化並清楚說明本發明，不代表所討論不同實施例或結構之間具有關聯性。此外，說明書中雖以“閘極最後”之金屬閘極製程為例，然此技藝人士當可明瞭，本發明亦可應用於其他製程及/或使用其他材料。
請參照第1圖，其顯示用以於“閘極最後”製程中製造半導體元件之方法100。請再參照第2A-2K圖，其顯示根據第1圖之方法100製作半導體元件200的一系列製程剖面圖。半導體元件200可為積體電路或積體電路之一部分，其可包括靜態隨機存取記憶體(SRAM)及/或其他邏輯電路、被動元件，例如電阻、電容、及電感、及主動元件，例如P型通道場效電晶體(pFET)、N型通道場效電晶體(nFET)、金氧半場效電晶體(MOSFET)、或互補式金氧半(CMOS)電晶體。應注意的是，半導體元件200的部分結構可於CMOS之製作流程中製造。因此，可了解的是可在第1圖之方法100進行前、期間、及之後提供額外的製程，而一些其他製程在此將僅簡要描述。
方法100自步驟102開始，首先提供半導體基底，其具有第一區及第二區。在第2A圖中，半導體元件200可包括基底202。在此實施例中，基底202包括結晶結構之矽基底(例如晶圓)。基底202可包括各種摻雜結構，如此技藝人士所知，其取決於設計需求，例如可為p型基底或n型基底。此外，基底202可包括各種摻雜區，例如p井(p-type wells)或n井(n-type wells)。在其他實施例中，基底202亦可包括其他元素半導體，例如鍺(germanium)及鑽石(diamond)。或者，基底202可包括化合物半導體，例如碳化矽、砷化鎵、砷化銦、或磷化銦。再者，基底202可選擇性地包括磊晶層(epi layer)而可被施加應變以增進效能，及/或基底202可包括絕緣層上覆矽(SOI)結構。
半導體元件200可包括隔離結構，例如形成在基底202中之淺溝槽絕緣結構(STI)204，用以將一或多個元件彼此隔離。在此實施例中，淺溝槽絕緣結構204可隔離nMOS元件206及pMOS元件208。淺溝槽絕緣結構204可包括氧化矽、氮化矽、氮氧化矽、摻氟矽玻璃(fluoride-doped silicate glass,FSG)、及/或低介電常數材料。其他隔離方法及/或結構可能額外設置或取代STI結構。淺溝槽絕緣結構204之形成可例如對基底202使用反應性離子蝕刻(RIE)製程來形成溝槽，接著使用沉積製程於溝槽中填入絕緣材料，並接著進行化學機械研磨(CMP)製程。
方法100繼續進行至步驟104，於第一區中形成第一閘極結構，並於第二區中形成第二閘極結構。第一閘極結構包括第一硬遮罩層，其具有第一厚度，而第二閘極結構包括第二硬遮罩層，其具有小於第一厚度之第二厚度。閘極結構之形成包括形成多種材料層、部分蝕刻一些材料層、及將多種材料層圖案化以如下所述形成nMOS元件206之閘極結構與pMOS元件208之閘極結構。
半導體元件200包括形成於基底上之閘極介電層210。閘極介電層210包括界面層(interfacial layer)。界面層可包括氧化矽層(例如以熱氧化或化學氧化形成)，其具有約5至約10之厚度。閘極介電層210更包括形成於界面層上之高介電常數材料層。在一實施例中，高介電常數材料層包括氧化鉿。其他的高介電常數材料層例如包括氧化矽鉿(hafnium silicon oxide)、氮氧矽鉿(hafnium silicon oxynitride)、氧化鉭鉿(hafnium tantalum oxide)、氧化鈦鉿(hafnium titanium oxide)、氧化鋯鉿(hafnium zirconium oxide)、前述之組合、及/或其他適合材料。高介電常數層可藉由原子層沉積(ALD)或其他適合製程形成。高介電常數層之厚度可介於約10至30之間。在一些實施例中，可形成緩衝層於高介電常數層上。緩衝層可包括氮化鈦或氮化鉭，其具有厚度約10至約20之間。緩衝層可以各種沉積方法形成，例如原子層沉積(ALD)、物理氣相沉積(PVD)、濺鍍(sputtering)、化學氣相沉積(CVD)、或其他適合製程。
半導體元件200更包括多晶矽層(polysilicon or poly)212，例如以CVD或其他適合沉積製程而形成於閘極介電層210上。多晶矽層212可包括厚度介於約400至約800之間。在閘極圖案化之前，多晶矽層212在一種型式之元件(例如，nMOS元件206或pMOS元件208)將要形成之區域被部分蝕刻。在此實施例中，多晶矽層212在nMOS元件206之區域中藉著濕式或乾式蝕刻製程而部分蝕刻。
例如，可形成圖案化光阻層以保護在pMOS元件208側中之多晶矽層212。圖案化光阻層可以光學微影(photolithography)、浸入式微影(immersion lithography)、離子束刻寫(ion-beam writing)、或其他適合圖案化製程來形成。在nMOS元件206側未被保護之多晶矽層212可使用濕式蝕刻製程而部分蝕刻。濕式蝕刻製程包括使用含氫氧化物之溶液(例如氫氧化銨，ammonium hydroxide)、去離子水、及/或其他適合的蝕刻劑溶液。在nMOS元件206側中之多晶矽層212的所需特定厚度可透過精準控制濕式蝕刻製程的蝕刻時間來達成。在此實施例中，多晶矽層212在nMOS元件206側的厚度介於約200至約600之間。圖案化光阻層可接著以剝除製程(stripping)或灰化(ashing)製程移除。
硬遮罩層214可形成在被部分蝕刻之多晶矽層212上。硬遮罩層214可包括氧化矽、氮化矽、氮氧化矽、及/或其他適合材料。硬遮罩層214可使用例如CVD、PVD、或ALD等方法形成。此外，如此技藝人士所知，可形成抗反射塗佈(anti-reflective coating，ARC)層或底部抗反射塗佈(bottom anti-reflective coating，BARC)層於硬遮罩層214上以強化隨後之圖案化製程。可於硬遮罩層214上形成圖案化光阻層。圖案化光阻層可包括nMOS元件206側之閘極圖案及pMOS元件208側之閘極圖案。閘極圖案可藉由光學微影、浸入式微影、離子束刻寫、或其他適合製程而形成。
使用圖案化光阻層為遮罩，藉著乾式或濕式蝕刻製程將硬遮罩層214圖案化。而圖案化後之硬遮罩層可用以圖案化出nMOS元件206之閘極結構220n及pMOS元件208之閘極結構220p。閘極結構220n及220p可藉由乾式蝕刻、濕式蝕刻、或乾式蝕刻與濕式蝕刻之組合而形成(例如閘極蝕刻或圖案化)。例如，乾式蝕刻製程可使用含氟電漿(例如包含CF4 之蝕刻氣體)。或者，蝕刻製程可包括多重蝕刻步驟以蝕刻各種閘極材料層。圖案化光阻層可以剝除製程或灰化製程移除。
nMOS元件206之閘極結構220n包括硬遮罩層214n、虛置多晶矽層212n、及閘極介電層210n(包括界面層及高介電常數層)。pMOS元件208之閘極結構220p包括硬遮罩層214p、虛置多晶矽閘極212p及閘極介電層210p(包括界面層及高介電常數層)。應注意的是，nMOS元件206側中之硬遮罩層214n之厚度大於pMOS元件208側中之硬遮罩層214p，這是因為閘極結構220n中之虛置多晶矽層212n相較於閘極結構220p中之虛置多晶矽層212p係部分凹下。
在閘極圖案化之後，可了解的是半導體元件200可經歷CMOS製作流程中之進一步製程以形成各種如此技藝人士所知之結構。例如，閘極或側壁間隙壁222可形成在閘極結構220n、220p之側壁上。間隙壁222之材質可包括氧化矽、氮化矽、氮氧化矽、碳化矽、摻氟矽玻璃(FSG)、低介電常數材料、前述之組合、及/或其他適合材料。間隙壁222可具有多層結構(multiple layer structure)，例如包括一或多個襯層(liner layer)。襯層可包括介電材料，例如氧化矽、氮化矽、及/或其他適合材料。間隙壁222之形成方法包括沉積適合的介電材料，以及對該材料進行非等向性蝕刻(anisotropically etching)以形成出間隙壁222之輪廓。
同樣地，可在基底202中形成源極/汲極(S/D)區224。源極/汲極區224可包括輕摻雜源極/汲極區(LDD)(以標號226顯示)及重摻雜源極/汲極區。可了解的是，輕摻雜源極/汲極區226可於形成間隙壁222之前形成。源極/汲極區224可藉著將p型摻質、n型摻質、或雜質(impurity)佈植進基底202中而形成，取決於所欲形成之電晶體結構(例如，pMOS或nMOS)。源極/汲極區224之形成方法可包括微影製程、離子佈植、擴散製程、及/或其他適合製程。此外，pMOS元件208之源極/汲極區224可包括具有SiGe結構228之凸起的源極/汲極區(raised S/D regions with SiGe features)。例如，SiGe結構228可以磊晶製程(epitaxy process)形成，因此SiGe結構可在基底202中以結晶狀態形成。因此，可於pMOS元件208中獲得應變通道(strained channel)以增進載子移動率(carrier mobility)並強化元件效能。
再者，可形成接觸結構(contact features)230(例如矽化物)，並耦接至源極/汲極區224。接觸結構230可藉由矽化(自對準矽化，self-aligned silicide)製程而形成於源極/汲極區224上。例如，可緊鄰矽結構形成金屬材料，接著將溫度升高以退火，並造成金屬材料與下方之矽發生反應而形成矽化物，以及接著可將未反應之金屬材料蝕刻移除。接觸結構230可包括矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀、或前述之組合。應注意的是，硬遮罩層214n及214p分別保護虛置多晶矽閘極層212n及212p，使免於受矽化製程影響。
方法100繼續進行至步驟106，將第二硬遮罩層自第二閘極結構移除。可藉著回蝕刻(etch back)製程或其他適合製程將閘極結構220p中之硬遮罩層214p移除。可藉著旋轉塗佈製程於基底202上形成光阻層240。可進一步對光阻層240進行軟烤(soft-bake)製程以蒸發來自光阻層之溶劑。在第2B圖中，回蝕刻製程移除部分的光阻層240，且回蝕刻製程可能停止在閘極結構220p中之虛置多晶矽層212p。應注意的是，光阻層240未經曝光而圖案化，但用於回蝕刻製程。因此，回蝕刻製程將閘極結構220p中之硬遮罩層214p完全移除，但僅移除閘極結構220n中之部分的硬遮罩層214n。在回蝕刻製程之後，硬遮罩層214n之厚度可介於約200至約600之間。在以下將解釋的後續閘極最後製程期間，可調整硬遮罩層214n之厚度以控制薄膜堆疊之閘極高度(gate height)。光阻層240可藉著剝除製程或其他適合製程而移除。
在第2C圖中，可藉著乾式或濕式蝕刻製程調整形成於pMOS元件208中閘極結構220p上之間隙壁222。可形成圖案化光阻層250以保護pMOS元件206側。圖案化光阻層250可以光學微影、浸入式微影、離子束刻寫、或其他適合圖案化製程來形成。例如，光學微影製程可包括旋轉塗佈、軟烤、曝光、後烘烤(post-baking)、顯影、清洗(rinsing)、乾燥、及其他適合製程。可調整或縮減(trimmed)間隙壁222以獲所需的閘極結構220p高度。可藉著乾式或濕式蝕刻而部分蝕刻虛置多晶矽層212p，使得虛置多晶矽層212p之頂表面亦位於所需的閘極結構220p高度。
方法100繼續進行至步驟108，於第一及第二閘極結構上形成接觸蝕刻停止層(CESL)。在第2D圖中，接觸蝕刻停止層252可形成在半導體元件200之各種結構上。接觸蝕刻停止層252可以氮化矽、氮氧化矽、及/或其他適合材料形成。接觸蝕刻停止層252之成份可基於對半導體元件200之一或更多額外結構的蝕刻選擇性(etching selectivity)而選定。方法100繼續進行至步驟110，於接觸蝕刻停止層上形成層間介電層(ILD)。半導體元件200更包括介電層254，例如是藉著化學氣相沉積(CVD)、高密度電漿化學氣相沉積(high density plasma CVD)、旋轉塗佈(spin-on)、濺鍍、或其他適合方法而形成於接觸蝕刻停止層252上之層間介電層(inter-layer or inter-level dielectric)。介電層254可包括氧化矽、氮氧化矽、或低介電常數材料。
方法100繼續進行至步驟112，於層間介電層上進行第一化學機械研磨製程以使第二閘極結構中之矽層露出。在第2E圖中，在閘極最後製程中，將虛置多晶矽層212n、212p移除，使可形成真正的金屬閘極結構以取代虛置多晶矽層。因此，介電層254可藉由化學機械研磨製程260而平坦化，直至到達或露出閘極結構220p中之虛置多晶矽層212p之頂部(因已藉回蝕刻製程移除硬遮罩層214p)。因此，接觸蝕刻停止層252可起停止層之作用，而可進行過研磨(overpolishing)以使虛置多晶矽層212p露出。應注意的是，在以下將討論的虛置多晶矽層212p移除其間，閘極結構220n中之硬遮罩層214n仍存在以保護nMOS元件206側之虛置多晶矽層212n。關於化學機械研磨製程260，硬遮罩層214n亦可強化對閘極高度之控制(例如，N/P負載效應)。
方法100繼續進行至步驟114，將矽層自第二閘極結構移除，因而形成第一溝槽。在第2F圖中，在化學機械研磨製程260之後，移除閘極結構220p中之虛置多晶矽層212p。例如，選擇性蝕刻多晶矽以自閘極結構220p中移除虛置多晶矽層212p。虛置多晶矽層212p之選擇性移除提供了溝槽262，於其中可形成金屬閘極。虛置多晶矽層212p可使用濕式及/或乾式蝕刻移除。在一實施例中，濕式蝕刻製程包括浸入含氫氧化物之溶液(例如氫氧化銨)、去離子水、及/或其他適合的蝕刻劑溶液。
方法100繼續進行至步驟116，形成第一金屬以填充第一溝槽。在第2G圖中，沉積金屬層264以填充溝槽262。金屬層264可包括任何適於形成金屬閘極或其部分之金屬材料，包括功函數層(work fuction layers)、襯層、界面層、晶種層(seed layers)、黏著層、緩衝層等等。金屬層264可以PVD或其他適合製程形成。金屬層264可包括p型功函數金屬(P-metal)，其提供適合於pMOS元件208中運作之閘極電極。p型功函數金屬(P-metal)之材質包括氮化鈦、氮化鎢、氮化鉭、導電金屬氧化物、及/或其他適合材料。金屬層264可更包括形成於功函數金屬層上之填充金屬層(fill metal layer)。填充金屬層可包括鋁、鎢、或其他適合材料。在一實施例中，填充金屬可包括鈦層，其用作濕潤層(wetting layer)，以及鋁層，用以填充溝槽之剩餘部分。填充金屬層可藉由使用CVD、PVD、電鍍(plating)、無電鍍、或其他適合製程而沉積。
方法100繼續進行至步驟118，於第一金屬層上進行第二化學機械研磨以使第一閘極結構中所餘留的部分第一硬遮罩層露出。在第2H圖中，進行化學機械研磨製程270以將半導體元件200平坦化，並使閘極結構220n中之硬遮罩層214n露出。化學機械研磨製程270移除部分的金屬層264，並停止於硬遮罩層214之頂表面。應注意的是，一些金屬層264仍保留於溝槽262之外部。
方法100繼續進行至步驟120，自第一閘極結構中移除餘留部分的第一硬遮罩層及矽層，因而形成第二溝槽。在第2I圖中，餘留的(或保留的)硬遮罩層214n及虛置多晶矽層212n可藉由乾式、濕式、或乾式濕式之組合的蝕刻製程而自閘極結構220n中移除。例如，硬遮罩層214n可藉由可選擇性移除硬遮罩層但不移除多晶矽之濕式蝕刻浸泡(wet etch dip)而移除。虛置多晶矽層212n可接著以類似於上述移除pMOS元件208中之虛置多晶矽層212p的方法移除。或者，硬遮罩層214n及虛置多晶矽層212n可選擇性地在同一蝕刻製程中移除。硬遮罩層214n及虛置多晶矽層212n之選擇性移除提供了溝槽272，於其中將可形成金屬閘極。
方法100繼續進行至步驟122，形成第二金屬層以填充第二溝槽。在第2J圖中，沉積金屬層274以填充溝槽272。金屬層274可包括任何適於形成金屬閘極或其部分之金屬材料，包括功函數層、襯層、界面層、晶種層、黏著層、緩衝層等等。金屬層274可以PVD或其他適合製程形成。金屬層274可包括n型功函數金屬(N-metal)，其提供適合於nMOS元件206中運作之閘極電極。n型功函數金屬(N-metal)之材質例如可包括鋁鈦(如TiAl)、氮化鋁鈦、其他鋁化物(aluminides)、及/或其他適合材料。金屬層274可更包括形成於功函數金屬層上之填充金屬層。填充金屬層可包括鋁、鎢、或其他適合材料。在一實施例中，填充金屬可包括鈦層，其用作濕潤層，以及鋁層，用以填充溝槽272之剩餘部分。填充金屬層可藉由使用CVD、PVD、電鍍、無電鍍、或其他適合製程而沉積。
方法100繼續進行至步驟124，進行第三化學機械研磨製程以將半導體元件平坦化。在第2K圖中，進行化學機械研磨製程280以將半導體元件200平坦化。化學機械研磨製程280可於到達基底202之兩區域的介電層254時停止。因此，化學機械研磨製程280移除溝槽262外部的餘留金屬層264部分。化學機械研磨製程280亦將溝槽272外部之金屬層274以及nMOS元件206側中部分的閘極結構移除，這是由於閘極結構220n與220p之間的高度差所致。因此，化學機械研磨製程280提供半導體元件200用作nMOS元件206之n型金屬閘極結構(N-metal gate，N-MG)282以及用作pMOS元件208之p型金屬閘極結構(P-metal gate，P-MG)284。
在一些實施例中，方法100可繼續進行而更包括額外的製程，例如是保護層之沉積、接點之形成、內連線結構之形成(例如，線路及通孔、金屬層、層間介電層等，其提供電性內連線至包含所形成之金屬閘極的元件)。例如，多層內連線包括垂直內連線，如習知之通孔(vias)及接點(contacts)，及水平內連線，如金屬線路。不同的內連線結構可採用不同的導電材料，其包括銅、鎢、及/或矽化物。在一實施例中，使用鑲嵌製程(damascene process)以形成與銅有關之多層內連線結構。
總之，可進行“閘極最後”製程以形成金屬閘極結構。在“閘極最後”製程中，形成nMOS及pMOS元件之金屬閘極結構的問題可藉由提供不同的硬遮罩層厚度而解決。例如，由於nMOS元件與pMOS元件之負載效應，控制多晶矽閘極之高度具挑戰性。因此，在一種型式之元件(例如nMOS或pMOS)之區域中的部分多晶矽層在閘極之圖案化與蝕刻之前被移除。因此，後續形成於多晶矽層上的硬遮罩層在nMOS元件側中將具有不同於在pMOS元件側的厚度。因此，當於閘極最後製程中進行CMP製程以及N/P圖案化獲得簡化時，可較佳地控制多晶矽閘極之高度。再者，所揭露之方法與元件可輕易地整合至現行的CMOS製程及半導體製程設備中，且可提供優良的製程窗口(process window)以控制多晶矽閘極之高度。可了解的是，所揭露的不同實施例提供數個不同優點，然對所有實施例而言，無特定之優點是必須的。
雖然，所舉實施例之方法係於“閘極最後”製程中實施，然本發明實施例之方法亦可使用於混合製程(hybrid)中，其中一種型式之金屬閘極可於“閘極最先(gate first)”製程中形成，而其他型式之金屬閘極可於“閘極最後”製程中形成。再者，雖然所揭露實施例中之光阻材料保護溝槽中之底部金屬，可預期亦可使用其他高分子材料，因為對於回蝕刻製程而言不需曝光製程。此外，雖然所揭露之實施例係先形成p型金屬閘極，而n型金屬閘極形成在後，但可了解的是，亦可先形成n型金屬閘極，之後在接著形成n型金屬閘極。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．方法
200．．．半導體元件
102、104、106、108、110、112、114、116、118、120、122、124．．．步驟
202．．．基底
204．．．淺溝槽絕緣結構
206．．．nMOS元件
208．．．pMOS元件
210、210n、210p．．．閘極介電層
212．．．多晶矽層
212n、212p．．．虛置多晶矽層
214、214n、214p．．．硬遮罩層
220n、220p．．．閘極結構
222．．．間隙壁
224．．．源極/汲極區
226．．．輕摻雜源極/汲極區
228．．．SiGe結構
230．．．接觸結構
240、250．．．光阻層
252．．．接觸蝕刻停止層
254．．．介電層
260、270．．．化學機械研磨製程
262、272．．．溝槽
264、274．．．金屬層
282、284．．．金屬閘極結構
第1圖顯示本發明實施例中，在閘極最後製程中製造半導體元件的方法流程圖。
第2A-2K圖顯示根據第1圖所述之方法製作半導體元件的一系列製程剖面圖。
100．．．方法
102、104、106、108、110、112、114、116、118、120、122、124．．．步驟

Claims (20)

  1. 一種半導體元件的製造方法，包括：提供一半導體基底，具有一第一區及一第二區；於該第一區中形成一第一閘極結構，及於該第二區中形成一第二閘極結構，該第一閘極結構包括一第一硬遮罩層，具有一第一厚度，而該第二閘極結構包括一第二硬遮罩層，具有一第二厚度，該第二厚度小於該第一厚度；自該第二閘極結構移除該第二硬遮罩層，其中該第一硬遮罩層之一部分保留於該第一閘極結構中；形成一層間介電層；進行一第一化學機械研磨製程以使該第二閘極結構中之一矽層露出；自該第二閘極結構移除該矽層以形成一第一溝槽，其中該第一硬遮罩層之保留的該部分保護該第一閘極結構中之一矽層免於被移除；形成一第一金屬層以填充該第一溝槽；進行一第二化學機械研磨製程以使該第一閘極結構中之該第一硬遮罩層之保留的該部分露出；自該第一閘極結構移除該第一硬遮罩層之保留的該部分及該矽層，以形成一第二溝槽；形成一第二金屬層以填充該第二溝槽；以及進行一第三化學機械研磨製程以將該半導體元件平坦化。
  2. 如申請專利範圍第1項所述之半導體元件的製造 方法，其中該第二硬遮罩層之移除步驟包括進行一回蝕刻製程。
  3. 如申請專利範圍第2項所述之半導體元件的製造方法，其中該第一硬遮罩層之保留的該部分之厚度介於200Å至600Å之間。
  4. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該第一閘極結構與該第二閘極結構之形成步驟包括：於該半導體基底上形成一高介電常數層；於該高介電常數層上形成一矽層；部分蝕刻位於該第一區中之該矽層；於該矽層上形成一硬遮罩層；以及將該高介電常數層、該矽層、及該硬遮罩層圖案化以分別形成該第一閘極結構與該第二閘極結構。
  5. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該第三化學機械研磨製程之步驟包括於該第一閘極結構中形成該第二金屬層之一第一金屬閘極，以及於該第二閘極結構中形成該第一金屬層之一第二金屬閘極。
  6. 如申請專利範圍第5項所述之半導體元件的製造方法，其中該第一金屬閘極之一頂表面與該第二金屬閘極之一頂表面大抵共平面。
  7. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該第一金屬層包括一p型功函數金屬層，而其中該第二金屬層包括一n型功函數金屬層。
  8. 如申請專利範圍第7項所述之半導體元件的製造方法，其中該第一閘極結構為一nMOS元件之一部分，而其中該第二閘極結構為一pMOS元件之一部分。
  9. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該第一金屬層包括一n型功函數金屬層，而其中該第二金屬層包括一p型功函數金屬層。
  10. 如申請專利範圍第9項所述之半導體元件的製造方法，其中該第一閘極結構為一pMOS元件之一部分，而其中該第二閘極結構為一nMOS元件之一部分。
  11. 一種半導體元件的製造方法，包括：提供一半導體基底，具有一第一區及一第二區；分別於該第一區中及該第二區中形成一第一閘極結構及一第二閘極結構，該第一閘極結構包括具有一第一厚度之一第一硬遮罩層及一第一虛置多晶矽，而該第二閘極結構包括具有一第二厚度之一第二硬遮罩層及一第二虛置多晶矽，該第二厚度小於該第一厚度；自該第二閘極結構移除該第二硬遮罩層，並自該第一閘極結構移除一部分的該第一硬遮罩層；形成一層間介電層；進行一第一化學機械研磨製程以使該第二虛置多晶矽露出；自該第二閘極結構移除該第二虛置多晶矽以形成一第一溝槽；形成一第一金屬層以填充該第一溝槽；於該第一金屬層上進行一第二化學機械研磨製程以 使該第一閘極結構中之該第一硬遮罩層之一保留部分露出；自該第一閘極結構移除該第一硬遮罩層之該保留部分及該第一虛置多晶矽，以形成一第二溝槽；形成一第二金屬層以填充該第二溝槽；以及進行一第三化學機械研磨製程以將該半導體元件平坦化。
  12. 如申請專利範圍第11項所述之半導體元件的製造方法，其中移除該第二硬遮罩層及一部分的該第一硬遮罩層之步驟包括進行一回蝕刻製程。
  13. 如申請專利範圍第11項所述之半導體元件的製造方法，其中形成該第一閘極結構與該第二閘極結構之步驟包括：於該半導體基底上形成一界面層；於該界面層上形成一高介電常數層；於該高介電常數層上形成一緩衝層；於該緩衝層上形成一多晶矽層；部分蝕刻該多晶矽層；於部分被蝕刻之該多晶矽層上形成一硬遮罩層；以及將該界面層、該高介電常數層、該緩衝層、部分被蝕刻之該多晶矽層、以及該硬遮罩層圖案化以分別形成該第一閘極結構與該第二閘極結構；其中，部分被蝕刻之該多晶矽層被圖案化而分別形成該第一閘極結構中之該虛置多晶矽及該第二閘極結構 中之該第二虛置多晶矽。
  14. 如申請專利範圍第11項所述之半導體元件的製造方法，其中該第一硬遮罩層之該保留部分之厚度介於200Å至600Å之間。
  15. 如申請專利範圍第11項所述之半導體元件的製造方法，其中該第一金屬層包括一p型功函數金屬層，而其中該第二金屬層包括一n型功函數金屬層。
  16. 如申請專利範圍第11項所述之半導體元件的製造方法，其中該第一金屬層包括一n型功函數金屬層，而其中該第二金屬層包括一p型功函數金屬層。
  17. 一種半導體元件的製造方法，包括：提供一半導體基底，具有一第一區及一第二區；於該半導體基底上一高介電常數層；於該高介電常數層上形成一多晶矽層；部分蝕刻該多晶矽層；於部分被蝕刻之該多晶矽層上形成一硬遮罩層，覆蓋於該第一區上之該硬遮罩層具有一第一厚度，而覆蓋於該第二區上之該硬遮罩層具有一第二厚度，該第二厚度小於該第一厚度；將該高介電常數層、部分被蝕刻之該多晶矽層、以及該硬遮罩層圖案化以分別於該第一區及該第二區上形成一第一閘極結構與一第二閘極結構；自該第二閘極結構移除該硬遮罩層，並自該第一閘極結構移除一部分的該硬遮罩層；形成一層間介電層； 進行一第一化學機械研磨製程以使該第二閘極結構中之該多晶矽層露出；自該第二閘極結構移除該多晶矽層以形成一第一溝槽；形成一第一金屬層以填充該第一溝槽；進行一第二化學機械研磨製程以使該第一閘極結構中之該硬遮罩層之一保留部分露出；自該第一閘極結構移除該硬遮罩層之該保留部分及該多晶矽層，以形成一第二溝槽；形成一第二金屬層以填充該第二溝槽；以及進行一第三化學機械研磨製程以將該半導體元件平坦化。
  18. 如申請專利範圍第17項所述之半導體元件的製造方法，其中自該第二閘極結構移除該硬遮罩層及自該第一閘極結構移除一部分的該硬遮罩層之步驟包括：於該半導體基底上旋轉塗佈一光阻層；以及進行一回蝕刻製程，大抵停止於該第二閘極結構中之該多晶矽層。
  19. 如申請專利範圍第17項所述之半導體元件的製造方法，其中部分蝕刻該多晶矽層之步驟包括：形成一圖案化光阻層以保護覆蓋於該第二區上之該多晶矽層；以及蝕刻覆蓋於該第一區上之未被保護的該多晶矽層之一部分。
  20. 如申請專利範圍第17項所述之半導體元件的製 造方法，其中該第一金屬層包括一p型功函數金屬層，而其中該第二金屬層包括一n型功函數金屬層。
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