CN104795362B - 一种制作半导体器件的方法 - Google Patents

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Abstract

本发明涉及一种制作半导体器件的方法，根据本发明提出了一种新的后高K/后金属栅极工艺，根据本发明的方法在PMOS和NMOS区域中分别形成界面层以提高器件的性能和NBTI的性能，同时，本发明的制作方法适用于平面场效应晶体管半导体技术和FinFET半导体技术。由于对PMOS区域执行SiGe工艺，PMOS区域比NMOS区域更容易满足工艺要求，在PMOS区域中，采用掺杂有氟的热氧化物层代替化学氧化物层有利于PMOS器件。在NMOS区域中，采用SiON材料代替化学氧化物层作为界面层。

Description

一种制作半导体器件的方法
技术领域
本发明涉及半导体器件工艺，具体地，本发明涉及一种制作半导体器件的方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到20nm或以下时，半导体器件的制备受到各种物理极限的限制。
集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管（MOS），随着半导体集成电路工业技术日益的成熟，超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。对于具有更先进的技术节点的CMOS而言，后高K/金属栅极（high-k and metal last）技术已经广泛地应用于CMOS器件中，以避免高温处理工艺对器件的损伤。同时，需要缩小CMOS器件栅极介电层的等效氧化层厚度（EOT），例如缩小至约1.1nm。在后高K（high-k last，HK last process）技术中，为了到达较小的EOT的厚度，采用化学氧化物界面层（chemical oxide IL）代替热栅氧化物层（thermalgate oxide）。为了满足低等效氧化层厚度和提高器件的性能，界面层的材料由高温热氧化物层变为化学氧化物层，但是化学氧化物层的低质量将会引起低偏压温度不稳定性(BTI)问题。
在目前的“后高K/后金属栅极(high-K&gate last)”技术中，包括提供基底，所述基底上形成有虚拟多晶硅栅极和栅极氧化层、及位于所述基底上覆盖所述虚拟栅结构的层间介质层；去除虚拟多晶硅栅极和栅极氧化层以形成栅极沟槽；在栅极沟槽上形成较薄的界面层，接着，在界面层上栅极沟槽中沉积形成高K介电层，然后，在栅极沟槽中高K介电层上沉积形成功函数层和金属电极层，然后采用化学机械研磨（CMP）去除多余的功函数层和金属电极层，以形成金属栅极。
如图1A-1C所示，为现有技术中使用“后栅极(high-K&gate last)”的方法制作的半导体器件结构的横截面示意图，如图1A所示，半导体衬底100包括PMOS区域和NMOS区域，在半导体衬底100上形成有虚拟栅极101A、101B，虚拟栅极101A、101B包括栅极介电层102A、102B，虚拟栅极材料层103A、103B，在所述半导体衬底100上所述虚拟栅极101A、101B的两侧形成侧墙104，接着，在半导体衬底上层间介电层105，执行化学机械研磨（CMP）去除氧化物和氮化硅使得层间介电层和虚拟栅极结构的顶部齐平。
如图1B所示，去除虚拟栅极101A、101B中的虚拟栅极材料层103A、103B和栅极介电层102A、102B，以露出半导体衬底100和刻蚀停止层104，形成金属栅极沟槽106A、106B。在刻蚀过程中，刻蚀停止层104用于保护金属栅极沟槽106A、106B的侧壁。
如图1C所示，在金属栅极沟槽106A和106B的底部沉积形成化学氧化物层（界面层）107，接着在金属栅极沟槽106A和106B中填充功函数金属层和金属电极层以形成金属栅极108A、108B。
但是，在金属栅极中应用化学氧化物层作为界面层受到化学氧化物层厚度问题的限制，化学氧化物层很难进一步缩小反型层厚度（TinV）。
因此，需要一种新的半导体器件的制作方法，以解决现有技术中的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了有效解决上述问题，本发明提出了一种制作半导体器件的方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述第一区域和第二区域中的所述半导体衬底上形成第一虚拟栅极和第二虚拟栅极，其中所述第一虚拟栅极包括第一虚拟栅极材料层和第一虚拟栅极氧化层，所述第二虚拟栅极包括第二虚拟栅极材料层和第二虚拟栅极氧化层；去除所述第一区域中的第一虚拟栅极材料层和第一虚拟栅极氧化层，以形成第一金属栅极沟槽；在所述第一金属栅极沟槽的底部形成第一界面层；在所述第一金属栅极沟槽中填充牺牲层；去除所述第二区域中的第二虚拟栅极材料层和第二虚拟栅极氧化层以形成第二金属栅极沟槽；在所述第二金属栅极沟槽的底部形成第二界面层；去除所述第一金属栅极沟槽中的所述牺牲层，以露出所述第一金属栅极沟槽。
优选地，还包括在去除所述牺牲层之后在所述第一金属栅极沟槽和所述第二金属栅极沟槽中填充高K栅极介电层和金属栅极层以形成第一金属栅极和第二金属栅极的步骤。
优选地，所述第一区域为PMOS区域，所述第二区域为NMOS区域或所述第一区域为NMOS区域，所述第二区域为PMOS区域。
优选地，采用湿法刻蚀或者干法刻蚀或者干-湿混合刻蚀去除所述第一虚拟栅极氧化层和所述第二虚拟栅极氧化层。
优选地，所述干法刻蚀包括在离子气体进入反应腔室内之前采用远程等离子体工艺或者微波工艺形成所述离子气体。
优选地，所述牺牲层的材料为DUO或者非晶碳，采用干法刻蚀或者湿法刻蚀去除所述牺牲层，在反应腔室内没有等离子体的条件下执行所述干法刻蚀。
优选地，所述第一界面层的材料为热氧化物，采用RTO或者ISSG工艺形成所述热氧化物，形成所述热氧化物的反应温度为600℃至1000℃，所述第一界面层的厚度为3埃至8埃。
优选地，对所述第一界面层执行氟离子掺杂工艺，采用离子注入或者等离子体掺杂执行所述氟离子掺杂工艺。
优选地，所述第二界面层的材料为SiON，采用RTN工艺形成所述SiON，形成所述SiON的反应温度为600℃至1000℃，所述第二界面层的厚度为3埃至8埃。
优选地，所述第一界面层的材料为SiON，采用RTN工艺形成所述SiON，形成所述SiON的反应温度为600℃至1000℃，所述第一界面层的厚度为3埃至8埃。
优选地，所述第二界面层的材料为热氧化物，采用RTO或者ISSG工艺形成所述热氧化物，形成所述热氧化物的反应温度为600℃至1000℃，所述第二界面层的厚度为3埃至8埃。
优选地，对所述第二界面层执行氟离子掺杂工艺，采用离子注入或者等离子体掺杂执行所述氟离子掺杂工艺。
综上所述，在本发明提出了一种新的后高K/后金属栅极工艺，根据本发明的方法在PMOS和NMOS区域中分别形成界面层以提高器件的性能和NBTI的性能，同时，本发明的制作方法适用于平面场效应晶体管半导体技术和FinFET半导体技术。由于对PMOS区域执行SiGe工艺，PMOS区域比NMOS区域更容易满足工艺要求，在PMOS区域中，采用掺杂有氟的热氧化物层代替化学氧化物层有利于PMOS器件。在NMOS区域中，采用SiON材料代替化学氧化物层作为界面层。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1A-1C为现有技术中使用“后栅极(high-K&gate last)”的方法制作的半导体器件结构的横截面示意图；
图2A-2F为根据本发明一个实施方式使用“后栅极(high-K&gate last)”的方法制作的半导体器件的相关步骤所获得的器件的剖面结构示意图；
图3为根据本发明一个实施方式使用“后栅极(high-K&gate last)”的方法制作的半导体器件的工艺流程图;
图4A-4F为根据本发明一个实施方式使用“后栅极(high-K&gate last)”的方法制作的半导体器件的相关步骤所获得的器件的剖面结构示意图；
图5为根据本发明一个实施方式使用“后栅极(high-K&gate last)”的方法制作的半导体器件的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
实施例1
下面将结合图2A-2F对本发明所述半导体器件的制备方法进行详细描述。首先参照图2A，提供半导体衬底200，所述半导体衬底200具有有源区；
具体地，在本发明的一具体实施方式中所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。在本发明的一具体实施方式中优选绝缘体上硅（SOI），所述绝缘体上硅（SOI）包括从下往上依次为支撑衬底、氧化物绝缘层以及半导体材料层，但并不局限于上述示例。
在所述衬底中可以形成有掺杂区域和/或隔离结构，所述隔离结构为浅沟槽隔离（STI）结构或者局部氧化硅（LOCOS）隔离结构。
在所述衬底中形成N阱或者P阱结构，在本发明的一实施例中所述衬底选用P型衬底，具体地，本领域技术人员选用本领域常用的P型衬底即可，接着在所述P型衬底中形成N阱，在本发明的实施例中，首先在所述P型衬底上形成N阱窗口，在所述N阱窗口中进行离子注入，然后执行退火步骤推进以形成N阱。
在本发明的一具体实施例中，半导体衬底200包括PMOS区域和NMOS区域。
接着，在所述半导体衬底200的PMOS区域和NMOS区域上形成虚拟栅极氧化层201。所述虚拟栅极氧化层201的厚度为20埃至100埃。可以采用热氧化工艺、CVD或者扩散炉形成虚拟栅极氧化层201，虚拟栅极氧化层201的材料为二氧化硅。
在所述虚拟栅极氧化层201沉积虚拟栅极材料层202，所述栅极材料包含但不限于硅、非晶硅、多晶硅、掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1×1018到大约1×1022个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。
类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括扩散炉（diffusion furnace）、化学气相沉积工艺、热处理工艺或者物理气相沉积工艺。通常，所述栅极材料包括具有厚度从大约50埃到大约1500埃的掺杂的多晶硅材料。
所述多晶硅栅极材料的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350mTorr，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
然后，对所述虚拟栅极材料层202和虚拟栅极氧化层201进行蚀刻，以得到虚拟栅极203A、203B，具体地，在本发明的实施例中，首先在所述虚拟栅极材料层上形成图案化的光刻胶层，所述光刻胶层定义了所述虚拟栅极的形状以及关键尺寸的大小，以所述光刻胶层为掩膜蚀刻所述虚拟栅极材料层202和虚拟栅极氧化层201，形成虚拟栅极203A、203B，所述虚拟栅极203A、203B包括虚拟栅极氧化层201A、201B和虚拟栅极材料层202A、202B，可以选择干法刻蚀、湿法刻蚀或者干-湿混合刻蚀虚拟栅极材料层和虚拟栅极氧化层以形成虚拟栅极，其中所述刻蚀工艺停止虚拟栅极材料层下方的虚拟栅极氧化层，以保证没有损耗PMOS区域和NMOS区域中的虚拟栅极氧化层。然后去除所述光刻胶层，所述光刻胶层的去除方法可以选用氧化灰化法，还可以选用本领域中常用的其他方法，在此不再赘述。
执行LDD注入的步骤，所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；若形成的器件为PMOS器件，则注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。
然后在所述栅极两侧源漏区生长应力层，在CMOS晶体管中，通常在NMOS晶体管上形成具有拉应力的应力层，在PMOS晶体管上形成具有压应力的应力层，CMOS器件的性能可以通过将所述拉应力作用于NMOS，压应力作用于PMOS来提高。现有技术中在NMOS晶体管中通常选用SiC作为拉应力层，在PMOS晶体管中通常选用SiGe作为压应力层。
作为优选，生长所述SiC作为拉应力层时，可以在所述衬底上外延生长，在离子注入后形成抬升源漏，在形成所述SiGe层时，通常在所述衬底中形成凹槽，然后在所述凹槽中沉积形成SiGe层。更优选，在所述衬底中形成“∑”形凹槽。
在本发明的一实施例中，可以选用干法蚀刻所述源漏区以形成凹槽，在所述干法蚀刻中可以选用CF4、CHF3，另外加上N2、CO2、O2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s。然后在所述凹槽中外延生长SiGe层；所述外延可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种。
然后在所述虚拟栅极结构203A、203B上形成间隙壁204，所述栅极间隙壁204可以为SiO2、SiN、SiOCN中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述栅极间隙壁204为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成栅极间隙壁。所述栅极间隙壁的厚度为5-50nm。
然后执行离子注入工艺，以于栅极周围的半导体衬底中形成源极/漏极区域。紧接着进行快速升温退火工艺，利用900至1050℃的高温来活化源极/漏极区域内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。此外，亦可视产品需求及功能性考量，另于源极/漏极区域与各栅极之间分别形成轻掺杂漏极(LDD)。
然后执行应力记忆效应（Stress memorization technique，简称SMT），以在所述器件制备工艺中引入应力，具体地，在器件源漏注入之后，沉积一层氮化硅薄膜保护层（caplayer），紧接着进行源漏退火，在源漏退火过程中，会产生氮化硅薄膜保护层、多晶硅栅以及侧墙之间的热应力和内应力效应，所述应力会被记忆在多晶硅栅之中。然后，蚀刻去除所述氮化硅薄膜保护层，但记忆在多晶硅栅中的应力，仍然会传导到半导体器件的沟道之中。所述应力对提高NMOS器件电子迁移率有益。
沉积层间介电层205（ILD）于半导体衬底200和虚拟栅极203A、203B上。所述层间介电层205可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
沉积层间介电层205之后，还可以进一步包含一平坦化步骤，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。所述平坦化步骤停止于所述虚拟栅极203A、203B上。
在层间介电层205和虚拟栅极203A、203B上形成图案化的光刻胶层206，图案化的光刻胶层206覆盖NMOS区域露出PMOS区域。
如图2B所示，根据图案化的光刻胶层206去除PMOS区域中的虚拟栅极材料层202A和虚拟栅极氧化层201A以形成金属栅极沟槽207，具体地，在本发明一实施例中选用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除PMOS区域中的虚拟栅极材料层202A和虚拟栅极氧化层201A以形成金属栅极沟槽207。其中，在采用干法刻蚀去除虚拟栅极氧化层201A，所述干法刻蚀包括在反应气体金属反应腔室内之前采用远程等离子体（remote plasma）工艺或者微波（microwave）工艺形成离子气体，以避免对半导体衬底产生等离子体损伤。
当选用干法蚀刻时，可以选用HBr作为主要蚀刻气体；还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。或者选用湿法蚀刻，选用湿法蚀刻时，选用KOH和四甲基氢氧化氨（TMAH）中的一种或者多种，在本发明选用KOH进行蚀刻，在本发明中优选质量分数为5-50%的KOH进行蚀刻，同时严格控制该蚀刻过程的温度，在该步骤中优选蚀刻温度为20-60℃。
采用灰化工艺去除图案化的光刻胶层206，以露出层间介电层205和NMOS区域中的虚拟栅极203B。
如图2C所示，在所述PMOS区域的所述金属栅极沟槽207的底部半导体衬底200上沉积形成界面层208（IL）。IL层的可以为热氧化物层、氮的氧化物层、化学氧化物层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。
示例性地，界面层208的材料为热氧化物层，可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化（RTO）、原位水蒸气氧化（ISSG）等高温工艺形成热氧化物层。采用高温工艺形成热氧化物层的温度为600℃至1000℃，形成的热氧物层的厚度为3埃至8埃。在形成所述界面层208之后对PMOS区域进行氟掺杂工艺，可以采用等离子体处理执行所述氟掺杂工艺，在反应室内通入氟、氧气、氩气或者氟和氩气的混合气体执行所述等离子处理，所述等离子体处理的反应时间为10秒至60秒，所述等离子体处理的功率为100W至500W。其中，在所述等离子处理过程中，为了避免对器件的损伤需要在低功率的条件下实施所述等离子处理。也可以采用氟离子注入（IMP）工艺执行所述氟掺杂工艺步骤，离子注入的能量范围为3-20keV，离子注入的剂量为1.0×e13-9.0×e13cm-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。
如图2D所示，在所述半导体衬底上200形成牺牲层209，具体地，在PMOS区域中的金属栅极沟槽207沟槽的底部以及侧壁、所述层间介电层205、侧墙204、虚拟栅极203B上形成牺牲层209。牺牲层209的材料可以选择为但不限于有机材料（例如DUO，DUV LightAbsorbing Oxide，深紫外线吸收氧化材料）、非晶碳或者其他适合的材料，所述牺牲层209的材料具有优良的填充沟槽的能力和很容易从沟槽中去除的性能。在半导体衬底200上沉积形成牺牲层209之后，执行平坦化工艺以露出层间介电层205，可以采用干法刻蚀或者化学机械研磨执行所述平坦化工艺。
如图2E所示，去除NMOS区域中虚拟栅极材料层202B和虚拟栅极氧化层201B，具体地，在本发明中选用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除NMOS区域中的虚拟栅极材料层202B和虚拟栅极氧化层201B，形成金属栅极沟槽210。其中，在采用干法刻蚀去除虚拟栅极氧化层201B，所述干法刻蚀包括在反应气体金属反应腔室内之前采用远程等离子体（remote plasma）工艺或者微波（microwave）工艺形成离子气体，以避免对半导体衬底产生等离子体损伤。
当选用干法蚀刻时，可以选用HBr作为主要蚀刻气体；还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。或者选用湿法蚀刻，选用湿法蚀刻时，选用KOH和四甲基氢氧化氨（TMAH）中的一种或者多种，在本发明选用KOH进行蚀刻，在本发明中优选质量分数为5-50%的KOH进行蚀刻，同时严格控制该蚀刻过程的温度，在该步骤中优选蚀刻温度为20-60℃。
在所述NMOS区域的所述金属栅极沟槽210的底部半导体衬底200上沉积形成界面层211（IL）。IL层的可以为热氧化物层、氮的氧化物层、化学氧化物层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。
示例性地，界面层211的材料为SiON，可以采用本领域技术人员所习知的工艺例如快速热渗氮（RTN），所述快速热渗氮工艺的反应温度为600℃至1000℃，形成的SiON层的厚度为3埃至8埃。
示例性地，界面层211的材料为SiON，可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化（RTO）、原位水蒸气氧化（ISSG）等高温工艺形成热氧化物层。在本发明的一具体实施例中，在采用RTO形成氧化物层之后对NMOS区域进行氮掺杂工艺，可以采用等离子体处理执行所述氮掺杂工艺以形成SiON，在反应室内通入氮气、氧气、氩气或者氮气和氩气的混合气体执行所述等离子处理，所述等离子体处理的反应时间为10秒至60秒，所述等离子体处理的功率为100W至500W。其中，在所述等离子处理过程中，为了避免对器件的损伤需要在低功率的条件下实施所述等离子处理。也可以采用氮离子注入（IMP）工艺执行所述氮掺杂工艺步骤，离子注入的能量范围为3-20keV，离子注入的剂量为1.0×e13-9.0×e13cm-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。形成的SiON层的厚度为3埃至8埃。
如图2F所示，去除PMOS区域中的牺牲层209以露出界面层208，露出金属栅极沟槽207。可以采用干法刻蚀或者湿法刻蚀等适合的工艺去除PMOS区域中的牺牲层，所述干法刻蚀提供高刻蚀选择比在牺牲层209和其他层之间，所述其它层包括界面层和侧墙等。
示例性地，在采用干法刻蚀去除PMOS区域中的牺牲层的过程中，反应腔室内没有等离子气体以避免对界面层208的损伤。
接着，在金属栅极沟槽207和210的中依次沉积高K栅极介电层和金属栅极层，采用化学机械研磨工艺去除掉多余的高K栅极介电层和金属栅极层以露出层间介电层205，最后在PMOS区域和NMOS区域中形成金属栅极212A和212B。
参照图3，其中示出了本发明的一具体实施方式的工艺流程图，具体地包括以下步骤：
步骤301提供半导体衬底，所述半导体衬底包括PMOS区域和NMOS区域，所述半导体衬底具有阱和STI；
步骤302在所述半导体衬底的PMOS区域和NMOS区域上形成第一虚拟栅极和第二虚拟栅极；
步骤303去除PMOS区域中的第一虚拟栅极，以形成第一金属栅极沟槽；
步骤304在第一金属栅极沟槽的底部形成第一界面层；
步骤305在PMOS区域中的第一金属栅极沟槽中填充牺牲层；
步骤306去除NMOS区域中的第二虚拟栅极，以形成第二金属栅极沟槽；
步骤307在第二金属栅极沟槽的底部形成第二界面层；
步骤308去除PMOS区域中的牺牲层；
步骤309在第一金属栅极沟槽和第二金属沟槽中填充高K栅极介电层和金属栅极层，执行平坦化工艺以形成第一金属栅极和第二金属栅极。
实施例2
下面将结合图4A-4F对本发明所述半导体器件的制备方法进行详细描述。首先参照图4A，提供半导体衬底400，所述半导体衬底400具有有源区；
具体地，在本发明的一具体实施方式中所述半导体衬底400可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。在本发明的一具体实施方式中优选绝缘体上硅（SOI），所述绝缘体上硅（SOI）包括从下往上依次为支撑衬底、氧化物绝缘层以及半导体材料层，但并不局限于上述示例。
在所述衬底中可以形成有掺杂区域和/或隔离结构，所述隔离结构为浅沟槽隔离（STI）结构或者局部氧化硅（LOCOS）隔离结构。
在所述衬底中形成N阱或者P阱结构，在本发明的一实施例中所述衬底选用P型衬底，具体地，本领域技术人员选用本领域常用的P型衬底即可，接着在所述P型衬底中形成N阱，在本发明的实施例中，首先在所述P型衬底上形成N阱窗口，在所述N阱窗口中进行离子注入，然后执行退火步骤推进以形成N阱。
在本发明的一具体实施例中，半导体衬底400包括PMOS区域和NMOS区域。
接着，在所述半导体衬底400的PMOS区域和NMOS区域上形成虚拟栅极氧化层401。所述虚拟栅极氧化层401的厚度为20埃至100埃。可以采用热氧化工艺、CVD或者扩散炉形成虚拟栅极氧化层401，虚拟栅极氧化层401的材料为二氧化硅。
在所述虚拟栅极氧化层401沉积虚拟栅极材料层402，所述栅极材料包含但不限于硅、非晶硅、多晶硅、掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1×1018到大约1×1022个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。
类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括扩散炉（diffusion furnace）、化学气相沉积工艺、热处理工艺或者物理气相沉积工艺。通常，所述栅极材料包括具有厚度从大约50埃到大约1500埃的掺杂的多晶硅材料。
所述多晶硅栅极材料的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350mTorr，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
然后，对所述虚拟栅极材料层402和虚拟栅极氧化层401进行蚀刻，以得到虚拟栅极403A、403B，具体地，在本发明的实施例中，首先在所述虚拟栅极材料层上形成图案化的光刻胶层，所述光刻胶层定义了所述虚拟栅极的形状以及关键尺寸的大小，以所述光刻胶层为掩膜蚀刻所述虚拟栅极材料层402和虚拟栅极氧化层401，形成虚拟栅极403A、403B，所述虚拟栅极403A、403B包括虚拟栅极氧化层401A、401B和虚拟栅极材料层402A、402B，可以选择干法刻蚀、湿法刻蚀或者干-湿混合刻蚀虚拟栅极材料层和虚拟栅极氧化层以形成虚拟栅极，其中所述刻蚀工艺停止虚拟栅极材料层下方的虚拟栅极氧化层，以保证没有损耗PMOS区域和NMOS区域中的虚拟栅极氧化层。然后去除所述光刻胶层，所述光刻胶层的去除方法可以选用氧化灰化法，还可以选用本领域中常用的其他方法，在此不再赘述。
执行LDD注入的步骤，所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；若形成的器件为PMOS器件，则注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。
然后在所述栅极两侧源漏区生长应力层，在CMOS晶体管中，通常在NMOS晶体管上形成具有拉应力的应力层，在PMOS晶体管上形成具有压应力的应力层，CMOS器件的性能可以通过将所述拉应力作用于NMOS，压应力作用于PMOS来提高。现有技术中在NMOS晶体管中通常选用SiC作为拉应力层，在PMOS晶体管中通常选用SiGe作为压应力层。
作为优选，生长所述SiC作为拉应力层时，可以在所述衬底上外延生长，在离子注入后形成抬升源漏，在形成所述SiGe层时，通常在所述衬底中形成凹槽，然后在所述凹槽中沉积形成SiGe层。更优选，在所述衬底中形成“∑”形凹槽。
在本发明的一实施例中，可以选用干法蚀刻所述源漏区以形成凹槽，在所述干法蚀刻中可以选用CF4、CHF3，另外加上N2、CO2、O2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s。然后在所述凹槽中外延生长SiGe层；所述外延可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种。
然后在所述虚拟栅极结构403A、403B上形成间隙壁404，所述栅极间隙壁404可以为SiO2、SiN、SiOCN中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述栅极间隙壁404为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成栅极间隙壁。所述栅极间隙壁的厚度为5-50nm。
然后执行离子注入工艺，以于栅极周围的半导体衬底中形成源极/漏极区域。紧接着进行快速升温退火工艺，利用900至1050℃的高温来活化源极/漏极区域内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。此外，亦可视产品需求及功能性考量，另于源极/漏极区域与各栅极之间分别形成轻掺杂漏极(LDD)。
然后执行应力记忆效应（Stress memorization technique，简称SMT），以在所述器件制备工艺中引入应力，具体地，在器件源漏注入之后，沉积一层氮化硅薄膜保护层（caplayer），紧接着进行源漏退火，在源漏退火过程中，会产生氮化硅薄膜保护层、多晶硅栅以及侧墙之间的热应力和内应力效应，所述应力会被记忆在多晶硅栅之中。然后，蚀刻去除所述氮化硅薄膜保护层，但记忆在多晶硅栅中的应力，仍然会传导到半导体器件的沟道之中。所述应力对提高NMOS器件电子迁移率有益。
沉积层间介电层405（ILD）于半导体衬底400和虚拟栅极403A、403B上。所述层间介电层405可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
沉积层间介电层405之后，还可以进一步包含一平坦化步骤，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。所述平坦化步骤停止于所述虚拟栅极403A、403B上。
在层间介电层405和虚拟栅极403A、403B上形成图案化的光刻胶层406，图案化的光刻胶层406覆盖PMOS区域露出NMOS区域。
如图4B所示，根据图案化的光刻胶层406去除NMOS区域中的虚拟栅极材料层402B和虚拟栅极氧化层401B以形成金属栅极沟槽407，具体地，在本发明一实施例中选用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除NMOS区域中的虚拟栅极材料层402B和虚拟栅极氧化层401B以形成金属栅极沟槽407。其中，在采用干法刻蚀去除虚拟栅极氧化层401B，所述干法刻蚀包括在反应气体金属反应腔室内之前采用远程等离子体（remote plasma）工艺或者微波（microwave）工艺形成离子气体，以避免对半导体衬底产生等离子体损伤。
当选用干法蚀刻时，可以选用HBr作为主要蚀刻气体；还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。或者选用湿法蚀刻，选用湿法蚀刻时，选用KOH和四甲基氢氧化氨（TMAH）中的一种或者多种，在本发明选用KOH进行蚀刻，在本发明中优选质量分数为5-50%的KOH进行蚀刻，同时严格控制该蚀刻过程的温度，在该步骤中优选蚀刻温度为20-60℃。
采用灰化工艺去除图案化的光刻胶层406，以露出层间介电层405和PMOS区域中的虚拟栅极403A。
如图4C所示，在所述NMOS区域的所述金属栅极沟槽407的底部半导体衬底400上沉积形成界面层408（IL）。IL层的可以为热氧化物层、氮的氧化物层、化学氧化物层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。
示例性地，界面层408的材料为SiON，可以采用本领域技术人员所习知的工艺例如快速热渗氮（RTN），所述快速热渗氮工艺的反应温度为600℃至1000℃，形成的SiON层的厚度为3埃至8埃。
示例性地，可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化（RTO）、原位水蒸气氧化（ISSG）等高温工艺形成热氧化物层。在本发明的一具体实施例中，在采用RTO形成氧化物层之后对NMOS区域进行氮掺杂工艺，可以采用等离子体处理执行所述氮掺杂工艺以形成SiON，在反应室内通入氮气、氧气、氩气或者氮气和氩气的混合气体执行所述等离子处理，所述等离子体处理的反应时间为10秒至60秒，所述等离子体处理的功率为100W至500W。其中，在所述等离子处理过程中，为了避免对器件的损伤需要在低功率的条件下实施所述等离子处理。也可以采用氮离子注入（IMP）工艺执行所述氮掺杂工艺步骤，离子注入的能量范围为3-20keV，离子注入的剂量为1.0×e13-9.0×e13cm-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。界面层408的材料为SiON，形成的SiON层的厚度为3埃至8埃。
如图4D所示，在所述半导体衬底上400形成牺牲层409，具体地，在NMOS区域中的金属栅极沟槽407沟槽的底部以及侧壁、所述层间介电层405、侧墙404、虚拟栅极403A上形成牺牲层409。牺牲层409的材料可以选择为但不限于有机材料（例如DUO，DUV LightAbsorbing Oxide，深紫外线吸收氧化材料）、非晶碳或者其他适合的材料，所述牺牲层409的材料具有优良的填充沟槽的能力和很容易从沟槽中去除的性能。在半导体衬底400上沉积形成牺牲层409之后，执行平坦化工艺以露出层间介电层405，可以采用干法刻蚀或者化学机械研磨执行所述平坦化工艺。
如图4E所示，去除PMOS区域中虚拟栅极材料层402A和虚拟栅极氧化层401A，具体地，在本发明中选用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除PMOS区域中的虚拟栅极材料层402A和虚拟栅极氧化层401A，形成金属栅极沟槽410。其中，在采用干法刻蚀去除虚拟栅极氧化层401A，所述干法刻蚀包括在反应气体金属反应腔室内之前采用远程等离子体（remote plasma）工艺或者微波（microwave）工艺形成离子气体，以避免对半导体衬底产生等离子体损伤。
当选用干法蚀刻时，可以选用HBr作为主要蚀刻气体；还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。或者选用湿法蚀刻，选用湿法蚀刻时，选用KOH和四甲基氢氧化氨（TMAH）中的一种或者多种，在本发明选用KOH进行蚀刻，在本发明中优选质量分数为5-50%的KOH进行蚀刻，同时严格控制该蚀刻过程的温度，在该步骤中优选蚀刻温度为20-60℃。
在所述PMOS区域的所述金属栅极沟槽410的底部半导体衬底400上沉积形成界面层411（IL）。IL层的可以为热氧化物层、氮的氧化物层、化学氧化物层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。
示例性地，界面层411的材料为热氧化物层，可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化（RTO）、原位水蒸气氧化（ISSG）等高温工艺形成热氧化物层。采用高温工艺形成热氧化物层的温度为600℃至1000℃，形成的热氧物层的厚度为3埃至8埃。在形成所述界面层411之后对PMOS区域进行氟掺杂工艺，可以采用等离子体处理执行所述氟掺杂工艺，在反应室内通入氟、氧气、氩气或者氟和氩气的混合气体执行所述等离子处理，所述等离子体处理的反应时间为10秒至60秒，所述等离子体处理的功率为100W至500W。其中，在所述等离子处理过程中，为了避免对器件的损伤需要在低功率的条件下实施所述等离子处理。也可以采用氟离子注入（IMP）工艺执行所述氟掺杂工艺步骤，离子注入的能量范围为3-20keV，离子注入的剂量为1.0×e13-9.0×e13cm-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。
如图4F所示，去除NMOS区域中的牺牲层409以露出界面层408，露出金属栅极沟槽407。可以采用干法刻蚀或者湿法刻蚀等适合的工艺去除PMOS区域中的牺牲层，所述干法刻蚀提供高刻蚀选择比在牺牲层409和其他层之间，所述其它层包括界面层和侧墙等。
示例性地，在采用干法刻蚀去除PMOS区域中的牺牲层的过程中，反应腔室内没有等离子气体以避免对界面层408的损伤。
接着，在金属栅极沟槽407和410的中依次沉积形成高K栅极介电层和金属栅极层，采用化学机械研磨工艺去除掉多余的高K栅极介电层和金属栅极层以露出层间介电层405，最后在PMOS区域和NMOS区域中形成金属栅极412A和412B。
参照图5，其中示出了本发明的一具体实施方式的工艺流程图，具体地包括以下步骤：
步骤501提供半导体衬底，所述半导体衬底包括PMOS区域和NMOS区域，所述半导体衬底具有阱和STI；
步骤502在所述半导体衬底的PMOS区域和NMOS区域上形成第一虚拟栅极和第二虚拟栅极；
步骤503去除NMOS区域中的第二虚拟栅极，以形成第一金属栅极沟槽；
步骤504在第一金属栅极沟槽的底部形成第一界面层；
步骤505在NMOS区域中的第一金属栅极沟槽中填充牺牲层；
步骤506去除PMOS区域中的第一虚拟栅极，以形成第二金属栅极沟槽；
步骤507在第二金属栅极沟槽的底部形成第二界面层；
步骤508去除NMOS区域中的牺牲层；
步骤509在第一金属栅极沟槽和第二金属沟槽中填充高K栅极介电层和金属栅极层，执行平坦化工艺以形成第一金属栅极和第二金属栅极。
综上所述，在本发明提出了一种新的后高K/后金属栅极工艺，根据本发明的方法在PMOS和NMOS区域中分别形成界面层以提高器件的性能和NBTI的性能，同时，本发明的制作方法适用于平面场效应晶体管半导体技术和FinFET半导体技术。由于对PMOS区域执行SiGe工艺，PMOS区域比NMOS区域更容易满足工艺要求，在PMOS区域中，采用掺杂有氟的热氧化物层代替化学氧化物层有利于PMOS器件。在NMOS区域中，采用SiON材料代替化学氧化物层作为界面层。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (12)

1.一种制作半导体器件的方法，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域；
在所述第一区域和第二区域中的所述半导体衬底上形成第一虚拟栅极和第二虚拟栅极，
其中所述第一虚拟栅极包括第一虚拟栅极材料层和第一虚拟栅极氧化层，所述第二虚拟栅极包括第二虚拟栅极材料层和第二虚拟栅极氧化层；
去除所述第一区域中的第一虚拟栅极材料层和第一虚拟栅极氧化层，以形成第一金属栅极沟槽；
在所述第一金属栅极沟槽的底部形成第一界面层；
在所述第一金属栅极沟槽中填充牺牲层；
去除所述第二区域中的第二虚拟栅极材料层和第二虚拟栅极氧化层以形成第二金属栅极沟槽；
在所述第二金属栅极沟槽的底部形成第二界面层；
去除所述第一金属栅极沟槽中的所述牺牲层，以露出所述第一金属栅极沟槽，
通过在所述第一区域和所述第二区域中分别形成界面层，以提高器件的性能。
2.根据权利要求1所述的方法，其特征在于，还包括在去除所述牺牲层之后在所述第一金属栅极沟槽和所述第二金属栅极沟槽中填充高K栅极介电层和金属栅极层以形成第一金属栅极和第二金属栅极的步骤。
3.根据权利要求1所述的方法，其特征在于，所述第一区域为PMOS区域，所述第二区域为NMOS区域或所述第一区域为NMOS区域，所述第二区域为PMOS区域。
4.根据权利要求1所述的方法，其特征在于，采用湿法刻蚀或者干法刻蚀或者干-湿混合刻蚀去除所述第一虚拟栅极氧化层和所述第二虚拟栅极氧化层。
5.根据权利要求4所述的方法，其特征在于，所述干法刻蚀包括在离子气体进入反应腔室内之前采用远程等离子体工艺或者微波工艺形成所述离子气体。
6.根据权利要求1所述的方法，其特征在于，所述牺牲层的材料为DUO或者非晶碳，采用干法刻蚀或者湿法刻蚀去除所述牺牲层，在反应腔室内没有等离子体的条件下执行所述干法刻蚀。
7.根据权利要求1所述的方法，其特征在于，所述第一界面层的材料为热氧化物，采用RTO或者ISSG工艺形成所述热氧化物，形成所述热氧化物的反应温度为600℃至1000℃，所述第一界面层的厚度为3埃至8埃。
8.根据权利要求7所述的方法，其特征在于，对所述第一界面层执行氟离子掺杂工艺，采用离子注入或者等离子体掺杂执行所述氟离子掺杂工艺。
9.根据权利要求7所述的方法，其特征在于，所述第二界面层的材料为SiON，采用RTN工艺形成所述SiON，形成所述SiON的反应温度为600℃至1000℃，所述第二界面层的厚度为3埃至8埃。
10.根据权利要求1所述的方法，其特征在于，所述第一界面层的材料为SiON，采用RTN工艺形成所述SiON，形成所述SiON的反应温度为600℃至1000℃，所述第一界面层的厚度为3埃至8埃。
11.根据权利要求10所述的方法，其特征在于，所述第二界面层的材料为热氧化物，采用RTO或者ISSG工艺形成所述热氧化物，形成所述热氧化物的反应温度为600℃至1000℃，所述第二界面层的厚度为3埃至8埃。
12.根据权利要求10所述的方法，其特征在于，对所述第二界面层执行氟离子掺杂工艺，采用离子注入或者等离子体掺杂执行所述氟离子掺杂工艺。
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