CN102683281B - 一种半导体结构及其制造方法 - Google Patents

一种半导体结构及其制造方法 Download PDF

Info

Publication number
CN102683281B
CN102683281B CN201110053469.8A CN201110053469A CN102683281B CN 102683281 B CN102683281 B CN 102683281B CN 201110053469 A CN201110053469 A CN 201110053469A CN 102683281 B CN102683281 B CN 102683281B
Authority
CN
China
Prior art keywords
grid
spin
coating glass
glass film
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110053469.8A
Other languages
English (en)
Other versions
CN102683281A (zh
Inventor
殷华湘
徐秋霞
陈大鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201110053469.8A priority Critical patent/CN102683281B/zh
Priority to US13/321,055 priority patent/US20120261763A1/en
Priority to PCT/CN2011/000685 priority patent/WO2012119271A1/zh
Publication of CN102683281A publication Critical patent/CN102683281A/zh
Application granted granted Critical
Publication of CN102683281B publication Critical patent/CN102683281B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials

Abstract

本发明涉及一种半导体结构及其制造方法。该半导体结构包括第一栅极结构的NMOS器件和包括第二栅极结构的PMOS器件；第一应力衬里，至少形成在所述NMOS器件的第一栅极结构的两侧；第二应力衬里，至少形成在所述PMOS器件的第二栅极结构的两侧；其中，所述第一应力衬里为具有张应力的旋涂玻璃(SOG)膜，所述第二应力衬里由能够将压应力引入PMOS器件沟道中的材料形成。本发明可以在仍保持有张应变的优势的情况下降低使用同种材料例如氮化物制造双应力衬里的工艺难度，并且可降低高介电常数氮化物对器件互连延迟的影响。

Description

一种半导体结构及其制造方法
技术领域
本发明涉及半导体领域，更具体地涉及一种半导体结构及其制造方法。
背景技术
理论和经验研究已经证实,当将应力施加到晶体管的沟道中时,沟道区的半导体晶格产生应变，晶体管的载流子迁移率会得以提高或降低;然而,还已知,电子和空穴对相同类型的应变具有不同的响应。例如,在电流流动的纵向上施加压应力从而导致沟道区晶格压应变以对提高空穴迁移率有利,但是相应的降低了电子迁移率。在纵向上施加张应力从而导致沟道区晶格张应变以对提高电子迁移率有利,但是相应的降低了空穴迁移率。随着器件特征尺寸的不断缩小，以提高沟道载流子迁移率为目的的应变沟道工程起到越来越重要的作用。根据这一理论，已发展了许多方法，其中一种方法是产生“局部应变”，也即，利用与器件沟道相邻的局部结构或者工艺方法产生相应的应力作用到沟道区产生应变，局部应变例如通过引入（双）应力衬里。目前，对于CMOS器件，对于其中的PMOS结构和NMOS结构，通常采用氮化物（例如氮化硅）双应力衬里，即通过控制工艺条件使得同样的氮化物材料分别对于PMOS结构产生压应力，而对于NMOS结构产生张应力。但是，对于同种氮化物材料，既要在PMOS结构上产生压应力，又要在NMOS结构上产生张应力，这在工艺上造成了困难；另外，由于形成双氮化物衬里往往是在例如PMOS结构和NMOS结构上形成具有第一应力（例如压应力）性质的氮化物层，然后对PMOS结构和NMOS结构之一进行掩膜将其保护起来，而后对在另一结构上的氮化物进行刻蚀，这对同种材料的选择刻蚀造成了困难；此外，具有高介电常数的氮化物对器件的互连延迟存在不利影响。
考虑到上述原因,对于CMOS器件仍然存在实现应变引入的新方法和半导体结构的需求。
发明内容
本发明第一方面提供一种半导体结构，包括第一栅极结构的NMOS器件和包括第二栅极结构的PMOS器件；第一应力衬里，至少形成在所述NMOS器件的第一栅极结构的两侧；第二应力衬里，至少形成在所述PMOS器件的第二栅极结构的两侧；其中，所述第一应力衬里为具有张应力的旋涂玻璃(SOG)膜，所述第二应力衬里由能够将压应力引入PMOS器件沟道中的材料形成。
本发明另一方面提供一种半导体结构的制造方法，包括分别形成包括第一栅极结构的NMOS器件和包括第二栅极结构的PMOS器件；至少在所述NMOS器件的第一栅极结构的两侧形成第一应力衬里；至少在所述PMOS器件的第二栅极结构的两侧形成第二应力衬里；其中，所述第一应力衬里为具有张应力的旋涂玻璃(SOG)膜，所述SOG膜是通过将SOG溶液形成于所述NMOS器件表面上，而后经过热处理形成;并且第二应力衬里由能够将压应力引入PMOS器件沟道中的材料形成。
本发明又一方面提供一种将本发明的第一方面的半导体结构与本发明第二方面的半导体结构的制造方法用于在CMOS器件的前栅或后栅工艺中制造相应的CMOS器件。
本发明通过在NMOS与PMOS区域上分别形成第一种材料的张应力衬里和不同于第一种材料的第二种材料的压应力衬里（特别地，第一种材料为SOG膜，第二种材料为具有压应力性质的氮化物）的结构与方法具有如下益处：（1）能有效降低同种氮化物材料（例如氮化硅）形成不同应力方向薄膜的工艺难度；（2）同时降低了对在不同应力方向的同种薄膜进行选择刻蚀的难度；（3）低成本形成高张应力膜；（4）由于用具有低介电常数且具有张应力的SOG膜代替了通常的高介电常数氮化物，可降低高介电常数氮化物对器件互连延迟的影响，并同时仍保持有张应变。
附图说明
为了更好地理解本发明并且示出如何使其生效，现在将通过示例来参考附图，其中：
图1示出了在本发明中所使用的初始结构；
图2示出在图1所示的PMOS器件和NMOS器件表面上形成第一应力衬里之后的结构；
图3示出了形成第一图案化的掩膜之后的结构；
图4示出了使用第一掩膜而去除位于PMOS器件顶部的被暴露的第一应力衬里之后的结构；
图5示出了在整个结构上形成第二应力衬里之后的结构；
图6示出了形成第二图案化的掩膜之后的结构；
图7示出了从NMOS区上的第一应力衬里上选择性去除第二应力衬里之后的结构；
图8a、8b分别示出了在形成互连电介质和接触之后的两个示例性结构；以及
图9示出了形成上述结构的步骤。
具体实施方式
下面，参考附图描述本发明的实施例的一个或多个方面，其中在整个附图中一般用相同的参考标记来指代相同的元件。在下面的描述中，为了解释的目的，阐述了许多特定的细节以提供对本发明实施例的一个或多个方面的彻底理解。然而，对本领域技术人员来说可以说显而易见的是，可以利用较少程度的这些特定细节来实行本发明实施例的一个或多个方面。
另外，虽然就一些实施方式中的仅一个实施方式来公开实施例的特定特征或方面，但是这样的特征或方面可以结合对于任何给定或特定应用来说可能是期望的且有利的其它实施方式的一个或多个其它特征或方面。
图1示出了在本发明中所使用的初始结构10，对应图9中的步骤S1。初始结构包括半导体衬底100，在该半导体衬底上形成的NMOS器件102A和PMOS器件102B并且这两者优选被隔离区彼此隔开。隔离区例如是沟槽隔离区（STI）或场隔离区，另外隔离区材料可以是具有应力的材料或无应力的材料。NMOS器件包括沟道,第一栅极结构（包括栅介电层104A、栅极导体106A）,侧墙108A,源漏极/源漏极延伸区110A和硅化物接触(未示出)。PMOS器件包括沟道,第二栅极结构（包括栅介电层104B,栅极导体106B）,侧墙108B,源漏极/源漏极延伸区110B和硅化物接触(未示出)
初始结构中的半导体衬底可以是电子领域中已知的任何类型，例如体半导体、绝缘层上半导体（SOI）。并且半导体衬底可以被施加应变、未施加应变或在其中包含应变区或非应变区。
所述栅介电层104A和104B的材料可以包括高K（介电常数）材料或低K材料，例如SiO2、ZrO2、HfO2、Al2O3、HfSiO、HfSiON和/或其混合物。对于传统CMOS器件，所述栅介电层通常为例如SiO2的低K材料，而对于高K介质/金属栅的前栅工艺或后栅工艺而言栅介电层可以为ZrO2、HfO2、Al2O3、HfSiO、HfSiON和/或其混合物的高K材料。栅介电层104A和104B的材料可以相同也可以不同，优选相同。所述栅介电层可以通过热生长工艺形成，例如氧化、氮化、或氧氮化。作为替代，栅极介电层可以通过沉积工艺形成，例如化学气相沉积（CVD）、等离子辅助CVD、原子层沉积（ALD）、蒸镀、反应溅射、化学溶液沉积或其他类似沉积工艺，所述栅介电层还可以利用任何上述工艺的组合而形成。
在形成栅介电层104A和104B之后，在栅介电层104A和104B上分别形成栅极导体106A和106B，栅极导体可以包括任何类型的导电材料，包括但不限于多晶硅、金属或金属合金、硅化物、导电氮化物、多晶硅锗或其组合。对于传统CMOS器件，所述通常为例如多晶硅，而对于高K介质/金属栅的前栅工艺，栅极导体可以为金属或金属合金。NMOS的栅极导体106A和PMOS的栅极导体106B的材料可以相同也可以不同，优选相同。在制造工艺中，对于传统CMOS器件制备工艺或针对高K介质/金属栅的前栅工艺而言，例如利用沉积工艺分别在栅介电层104A和104B上形成栅极导体层106A和106B，接着利用选择刻蚀的方法分别形成栅极结构。而对于针对高K介质/金属栅的后栅工艺而言，还需要另外的步骤，这将在后面另行描述。
源漏极/源漏极延伸区110A、110B利用离子注入和退火步骤而形成。离子注入和退火的条件是本领域技术人员所熟知的。在任何情况下，为了不模糊本发明的本质，本领域技术人员可参照其他公开文献和专利来了解这些步骤的细节。
在形成各MOS区后，利用本领域所熟知的工艺，形成硅化物接触。
可选地，可以在NMOS器件的沟道两侧，即源极和漏极区域中嵌入张应力源112A，例如嵌入SiC，或可由任何未来技术形成的任何类型的张应力源;也可以在PMOS器件的沟道两侧，即源极和漏极区域中嵌入压应力源112B，例如嵌入SiGe，或可由任何未来技术形成的任何类型的压应力源;或既在NMOS中形成张应力源112A，又在PMOS中形成压应力源112B。
图2示出在图1所示的PMOS器件和NMOS器件表面上，即在各栅极结构两侧和顶部形成第一应力衬里120之后的结构,对应图9中的步骤S2。对于示出的实施例，第一应力衬里是张应力的。
第一应力衬里120为旋涂玻璃(SOG)膜。所述SOG膜的材料优选地为乙醇与下列中的至少一个的混合物：硅氧烷(Siloxanes)、高有机硅氧烷（Hi-organic- siloxanes）、硅酸盐(Silicates)、掺杂硅酸盐（Doped-silicates）材料。SOG膜也可由其它氧化物或者低K氧化物材料组成：如掺磷SiO2（PSG）、掺硼磷SiO2（BPSG）、掺氟SiO2（SiOF）、掺碳氟SiO2（SiCOF）、氢倍半硅氧烷（HSQ）和甲基倍半硅氧烷（MSQ）。
SOG膜的形成可考虑利用半导体制造工艺中的各种方法。例如，作为一种方法，采用使晶片旋转，从其上方滴下SOG溶液，通过旋转离心力，把SOG溶液扩散涂覆到PMOS和NMOS器件的表面上。在该SOG溶液涂覆后，对器件进行热处理（干燥和固化/烧结），使得SOG溶液的有机溶剂蒸发，形成氧化硅膜，即SOG膜。由于其存在明显的收缩性质，故SOG膜自然具有张应力。并且SOG膜的介电常数较氮化物低，由此还可降低随后提及的互连电介质整体的介电常数并减小器件与接触孔中导电材料之间所形成的寄生电容，进而减少了互连导电延迟。
图3示出了形成第一图案化的掩膜130之后的结构，对应图9中的步骤S3。所述掩膜保护图2中所示NMOS器件区。第一图案化的掩膜130可以是例如是SiO2的硬掩膜或者光致抗蚀剂，其通过沉积（例如等离子体增强CVD（PECVD）和旋涂）和光刻形成。如图3所示，PMOS区不被第一图案化的掩膜所保护。
图4示出了使用第一掩膜而去除位于PMOS器件顶部的被暴露的第一应力衬里120后的结构，对应图9中的步骤S4。优选地，被暴露的第一应力衬里120使用各向异性的刻蚀工艺除去。去除第一图案化掩膜130。
图5示出了在整个结构上形成第二应力衬里140之后的结构,对应图9中的步骤S5。第二应力衬里是压应变的。第二应力衬里可以是由能够将压应力引入器件沟道的任何材料形成，包括但不限于氮化硅、氧氮化硅等氮化物和其他类似材料。典型地，为氮化硅。第二应力衬里140可以利用各种化学气相沉积工艺形成，包括例如低压CVD、PECVD,快速热CVD。应力类型例如通过沉积条件控制。这样的控制是本领域技术人员所熟知的。
图6示出了形成第二图案化的掩膜150之后的结构，对应图9中的步骤S6。所述掩膜保护图5中所示PMOS器件区。第二图案化的掩膜150可以是例如是SiO2的硬掩膜或者光致抗蚀剂，其通过沉积（例如等离子体增强CVD（PECVD）和旋涂）和光刻形成。如图6所示，NMOS区不被第二图案化的掩膜所保护。
图7示出了从NMOS区上的第一应力衬里120上选择性去除第二应力衬里140之后的结构,对应图9中的步骤S7。该选择性的去除是通过首先在包括PMOS器件的区域的顶部提供第二图案化的掩膜150并且随后选择性的刻蚀被暴露的第二应力衬里140而实现的。去除第二图案化的掩膜150。这样，第一应力衬里形成在NMOS器件表面上，即在第一栅极结构两侧和顶部上；第二应力衬里形成在PMOS器件表面上，即在第二栅极结构两侧和顶部上。
对于图4-7所对应的步骤中，可替换地是，可以在不去除第一图案化掩膜130的情况下形成第二应力衬里140，这时第二应力衬里140部分覆盖在第一图案化的掩膜130上。而后，在对应于图7的步骤中，依次除去暴露的第二应力衬里140和其下方的第一图案化的掩膜130。
优选地，所述SOG膜还可经过快速热退火（优选地，350℃～1100℃，1ns～100s）、紫外线辅助热处理（UVTP）、等离子体处理、激光退火（ELA）处理之一或其组合，通过上述工艺，使得SOG膜中的SiH键和NH键打开。相邻断裂键中的氢原子相结合形成分子形式的氢气，氢气从膜中扩散出来，从而在膜中形成悬挂键和微孔。悬挂键相互交联，使得这些微孔收缩以得到最小的表面能，器件结构对其收缩倾向于阻止，从而所述SOG膜所具有的张应力进一步提高。
同时第二应力衬里也可经过快速热退火（优选地，350℃～1100℃，1ns～100s）、紫外线辅助热处理（UVTP）、等离子体处理、激光退火（ELA）处理之一或其组合来提高应力。
快速热退火（优选地，350℃～1100℃，1ns～100s）、激光退火（ELA）也可同时作为源漏掺杂区的载流子激活的手段。
在一个实施例中，对于传统CMOS器件制备工艺或针对高K介质/金属栅的前栅工艺来说，之后就可以继续常规的处理以完成CMOS器件,对应图9中的步骤S9。所述结构如图8a所示，其是通过在图7结构上形成具有接触孔的互连电介质160并且随后用导电材料170填充接触孔之后形成的。互连电介质包括氧化硅、有机硅酸盐玻璃、硅氧烷、倍半硅氧烷或其多层结构。互连电介质通过传统沉积工艺形成，例如PECVD、旋涂，并且通过光刻和刻蚀形成接触孔。导电材料170可以包括导电金属、金属合金、金属硅化物、金属氮化物或掺杂的多晶硅。溅射、镀覆、蒸镀、CVD、PECVD和其他类似的沉积工艺可用于形成导电材料170。
在另外的实施例中，对于高K介质/金属栅的后栅工艺而言，在图4－7所述应力衬里结构形成与退火处理后，需要图9中附加的步骤S8。淀积第一互连电介质160-1，包括氧化硅、有机硅酸盐玻璃、硅氧烷、倍半硅氧烷或其多层结构等，然后平坦化该互连电介质，去除原有栅极结构（包括栅极导体106A、106B和栅介电层104A、104B）上面的应力衬里，暴露出原有的栅极结构（在高K介质/金属栅的后栅工艺中通常称为牺牲栅极结构），所述栅极导体106A、106B在高K介质/金属栅的后栅工艺中例如为多晶硅等材料。这样，第一应力衬里仅保留在第一栅极结构两侧而不存在于其在顶部上；第二应力衬里仅保留在第二栅极结构两侧而不存在于其在顶部上。去除栅极导体106A、106B和栅介电层104A、104B（例如，通过选择性刻蚀）之后，依次形成新的高K栅介电层104A’、104B’（可以为ZrO2、HfO2、Al2O3、HfSiO、HfSiON和/或其混合物的高K材料）和新的金属栅极导体106A’、和106B’（可以为金属或金属合金），从而形成高K介质/金属栅极结构。如图8b所示。然而，本发明的实施例并不限于此，可替换地，在牺牲栅极导体下方的栅介电层104A和104B已经是高K材料的情况下，该栅介电层104A和104B可以保持完整或基本完整，在这种情况下，只需在开口的栅极区域中该栅介电层104A和104B上形成新的金属栅极导体106A’、和106B’。
接着形成如图8b所示的结构，其包括具有接触孔的第二互连电介质160-2，其中接触孔用导电材料170填充,对应于图9中的步骤S9。
总之，相比于现有技术中采用同种材料的氮化物作为双应力衬里的器件和方法，本发明通过在PMOS与NMOS区域上分别形成压应力衬里和SOG膜的张应力衬里的结构与方法能够有效降低同种氮化物材料（例如氮化硅）形成不同应力方向薄膜的工艺难度；同时降低了对在不同应力方向的同种薄膜进行选择刻蚀的难度；由此可以以低成本形成高张应力薄膜；由于用低介电常数的SOG膜代替了通常的高介电常数氮化物，从而在仍保持有张应变的优势的情况下，降低了互连电介质整体的介电常数并减小器件与接触孔中导电材料之间所形成的寄生电容，进而减少了互连导电延迟。
以上所述仅是本发明的较佳实施例，并非对本发明作任何限制。例如，虽然实施例描述了先形成张应力衬里，而后形成压应力衬里的步骤。但是对于本领域技术人员来说显而易见的是可以先形成压应力衬里，再形成张应力衬里。这时，某些工艺顺序被修改。因此，在不脱离本发明技术方法的原理和随附权利要求书所保护范围的情况下，可以对本发明作出各种修改、变化。

Claims (15)

1.一种半导体结构，包括：
包括第一栅极结构的NMOS器件（102A）和包括第二栅极结构的PMOS器件（102B）；
第一应力衬里（120），至少形成在所述NMOS器件的第一栅极结构的两侧；
第二应力衬里（140），至少形成在所述PMOS器件的第二栅极结构的两侧；
其中，所述第一应力衬里为具有比氮化硅低的介电常数且具有张应力的旋涂玻璃膜，所述第二应力衬里由能够将压应力引入PMOS器件沟道中的与所述第一应力衬里不同的材料形成。
2.如权利要求1所述的半导体结构，其中所述第一栅极结构包括第一栅介电层（104A,104A’）和第一栅极导体（106A,106A’），所述第二栅极结构包括第二栅介电层（104B,104B’）和第二栅极导体（106B,106B’）；并且其中所述第一栅介电层和第二栅介电层为低介电常数（K）材料或高K材料，所述第一栅极导体和第二栅极包括多晶硅、金属、硅化物、导电氮化物、多晶硅锗中的至少一个或其组合。
3.如权利要求2所述的半导体结构，其中所述金属包括金属合金。
4.如权利要求2所述的半导体结构，其中所述旋涂玻璃膜的材料为乙醇与下列中的至少一个的混合物：硅氧烷、高有机硅氧烷、硅酸盐、掺杂硅酸盐材料；或者所述旋涂玻璃膜的材料为掺磷SiO2（PSG）、掺硼磷SiO2（BPSG）、掺氟SiO2（SiOF）、掺碳氟SiO2（SiCOF）、氢倍半硅氧烷（HSQ）和甲基倍半硅氧烷（MSQ）之一。
5.如权利要求4所述的半导体结构，其中所述旋涂玻璃膜是经过快速热退火、紫外线辅助热处理（UVTP）、等离子体处理、激光退火（ELA）处理之一或其组合后的旋涂玻璃膜，在所述旋涂玻璃膜中形成的悬挂键和微孔使得所述旋涂玻璃膜所具有的张应力进一步提高。
6.如权利要求1所述的半导体结构，其中所述第二应力衬里由氮化硅形成。
7.如权利要求1－6中任一项所述半导体结构在CMOS器件的前栅或后栅工艺中制造相应的CMOS器件中的使用。
8.一种半导体结构的制造方法，包括：
分别形成包括第一栅极结构的NMOS器件（102A）和包括第二栅极结构的PMOS器件（102B）；
至少在所述NMOS器件的第一栅极结构的两侧形成第一应力衬里（120）；
至少在所述PMOS器件的第二栅极结构的两侧形成第二应力衬里（140）；
其中，所述第一应力衬里为具有比氮化硅低的介电常数且具有张应力的旋涂玻璃膜，所述旋涂玻璃膜是通过将旋涂玻璃溶液形成于所述NMOS器件表面上，而后经过热处理形成;并且第二应力衬里由能够将压应力引入PMOS器件沟道中的与所述第一应力衬里不同的材料形成。
9.如权利要求8所述的半导体结构的制造方法，其中形成所述第一栅极结构包括形成第一栅介电层（104A,104A’）和第一栅极导体（106A,106A’），形成所述第二栅极结构包括形成第二栅介电层（104B,104B’）和第二栅极导体（106B,106B’）；并且其中所述第一栅介电层和第二栅介电层为低介电常数（K）材料或高K材料，所述第一栅极导体和第二栅极包括多晶硅、金属、硅化物、导电氮化物、多晶硅锗中的至少一个或其组合。
10.如权利要求9所述的半导体结构的制造方法，其中所述金属包括金属合金。
11.如权利要求9所述的半导体结构的制造方法，其中所述旋涂玻璃膜的材料为乙醇与下列中的至少一个的混合物：硅氧烷、高有机硅氧烷、硅酸盐、掺杂硅酸盐材料；或者所述旋涂玻璃膜的材料为掺磷SiO2（PSG）、掺硼磷SiO2（BPSG）、掺氟SiO2（SiOF）、掺碳氟SiO2（SiCOF）、氢倍半硅氧烷（HSQ）和甲基倍半硅氧烷（MSQ）之一。
12.如权利要求11所述的半导体结构的制造方法，其中所述旋涂玻璃膜经过快速热退火、紫外线辅助热处理（UVTP）、等离子体处理、激光退火（ELA）处理之一或其组合，在所述旋涂玻璃膜中形成悬挂键和微孔，从而使得所述旋涂玻璃膜所具有的张应力进一步提高。
13.如权利要求12所述的半导体结构的制造方法，其中所述快速热退火在350℃～1100℃，1ns～100s的工艺条件下进行。
14.如权利要求8所述的半导体结构的制造方法，其中由氮化硅形成所述压应力衬里。
15.如权利要求8－13中任一项所述半导体结构的制造方法在CMOS器件的前栅或后栅工艺中制造相应的CMOS器件中的使用。
CN201110053469.8A 2011-03-07 2011-03-07 一种半导体结构及其制造方法 Active CN102683281B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201110053469.8A CN102683281B (zh) 2011-03-07 2011-03-07 一种半导体结构及其制造方法
US13/321,055 US20120261763A1 (en) 2011-03-07 2011-04-19 Semiconductor Structure and Method for Manufacturing the Same
PCT/CN2011/000685 WO2012119271A1 (zh) 2011-03-07 2011-04-19 一种半导体结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110053469.8A CN102683281B (zh) 2011-03-07 2011-03-07 一种半导体结构及其制造方法

Publications (2)

Publication Number Publication Date
CN102683281A CN102683281A (zh) 2012-09-19
CN102683281B true CN102683281B (zh) 2015-07-08

Family

ID=46797388

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110053469.8A Active CN102683281B (zh) 2011-03-07 2011-03-07 一种半导体结构及其制造方法

Country Status (3)

Country Link
US (1) US20120261763A1 (zh)
CN (1) CN102683281B (zh)
WO (1) WO2012119271A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104733389B (zh) * 2013-12-20 2018-11-16 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
US20150228788A1 (en) * 2014-02-13 2015-08-13 United Microelectronics Corp. Stress memorization process and semiconductor structure including contact etch stop layer
CN105185705B (zh) * 2014-06-19 2019-04-26 中芯国际集成电路制造(上海)有限公司 半导体器件有源区结构的制造方法及用该方法制造的产品
CN108367534B (zh) 2015-12-29 2021-03-30 达纳帕克软包装有限公司 用于提供耐化学品的膜的方法
US10263107B2 (en) * 2017-05-01 2019-04-16 The Regents Of The University Of California Strain gated transistors and method
EP3513965B1 (en) 2018-08-08 2022-05-04 Danapak Flexibles A/S Improved films and laminates for use in packaging reactive compounds

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5402254B1 (en) * 1990-10-17 1998-09-22 Hitachi Ltd Liquid crystal display device with tfts in which pixel electrodes are formed in the same plane as the gate electrodes with anodized oxide films before the deposition of silicon
US5770490A (en) * 1996-08-29 1998-06-23 International Business Machines Corporation Method for producing dual work function CMOS device
CN1449585A (zh) * 2000-11-22 2003-10-15 株式会社日立制作所 半导体器件及其制造方法
JP4173672B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6982433B2 (en) * 2003-06-12 2006-01-03 Intel Corporation Gate-induced strain for MOS performance improvement
KR100500451B1 (ko) * 2003-06-16 2005-07-12 삼성전자주식회사 인장된 채널을 갖는 모스 트랜지스터를 구비하는반도체소자의 제조 방법
KR101025761B1 (ko) * 2004-03-30 2011-04-04 삼성전자주식회사 디지탈 회로 및 아날로그 회로를 가지는 반도체 집적회로및 그 제조 방법
US20070010070A1 (en) * 2005-07-05 2007-01-11 International Business Machines Corporation Fabrication of strained semiconductor-on-insulator (ssoi) structures by using strained insulating layers
JP2007049092A (ja) * 2005-08-12 2007-02-22 Toshiba Corp Ｍｏｓ型半導体装置
CN101079391B (zh) * 2006-05-26 2012-01-25 中芯国际集成电路制造(上海)有限公司 用于半导体器件的具有高间隙填充能力的方法
US20080153236A1 (en) * 2006-12-22 2008-06-26 Ning Cheng Flash memory devices and methods for fabricating the same
US7911001B2 (en) * 2007-07-15 2011-03-22 Samsung Electronics Co., Ltd. Methods for forming self-aligned dual stress liners for CMOS semiconductor devices
US8674451B2 (en) * 2008-12-10 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. N/P metal crystal orientation for high-K metal gate Vt modulation

Also Published As

Publication number Publication date
CN102683281A (zh) 2012-09-19
US20120261763A1 (en) 2012-10-18
WO2012119271A1 (zh) 2012-09-13

Similar Documents

Publication Publication Date Title
US9397009B2 (en) Structure and method for metal gate stack oxygen concentration control using an oxygen diffusion barrier layer and a sacrificial oxygen gettering layer
CN103137624B (zh) 高栅极密度器件和方法
US7629273B2 (en) Method for modulating stresses of a contact etch stop layer
US7723192B2 (en) Integrated circuit long and short channel metal gate devices and method of manufacture
CN101714526B (zh) 半导体元件的制造方法
US8084787B2 (en) PMD liner nitride films and fabrication methods for improved NMOS performance
US9105692B2 (en) Method of fabricating an interconnection structure in a CMOS comprising a step of forming a dummy electrode
US9859431B2 (en) Method of forming a semiconductor device with multiple etch stop layers and inter-layer dielectrics
US6372569B1 (en) Selective formation of hydrogen rich PECVD silicon nitride for improved NMOS transistor performance
US7732344B1 (en) High selectivity etching process for metal gate N/P patterning
CN102683281B (zh) 一种半导体结构及其制造方法
US7012028B2 (en) Transistor fabrication methods using reduced width sidewall spacers
US7326617B2 (en) Method of fabricating a three-dimensional multi-gate device
US20150332975A1 (en) Method for fabricating metal gate electrode
CN103378096A (zh) 半导体器件及其形成方法
US20110195548A1 (en) Method of fabricating gate electrode using a treated hard mask
US9997393B1 (en) Methods for fabricating integrated circuits including substrate contacts
CN103579111A (zh) 一种金属栅半导体器件的制造方法
TW201013930A (en) Novel high-k metal gate structure and method of making
CN104795362B (zh) 一种制作半导体器件的方法
US8609533B2 (en) Methods for fabricating integrated circuits having substrate contacts and integrated circuits having substrate contacts
CN104779146B (zh) 一种制作半导体器件的方法
CN107464783A (zh) 一种cmos器件及其制作方法
US9123827B2 (en) Methods for fabricating integrated circuits with fully silicided gate electrode structures
KR20100078515A (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant