CN101079391B - 用于半导体器件的具有高间隙填充能力的方法 - Google Patents

用于半导体器件的具有高间隙填充能力的方法 Download PDF

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Abstract

本发明提供了一种针对半导体器件执行STI间隙填充工艺的方法。在本发明的一个特定实施例中，所述方法包括形成覆盖基片的停止层。另外，所述方法包括在基片内形成沟槽，所述沟槽具有侧壁、底部和深度。所述方法另外包括在沟槽内形成衬垫，所述衬垫衬着沟槽的侧壁和底部。此外，所述方法包括用第一氧化物将沟槽填充至第一深度。使用旋涂工艺填充第一氧化物。所述方法还包括在沟槽内的第一氧化物上执行第一致密化工艺。另外，所述方法包括使用HDP工艺在沟槽内沉积第二氧化物以填充至少沟槽的全部。所述方法还包括在沟槽内的第一和第二氧化物上执行第二致密化工艺。

Description

用于半导体器件的具有高间隙填充能力的方法
技术领域
本发明指向集成电路及其用于半导体器件制造的工艺。更具体地，本发明提供了一种具有高间隙填充能力的CVD沉积方法，其能够填充宽度为0.10μm或更小的沟槽。仅仅作为实例，已将本发明应用于制造浅沟槽隔离(STI)区。但可认识到本发明具有更广范围的适用性。
背景技术
集成电路或“IC”已从制造在单片硅上的少数相互连接的器件发展到数百万的器件。当前的集成电路提供了远超过最初所想象的性能和复杂性。为了实现在复杂性和电路密度(即能够封装在给定芯片面积上的器件数目)上的改进，最小器件特征尺寸，也称为器件“几何形状”，已随着每一代集成电路而变得越来越小。现在正以小于1/4微米宽的特征尺寸制造半导体器件。
增加电路密度不仅改进了集成电路的复杂性和性能，而且还提供给顾客较低成本的部件。集成电路制造设施可花费数亿或甚至数十亿美元。每一种制造设施将有某种晶片生产量，并且每一晶片在其上将有某些数量的集成电路。因此，通过使单个集成电路器件更小，可在每一晶片上制造更多的器件，从而增加制造设备的产量。使器件更小是很有挑战性的，因为用于集成电路制造的每一工艺有限度。也就是说，给定工艺特有地只向下工作到某一特征尺寸，然后或者工艺或者器件布局需要改变。另外，因为器件需要越来越快的设计，工艺局限性存在于某些传统工艺和材料中。
这种工艺局限性的一个实例涉及填充沟槽的困难，所述沟槽具有高纵横比(aspect ratio)，意思是沟槽的深度与沟槽开口之比大。高纵横比可能在沟槽填充过程中产生问题，即所沉积的材料未均匀分布在沟槽表面区域之上，这导致所沉积的材料在沟槽角的悬垂(overhang)和在沟槽中心的空缺。这可引起器件性能和电可靠性的问题。
从上所述可以看出需要一种处理半导体器件的改进技术。
发明内容
本发明指向集成电路及其用于半导体器件制造的工艺。更具体地，本发明提供了一种具有高间隙填充能力的CVD沉积方法，其能够填充宽度为0.10μm或更小的沟槽。仅仅作为实例，已将本发明应用于制造浅沟槽隔离(STI)区。但可认识到本发明具有更广范围的适用性。
在本发明的一特定实施例中，提供了一种针对半导体器件执行STI间隙填充工艺的方法。所述方法包括形成覆盖基片的停止层。另外，所述方法包括在基片内形成沟槽，所述沟槽具有侧壁、底部和深度。所述方法另外包括在沟槽内形成衬垫，所述衬垫衬着(lining)沟槽的侧壁和底部。此外，所述方法包括用第一氧化物将沟槽填充至第一深度。使用旋涂工艺填充第一氧化物。所述方法还包括在沟槽内的第一氧化物上执行第一致密化工艺。另外，所述方法包括使用HDP工艺在沟槽内沉积第二氧化物以填充至少沟槽的全部。所述方法还包括在沟槽内的第一和第二氧化物上执行第二致密化工艺。
在本发明的另一个实施例中，提供了用于半导体器件的STI间隙填充工艺。所述方法包括形成覆盖基片的停止层及垫氧化物。所述方法还包括在基片内形成沟槽，所述沟槽具有侧壁、底部和深度。另外，所述方法包括在沟槽内形成衬垫，所述衬垫衬着沟槽的侧壁和底部。此外，所述方法包括使用旋涂工艺用第一氧化物将沟槽填充至第一深度。另外，所述方法包括在第一氧化物上执行第一致密化工艺。所述第一致密化工艺在N2和/或O2环境内、在温度400～800℃之间执行，持续时间为30秒到30分钟。所述方法还包括使用HDP工艺在沟槽内沉积第二氧化物以填充沟槽的全部。另外，所述方法包括在第一和第二氧化物上执行第二致密化工艺。所述第二致密化工艺在N2和/或O2环境内、在温度850～1100℃之间执行，持续时间为30秒到30分钟。此外，所述方法包括在第一和第二氧化物上执行平坦化工艺，所述第一和第二氧化物在停止层停止。所述方法还包括去除停止层。
通过优于传统技术的本发明实现了许多益处。例如，本技术提供了使用依靠传统技术的工艺的便易。在一些实施例中，提供了有效的间隙填充工艺，所述工艺改进了器件可靠性和半导体线路性能。另外，本发明的实施例提供了一种能够填充0.10μm宽或更小的沟槽而无空缺的间隙填充方法。另外，抗压强度或抗张强度的氧化物膜可使用本发明的实施例选择性地产生。另外，所述方法提供了与传统工艺技术兼容而未对传统设备和工艺进行实质性修改的工艺。依赖于实施例，可实现一个或多个这些益处。这些及其它益处将在整个说明书中、并且特别是将在以下描述。
本发明的各种附加的目的、特征及优点可参考以下的详细描述及附图而得到更完全地理解。
附图说明
图1A是显示传统沉积工艺后空缺形成的简化图；
图1B是在传统STI工艺中空缺形成的SEM图像；
图2A和2B是显示在传统STI工艺中空缺形成的SEM图像；
图3是显示用于HDP-CVD间隙填充工艺的化学物(chemistry)的示意图；
图4是传统STI间隙填充工艺的工艺流程；
图5A-5D是传统STI间隙填充工艺的示意图；
图6是根据本发明的一个实施例的显示旋涂/HDP-CVD间隙填充工艺的示范性的简化工艺流程；
图7A-7E是根据本发明的一个实施例的旋涂/HDP-CVD间隙填充工艺的示范性的简化示意图；以及
图8A-8C是根据本发明的一个实施例的通过旋涂/HDP-CVD间隙填充工艺填充的沟槽的SEM图像。
具体实施方式
本发明指向集成电路及其用于半导体器件制造的工艺。更具体地，本发明提供了一种具有高间隙填充能力的CVD沉积方法，其能够填充宽度0.10μm或更小的沟槽。仅仅作为实例，已将本发明应用于制造浅沟槽隔离(STI)区。但可认识到本发明具有更广范围的适用性。
图1A是显示传统沟槽填充工艺中空缺形成的简化图，图1B是在传统STI工艺中空缺形成的SEM图像。沉积工艺可用于填充形成于基片内的高纵横比的沟槽。例如，高纵横比的沟槽是这样一种沟槽：沟槽深度与沟槽宽度之比不少于5∶1。当执行沉积工艺时，具有12微米的沟槽开口和
Figure S06127042X20060612D000041
深度的示范性尺度的沟槽可引起许多问题。可发生的一个主要问题是沉积材料在沟槽顶角上的悬垂能够在沉积材料中形成空缺。例如，本发明者已经发现产生该问题是因为大量沉积材料聚集在沟槽角上，而不是均匀分布在整个沟槽。因为材料聚集在沟槽角上，它侵占到沟槽开口中，并使越来越多的材料沉积在沟槽角上。更具体地，所述沟槽孔隙可能有一个凹角，借此孔隙的上宽度小于沟槽的底宽度。这使空缺2和4在沟槽的中央部分内形成，这可导致所沉积膜内增加的电阻、由图1A和1B的结构形成的集成电路的可靠性问题以及最终器件失效。这可引起使用传统间隙填充工艺制造的集成电路生产率的降低。
图2A和2B是显示在传统STI工艺中空缺形成的SEM图像。STI工艺在晶片处理期间通常用于电隔离形成于公共半导体基片上的相邻晶体管。例如，在图2A中，显示了沟槽10、12、14、16具有变化的宽度：在沟槽10的0.10μm、沟槽12的0.12μm、沟槽14的0.16μm和沟槽16的0.18μm之间变化。可使用传统的HDP-CVD工艺来填充沟槽12、14和16，而不显示出空缺。然而，由于沟槽10的减小的宽度，当填充减小尺寸的沟槽时，由于沟槽增加的纵横比和HDP-CVD工艺的局限性，在沟槽内出现空缺18。图2B类似地示出当使用传统的HDP-CVD工艺填充宽度大于0.10μm的沟槽22、24、26时无问题产生，但是在具有0.10μm的减少的沟槽宽度的沟槽28内产生空缺30。
图3是显示用于HDP-CVD间隙填充工艺的化学物的示意图。例如，多种不同的化学物可用于HDP-CVD工艺。氩一般用于达到且包括130nm工艺节点，而氦可用于介于130nm和90nm之间的节点。氢化学物一般用于介于90nm和60nm之间的工艺，但可能不能填充拥有0.10μm及以下宽度并具有4.5～6纵横比的沟槽。结果，可能需要新沟槽填充工艺来填充传统工艺不能填充的具有减小的沟槽宽度的沟槽。
图4是传统STI间隙填充工艺的工艺流程。另外，图5是传统STI间隙填充工艺的示意图，其可结合图4来观看。工艺流程100开始于在工艺102中垫氧化物层110和有源SiN层112在基片114上的形成。有源SiN层在随后的工艺中可用做蚀刻/平坦化停止层。另外，其它材料也可代替有源SiN层112用做蚀刻/平坦化停止层。在工艺104中，执行光刻和蚀刻工艺以在基片114内形成沟槽116。例如，沟槽116可延伸入基片2500～
Figure S06127042X20060612D000051
。然后在工艺106中形成沟槽衬垫118，衬着沟槽116的侧壁和底部。这些工艺的结果显示于图5A中。
在工艺108中，使用HDP-CVD工艺108以氧化物120填充沟槽116。例如，氧化物层120可填充沟槽116的全部，并延伸到垫氧化物层110和有源SiN层112之上。氧化物层120沉积后，在工艺110中，可执行致密化工艺以致密化氧化物层和改进作为绝缘材料的氧化物层120的特征。通过在炉内或快速热处理(RTP)工具内使氧化物层经受高温，热退火工艺可用做致密化工艺。这些工艺的结果显示于图5B中。
在工艺112中，执行化学—机械抛光(CMP)工艺以平坦化和平滑所沉积的氧化物层120。有源SiN层112在该工艺期间可用做停止层，这允许去除的氧化物层120的量由有源SiN层112的高度控制。氧化物层120的高度被蚀刻回与有源SiN层112相等。这些工艺的结果显示于图5C中。在工艺114中，使用氮化物剥离工艺去除有源SiN层112。这剩下以氧化物120填充的沟槽116和沟槽之间的硅区域114，以备在随后的工艺中晶体管的形成，如图5D所示。
然而，如图2A～2B所示，使用传统的HDP-CVD工艺填充具有0.1μm宽度的沟槽能在沟槽内部产生空缺。由于传统沟槽间隙填充工艺不能填满宽度0.1μm或更小的沟槽，需要新沟槽填充工艺：能够填满0.1μm宽度或更小的沟槽而不在沟槽内形成空缺。
图6是显示根据本发明的一个实施例的旋涂/HDP-CVD间隙填充工艺的示范性的简化工艺流程。工艺流程200包括：形成垫氧化物和有源SiN层的工艺202；执行光刻和沟槽蚀刻工艺的工艺204；形成沟槽衬垫的工艺206；在沟槽内形成旋涂氧化物的工艺208；在氧化物层上执行第一致密化工艺的工艺210；用HDP氧化物填充沟槽剩余部分的工艺212；去除部分有源SiN层的工艺214；在氧化物层上执行第二致密化工艺的工艺216；执行化学—机械抛光(CMP)工艺的工艺218；以及去除有源SiN层的剩余部分的工艺220。取决于应用，某些步骤可合并或甚至分离。也取决于实施例，某些步骤可以其它次序或顺序执行。取决于实施例，可增加其它步骤或省略步骤。这些和其它细节可在整个说明书中、并且特别是在以下找到。例如，图6可结合图7A～7E观看，图7A～7E是根据本发明的一个实施例的旋涂/HDP-CVD间隙填充工艺的示范性的简化图解。所述简化图只是实例，在此其不应过度限制权利要求的范围。本领域普通技术人员将认识到许多变化、选择及修改。
工艺流程200开始于工艺202中垫氧化物层310和有源SiN层312在基片314之上的形成。在随后的工艺中有源SiN层可用做蚀刻/平坦化停止层。另外，其它材料也可代替有源SiN层312用做蚀刻/平坦化停止层。在工艺204中，执行光刻和蚀刻工艺以在基片314内形成沟槽316。例如，沟槽316可延伸入基片
Figure S06127042X20060612D000061
。然后在工艺206中形成沟槽衬垫318，衬着沟槽316的侧壁和底部。这些工艺的结果显示于图7A中。例如，工艺202～206可与关于图4所描述的工艺102～106相似。当然，可存在其它的变化、修改及选择。
在工艺208中，使用旋涂工艺在沟槽内形成氧化物层320，所述氧化物层320占据至少沟槽316深度的一部分。以下给出了示范性的旋涂工艺的化学方程：
4HSiO3/2->3SiO2(膜)+SiH4(气体)  (1)
所述旋涂膜可被热处理以产生氧化物膜和硅烷气，所述硅烷气作为副产品被去除。例如，旋涂氧化物层320可占据整个沟槽高度的40％。当然，只要随后的HDP-CVD工艺能够沉积氧化物而不会产生空缺，该比率可根据具体情况而变化。与传统沉积工艺相对，利用旋涂氧化物的优点是：玻璃上旋涂(spin-on glass)氧化物是可应用于基片以填充沟槽内的凹陷区域的液体成分。由于其玻璃上旋涂的液体成分，其可较好地填充沟槽的角，并有效减少正被填充区域的纵横比，以使随后的HDP-CVD工艺能够填充沟槽。例如，旋涂氧化物层320的厚度可能在
Figure S06127042X20060612D000071
之间。当然，可存在其它的变化、修改及选择。
在工艺210中，执行第一致密化工艺以致密化氧化物层320，并改进作为绝缘材料的氧化物层的特征。通过使氧化物层经受高温，热退火工艺可用做致密化工艺。氧化物层320的液体成分通过致密化工艺改变成为固体氧化物层。例如，第一致密化工艺可在N2或O2环境内、在温度500～700℃之间执行，持续时间为30秒～30分钟。可替换地，第一致密化工艺也可在H2O环境内执行。致密化工艺可在快速热处理(RTP)装置内执行或在炉内执行。当然，可存在其它的变化、修改及选择。
在工艺212中，使用HDP-CVD沉积工艺在沟槽内沉积氧化物以填充沟槽的剩余部分。由HDP-CVD沉积工艺沉积的氧化物层覆盖先前使用旋涂工艺沉积的氧化物层320，并可另外在邻近沟槽316的台面区上覆盖垫氧化物310/有源SiN区312。例如，可使用HDP-CVD沉积工艺在沟槽316内沉积变化量的氧化物，直到沟槽316被填满。在HDP-CVD沉积工艺之后，有源SiN层312的一部分可在工艺214中去除。例如，该工艺也可去除氧化物层322的一部分，从而减少了需要由随后的CMP工艺去除的量。第二致密化工艺可在工艺216中执行以致密化由HDP-CVD工艺沉积的氧化物层。通过使氧化物层经受高温，热退火工艺可用做致密化工艺。例如，第二致密化工艺可在N2或O2环境内、在温度850～1100℃之间执行，持续时间为30秒～30分钟。可替换地，第一致密化工艺也可在H2O环境内执行。致密化工艺可在快速热处理(RTP)装置内或在炉内执行。这些工艺的结果可在图7C中看出。当然，可存在其它的变化、修改及选择。
在环境内执行致密化步骤的一个优点是后处理氧化物层可拥有不同的应力水平，所述应力水平可更有助于增强的器件性能，如增加的晶体管运行速度。例如，传统HDP氧化物是抗压的(compressive)(～150-300MPa抗压)，而旋涂氧化物是抗张的(tensile)(200-1600MPa抗张)，这可以是在晶体管的沟道区中产生张应力以改进性能所需的。所达到的张应力取决于用于填充沟槽的旋涂与HDP氧化物之比，也取决于集成工艺如退火/致密化工艺。在另一个实例中，第一和第二致密化工艺可在N2或O2环境内执行以获得压应力的膜。可替换地，两种致密化工艺可在H2O环境内执行以获得张应力的膜。另外，使用本发明的实施例提供了较大的灵活性，即或者张应力或者压应力可在氧化物层内产生，这取决于特定的应用。当然，可存在其它的变化、修改及选择。
表1示出使用多种方法，包括旋涂、HDP-氧化物及旋涂和HDP-氧化物相结合所沉积的氧化物层的硬度值。
表1
Figure S06127042X20060612D000081
由于旋涂氧化物的液体成分，其硬度值比HDP氧化物的低得多。相比较，旋涂和HDP氧化物的组合的硬度大大变化，这取决于所执行的退火步骤的数目。如果没有执行退火工艺，氧化物层可能具有低得多的硬度。然而利用随后的退火工艺，旋涂和HDP氧化物层的组合的硬度可接近于单独采用HDP-CVD所形成的氧化物层的硬度，这可导致工艺集成问题的减少。当然，可存在其它的变化、修改及选择。
表2示出在不同条件下执行的退火工艺的示范性的膜应力。
表2
致密化条件：(700-1100deg C，30分钟)
    退火类型     H2O     O2     N2     HDP氧化物
    膜应力(MPa)     1200(张力)     -300     -288     -290
在H2O环境内执行的致密化工艺表现出高度张应力，而在N2和/或O2环境内执行的致密化工艺表现出压应力，其值相似于使用传统工艺沉积的HDP氧化物的压应力值。例如，使用N2和/或O2环境到传统的HDP-CVD工艺所获得的相似的膜应力可使得工艺集成问题的减少。当然，可存在其它的变化、修改及选择。
在工艺218中，执行平坦化工艺218以从结构去除氧化物层322的过量部分。例如，有源SiN层312可用做平坦化工艺中的蚀刻/CMP停止，使氧化物层322的上高度与有源SiN层312的上高度大略相等。平坦化工艺218的结果显示于图7D。在工艺220中，使用氮化物剥离工艺去除SiN层的剩余部分，剩下以氧化物填充并邻近可用于晶体管形成的硅区域的沟槽316。在氮化物剥离工艺之后还可使用氧化物剥离工艺执行垫氧化物剥离工艺。当然，可存在其它的变化、修改及选择。
在本发明的另一实施例中，使用一个或多个旋涂氧化物沉积工艺填充沟槽，意味着不使用HDP-CVD沉积工艺。然而，由于旋涂氧化物对比HDP氧化物的不同膜特性，以及因为随后的CMP工艺可能导致在旋涂氧化物的表面上的分层(delamination)或划痕(scratch)，可能导致工艺集成的困难。当然，可执行附加的工艺以改变旋涂氧化物的膜特性，使它与HDP氧化物的特性更相似，但这可能在工艺流程中增加附加的工艺步骤。
图8A-8C是根据本发明的一个实施例的通过旋涂/HDP-CVD间隙填充工艺填充的沟槽的SEM图像。所述示意图只是实例，其不应过度限制权利要求的范围。本领域普通技术人员将认识到许多变化、选择及修改。图8A是以0.10μm沟槽开口、以5∶1的纵横比形成的沟槽的中心视图的一个实例，而图8B是显示于图8A的沟槽的边缘视图。显示于图8A和8B的沟槽是使用根据本发明的一个实施例的旋涂/HDP-CVD工艺来填充的，且尽管沟槽开口的宽度减少，并未在沟槽内表现出空缺。图8C是以0.05μm沟槽开口形成的沟槽的边缘视图，其也未在沟槽内表现出空缺，同时表现出均匀的较小的沟槽开口。当然，可存在其它的变化、修改及选择。
表3进一步示出在本发明实施例内使用的旋涂/HDP氧化物层的示范性的特性。
应当理解在此所述的实例和实施例只是为了说明的目的，并且根据其的各种修改或改变将由本领域技术人员想到，并且应包括在本申请的精神和范围内以及所附权利要求的范围内。

Claims (16)

1.一种针对半导体器件执行STI间隙填充工艺的方法，包括：
形成覆盖基片的停止层；
在所述基片内部形成沟槽，所述沟槽具有侧壁、底部和深度；
在所述沟槽内形成衬垫，所述衬垫衬着所述沟槽的侧壁和底部；
用第一氧化物将所述沟槽填充至第一深度，使用旋涂工艺填充所述第一氧化物，且所述第一深度小于所述沟槽的深度；
在所述沟槽内的第一氧化物上执行第一致密化工艺；
使用HDP工艺在所述沟槽内沉积第二氧化物以填充至少所述沟槽的全部；以及
在所述沟槽内的第一和第二氧化物上执行第二致密化工艺。
2.权利要求1的方法，进一步包括：
执行平坦化工艺；以及
去除所述停止层。
3.权利要求1的方法，进一步包括形成覆盖所述基片的垫氧化物层。
4.权利要求1的方法，进一步包括使用所述HDP工艺在所述沟槽内沉积氧化物后去除所述停止层的一部分。
5.权利要求1的方法，其中所述停止层是氮化硅。
6.权利要求1的方法，其中由所述旋涂工艺填充的沟槽的第一深度是整个沟槽高度的40％或更少。
7.权利要求1的方法，其中所述沟槽具有0.10μm或更小的宽度。
8.权利要求1的方法，其中可在N2和/或O2环境中执行一个或多个致密化工艺以产生具有压应力的氧化物。
9.权利要求8的方法，其中所述第一致密化工艺在温度400～800℃之间执行，持续时间为30秒到30分钟，而第二致密化工艺在温度850～1100℃之间执行，持续时间为30秒到30分钟。
10.权利要求1的方法，其中所述致密化工艺的一个或多个可在H2O环境中执行以产生具有张应力的氧化物。
11.权利要求1的方法，其中所述沟槽具有5∶1或更大的纵横比。
12.一种针对半导体器件执行STI间隙填充工艺的方法，包括：
形成覆盖基片的停止层及垫氧化物层；
在所述基片内部形成沟槽，所述沟槽具有侧壁、底部和深度；
在所述沟槽内形成衬垫，所述衬垫衬着所述沟槽的侧壁和底部；
使用旋涂工艺用第一氧化物将沟槽填充至第一深度，且所述第一深度小于所述沟槽的深度；
在所述第一氧化物上执行第一致密化工艺，所述第一致密化工艺在N2和/或O2环境内、在温度400～800℃之间执行，持续时间为30秒到30分钟；
使用HDP工艺在所述沟槽内沉积第二氧化物以填充所述沟槽的全部；
在所述第一和第二氧化物上执行第二致密化工艺，所述第二致密化工艺在N2和/或O2环境内、在温度850～1100℃之间执行，持续时间为30秒到30分钟；
在所述第一和第二氧化物上执行平坦化工艺，所述第一和第二氧化物在停止层停止；以及
去除所述停止层。
13.权利要求11的方法，其中所述两个致密化工艺后的第一和第二氧化物具有12～16GPa的硬度。
14.权利要求1的方法，其中由所述旋涂工艺填充的沟槽的第一深度是整个沟槽高度的40％或更少。
15.权利要求1的方法，其中所述沟槽具有0.10μm或更少的宽度。
16.权利要求1的方法，其中所述沟槽具有5∶1或更大的纵横比。
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