CN105161450A - 一种双浅沟槽隔离形成方法 - Google Patents

一种双浅沟槽隔离形成方法 Download PDF

Info

Publication number
CN105161450A
CN105161450A CN201510460278.1A CN201510460278A CN105161450A CN 105161450 A CN105161450 A CN 105161450A CN 201510460278 A CN201510460278 A CN 201510460278A CN 105161450 A CN105161450 A CN 105161450A
Authority
CN
China
Prior art keywords
shallow trench
layer
photoresist
silicon oxide
trench isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510460278.1A
Other languages
English (en)
Other versions
CN105161450B (zh
Inventor
雷通
易海兰
周海锋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201510460278.1A priority Critical patent/CN105161450B/zh
Publication of CN105161450A publication Critical patent/CN105161450A/zh
Application granted granted Critical
Publication of CN105161450B publication Critical patent/CN105161450B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Element Separation (AREA)

Abstract

一种双浅沟槽隔离形成方法，其首先在晶圆上进行一次曝光显影，将第一浅沟槽(即预定深度更浅的沟槽)区域用第一光刻胶覆盖，然后，用低温PEALD的方式生长一层很薄的氧化硅，接下来再进行第二次光刻，定义第一浅沟槽和第二浅沟槽区域；第一浅沟槽区域由于有第一光刻胶的覆盖，当第一浅沟槽区域的干刻掩膜层(SIN？HM)被打开时，第二浅沟槽区域的沟槽已经部分形成，因此，最终可以实现第一浅沟槽深度低于第二浅沟槽深度的双浅沟槽隔离的结构。本发明通过两次光刻和一次干法刻蚀即可实现两种不同深度的浅沟槽，能够简化工艺流程降低工艺成本。

Description

一种双浅沟槽隔离形成方法
技术领域
本发明涉及半导体集成电路制造技术领域，尤其涉及前段浅沟槽隔离形成技术；更具体地说，涉及一种双浅沟槽隔离形成方法。
背景技术
完整的电子电路是由分离的器件通过特定的电学通路连接起来的，因此在集成电路制造中必须能够把器件隔离开来，这些器件随后还要能够互连以形成所需要的特定的电路结构，隔离不好会造成漏电、击穿低、闩锁效应等，因此，隔离技术是集成电路制造中一项关键技术。
随着器件向深亚微米发展，迫切需要更有效的器件隔离的需要，尤其是对于随机存贮器(RandomAccessMemory简称DRAM器件)而言。
CMOS工艺最常用的隔离技术就是硅的选择氧化(LocaloxidationofSilicon简称LOCOS)工艺，它以氮化硅为掩膜实现了硅的选择氧化，在这种工艺中，除了形成有源晶体管的区域以外，在其它所有重掺杂硅区上均生长一层厚的氧化层，称为隔离或场氧化层。
常规的LOCOS工艺由于有源区方向的场氧侵蚀(SiN边缘形成类似鸟嘴的结构，称为“鸟嘴”birdbreak)和场注入的横向扩散，使LOCOS工艺或后续改进的LOCOS工艺受到很大的限制。为了改进的LOCOS结构仍有应力和鸟嘴问题，并存在场氧减薄效应，于是出现了STI(shallowtrenchisolation浅沟槽隔离)隔离技术，在0.25μm及以下技术节点中，STI隔离技术被广泛采用。它的缺点主要是工艺成本更贵，更复杂。但是和它的优点相比，成本的增加是可以接受的。因此，在0.25μm及以下的工艺，都使用STI隔离在集成电路制造工艺流程里，浅沟槽隔离(STI：shallowtrenchisolation)的作用是避免器件之间的电导通。
请参阅图1，图1所示为现有技术中STI结构示意图，其中，AA(activearea)表示有源区，器件最终形成在AA区。STI隔离技术的基本流程先淀积氮化硅，然后在隔离区腐蚀出一定深度的沟槽，再进行侧墙氧化，用化学气相沉积法(ChemicalVaporDeposition，简称CVD)在沟槽中淀积SiO2，最后通过化学机械抛光法(ChemicalMechanicalPolishing，简称CMP)平坦化，形成沟槽隔离区和有源区。
本领域人员清楚，浅沟槽隔离介质一般使用氧化硅，浅沟槽最关键的参数是沟槽深度，在深亚微米以下技术中，某些特殊的集成电路产品需要不同深度的浅沟槽结构，例如存储器件的存储单元和外围逻辑区常要求形成不同的浅沟槽隔离深度。目前比较通用的方法是通过两次光刻两次刻蚀工艺，形成深度不同的沟槽，其流程如图2所示。
请参阅图2，图2所示为现有技术中形成沟槽隔离区的过程示意图。如图2所示的4个图形，分别表示形成沟槽隔离区的4个步骤：
步骤S01：沉积第一光刻胶层并图形化该光刻胶层；
步骤S02：刻蚀形成具有第一深度的浅沟槽；
步骤S03：沉积第二光刻胶层并图形化该光刻胶层；
步骤S04：刻蚀形成具有第二深度的浅沟槽。
然而，上述工艺由于需要两次光刻和刻蚀工艺，成本较高。因此，简化工艺流程降低工艺成本是目前业界急需解决的问题。
发明内容
本发明的目的在于提出一种双浅沟槽隔离形成方法，该方法通过两次光刻和一次干法刻蚀即可实现两种不同深度的浅沟槽，能够简化工艺流程降低工艺成本。
为实现上述目的，本发明的技术方案如下：
一种双浅沟槽隔离形成方法，所述双浅沟槽隔离结构包括具有第一预定深度的第一浅沟槽和具有第二预定深度的第二浅沟槽，其中，第二预定深度大于第一预定深度；其特征在于，包括如下步骤：
步骤S1：提供相关介质层和掩膜层生长工艺后的晶圆衬底，在晶圆衬底的第一浅沟槽区域覆盖第一光刻胶层，进行第一次光刻工艺以图形化所述第一光刻胶；其中，所述第一光刻胶层的厚度由所述第一浅沟槽和所述第二浅沟槽的预定深度差值决定；
步骤S2：在所述步骤S1形成的具有图形化的第一光刻胶层的整个晶圆衬底表面生长一层氧化硅薄膜层；
步骤S3：在所述的氧化硅层上沉积第二光刻胶层，并以所述的氧化硅薄膜层为光刻停止层，进行第二次光刻工艺，以将所述第二光刻胶层覆盖在所有非沟槽区域；其中，所述的所有非沟槽区域为除去第一浅沟槽区域和第二浅沟槽区域的所有区域；
步骤S4：以所述图形化后的第二光刻胶层为掩膜，进行干法刻蚀，以得到两种位于所述介质层中且具有不同深度的第一浅沟槽和第二浅沟槽。
优选地，所述步骤S4具体包括如下步骤：
步骤S41：以图形化后第二光刻胶为掩模，进行干法刻蚀将第二浅沟槽区域的氧化硅层刻掉，并打开所述掩膜层；在这个过程中，所述第一浅沟槽区域的第二光刻胶将被消耗；继续往下刻蚀，所述第一浅沟槽区域的氧化硅层刻掉，并且，所述掩膜层也被打开；
步骤S42：去除所述掩膜层表面的所有光刻胶和氧化硅薄膜层；
步骤S43：以所述掩模层，对第一浅沟槽和第二浅沟槽继续进行刻蚀，最终实现双浅沟槽隔离结构。
优选地，所述掩膜层为氮化硅层。
优选地，所述第一光刻胶的厚度还由以所述氮化硅作为掩模的干法刻蚀工艺中的刻蚀速率相关。
优选地，所述氧化硅薄膜层的厚度为
优选地，所述氧化硅薄膜层的生长方式为低温等离子体增强原子层沉积方式。
优选地，所述低温温度范围为50℃～80℃。
优选地，所述去除所有的光刻胶采用干法去胶步骤。
优选地，所述在步骤43中对所述第一浅沟槽和第二浅沟槽的刻蚀是在同一个干法刻蚀步骤中进行的。
从上述技术方案可以看出，本发明提出一种双浅沟槽隔离形成方法，首先在晶圆上进行一次曝光显影，将第一浅沟槽(即预定深度更浅的沟槽)区域用第一光刻胶覆盖，然后，用低温等离子体增强原子层沉积(Plasma-EnhancedAtomicLayerDeposition,简称PEALD)的方式(避免PR被损伤)生长一层很薄的氧化硅；接下来再进行第二次光刻，定义第一浅沟槽和第二浅沟槽区域；第一浅沟槽区域由于有第一光刻胶的覆盖，当第一浅沟槽区域的干刻掩膜层(SINHM)被打开时，第二浅沟槽区域的沟槽已经部分形成；因此，最终可以实现第一浅沟槽深度低于第二浅沟槽深度的双浅沟槽隔离的结构；也就是说，其通过两次光刻和一次干法刻蚀即可实现两种不同深度的浅沟槽，能够简化工艺流程降低工艺成本。
附图说明
图1所示为现有技术中STI结构示意图；其中，AA(activearea)表示有源区
图2所示为现有技术中形成沟槽隔离区的过程示意图
图3为本发明一种双浅沟槽隔离形成方法的流程示意图
图4为本发明一种双浅沟槽隔离形成方法的对应过程示意图
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是,本发明提出的技术方案关键点在于通过两次光刻和一次干法刻蚀即可实现两种不同深度的浅沟槽，能够简化工艺流程降低工艺成本。本领域技术人员清楚，所谓双浅沟槽隔离就是在介质层中形成两种不同预定深度的沟槽，即双浅沟槽隔离结构包括具有第一预定深度的第一浅沟槽和具有第二预定深度的第二浅沟槽，为后续实施例的叙述方便，指定第二预定深度大于第一预定深度。
请参阅图3和图4，图3为本发明一种双浅沟槽隔离形成方法的流程示意图，图4为本发明一种双浅沟槽隔离形成方法的反应过程示意图。
如图3和图4所示，本实施例中的双浅沟槽隔离形成方法，具体包括如下步骤：
步骤S1：提供相关介质层2和掩膜层1生长工艺后的晶圆衬底，在晶圆衬底的第一浅沟槽区域覆盖第一光刻胶层，进行第一次光刻工艺以图形化第一光刻胶层3。
具体地，在第一浅沟槽区域覆盖第一光刻胶层3，这层光刻胶3的厚度由第一浅沟槽6和第二浅沟槽7的深度差值，即第一预定深度和第二预定深度的深度差值，以及后续介质层2的干刻(SINHMEtch)的刻蚀速率决定。通常，介质层2可以为氧化硅层，掩膜层1可以为氮化硅层。
步骤S2：在步骤S1形成的具有图形化的第一光刻胶层3的整个晶圆衬底表面生长一层氧化硅层4。具体地，氧化硅薄膜层4的生长方式为低温等离子体增强原子层沉积方式，即用低温(温度50℃～80℃)PEALD的方式生长一层很薄的(厚度范围为)的氧化硅薄膜层4，以避免第一光刻胶层3在随后的第二光刻胶层5曝光显影过程中被损伤。当然，氧化硅薄膜层4的材料还可以被其它介质材料替代，在此不再赘述。
接下来，可以执行步骤S3，即在很薄的氧化硅薄膜层4上直接沉积第二光刻胶层5，需要说明的是，在进行第二次光刻工艺时，由于有氧化硅薄膜层4覆盖在图形化后的第一光刻胶层3上，那么，该为氧化硅薄膜层4可以理解为第二次光刻5的光刻停止层。图形化完成后的第二光刻胶层5覆盖在所有非沟槽区域，也就是说，所有非沟槽区域为除去第一浅沟槽区域和第二浅沟槽区域的所有区域，也就是所有的活性区(AA)。
上述步骤完成后，就可以进行第一浅沟槽6和第二浅沟槽7的刻蚀了，即以图形化后的第二光刻胶层5为掩膜，进行干法刻蚀，以得到两种位于介质层中且具有不同深度的第一浅沟槽和第二浅沟槽(步骤S4)。
具体地，在本方面的实施例中，该步骤S4具体还可以包括如下步骤：
步骤S41：以图形化后第二光刻胶5为掩模，进行干法刻蚀将第二浅沟槽区域的氧化硅薄膜层4刻掉，并打开位于第二浅沟槽区域上面的掩膜层(SIN)1；在这个过程中，第一浅沟槽区域的第二光刻胶5将被消耗；继续往下刻蚀，第一浅沟槽区域的氧化硅薄膜层4刻掉，并且，位于第一浅沟槽区域上面的掩膜层(SIN)1也被打开；
步骤S42：用干法去胶步骤(O2strip)步骤去除所有的光刻胶，即去除掩膜层1表面的所有光刻胶和氧化硅薄膜层4；
步骤S43：以掩模层(SIN)，对第一浅沟槽6和第二浅沟槽7继续进行刻蚀，最终实现双浅沟槽隔离结构。需要说明的是，在步骤43中对所述第一浅沟槽6和第二浅沟槽7的刻蚀是在同一个干法刻蚀步骤中进行的。
综上所述，本发明提出一种双浅沟槽隔离形成方法，首先在晶圆上进行一次曝光显影，将第一浅沟槽(即预定深度更浅的沟槽)区域用第一光刻胶覆盖，然后，用低温PEALD的方式(避免PR被损伤)生长一层很薄的氧化硅；接下来再进行第二次光刻，定义第一浅沟槽和第二浅沟槽区域；第一浅沟槽区域由于有第一光刻胶的覆盖，当第一浅沟槽区域的干刻掩膜层(SINHM)被打开时，第二浅沟槽区域的沟槽已经部分形成；因此，最终可以实现第一浅沟槽深度低于第二浅沟槽深度的双浅沟槽隔离的结构；也就是说，其通过两次光刻和一次干法刻蚀即可实现两种不同深度的浅沟槽，能够简化工艺流程降低工艺成本。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (9)

1.一种双浅沟槽隔离形成方法，所述双浅沟槽隔离结构包括具有第一预定深度的第一浅沟槽和具有第二预定深度的第二浅沟槽，其中，第二预定深度大于第一预定深度；其特征在于，包括如下步骤：
步骤S1：提供相关介质薄膜层和掩膜层生长工艺后的晶圆衬底，在晶圆衬底的第一浅沟槽区域覆盖第一光刻胶，进行第一次光刻工艺以图形化所述第一光刻胶；其中，所述第一光刻胶的厚度由所述第一浅沟槽和所述第二浅沟槽的预定深度差值决定；
步骤S2：在所述步骤S1形成的具有图形化的第一光刻胶层的整个晶圆衬底表面生长一层氧化硅薄膜层；
步骤S3：在所述的氧化硅层上沉积第二光刻胶层，并以所述的氧化硅薄膜层为光刻停止层，进行第二次光刻工艺，以将所述第二光刻胶层覆盖在所有非沟槽区域；其中，所述的所有非沟槽区域为除去第一浅沟槽区域和第二浅沟槽区域的所有区域；
步骤S4：以所述图形化后的第二光刻胶层为掩膜，进行干法刻蚀，以得到两种位于所述介质层中且具有不同深度的第一浅沟槽和第二浅沟槽。
2.根据权利要求1中所述双浅沟槽隔离形成方法，其特征在于，所述步骤S4具体包括如下步骤：
步骤S41：以图形化后第二光刻胶为掩模，进行干法刻蚀将第二浅沟槽区域的氧化硅层刻掉，并打开所述掩膜层；在这个过程中，所述第一浅沟槽区域的第二光刻胶将被消耗；继续往下刻蚀，所述第一浅沟槽区域的氧化硅层刻掉，并且，所述掩膜层也被打开；
步骤S42：去除所述掩膜层表面的所有光刻胶和氧化硅薄膜层；
步骤S43：以所述掩模层，对第一浅沟槽和第二浅沟槽继续进行刻蚀，最终实现双浅沟槽隔离结构。
3.根据权利要求2中所述双浅沟槽隔离形成方法，其特征在于，所述掩膜层为氧化硅薄膜层。
4.根据权利要求1中所述双浅沟槽隔离形成方法，其特征在于，所述第一光刻胶的厚度还由以所述氮化硅作为掩模的干法刻蚀工艺中的刻蚀速率相关。
5.根据权利要求1中所述双浅沟槽隔离形成方法，其特征在于，所述氧化硅薄膜层的厚度为
6.根据权利要求1中所述双浅沟槽隔离形成方法，其特征在于，所述氧化硅薄膜层的生长方式为低温等离子体增强原子层沉积方式。
7.根据权利要求5中所述双浅沟槽隔离形成方法，其特征在于，所述低温温度范围为50℃～80℃。
8.根据权利要求1中所述双浅沟槽隔离形成方法，其特征在于，所述去除所有的光刻胶采用干法去胶步骤。
9.根据权利要求2中所述双浅沟槽隔离形成方法，其特征在于，所述在步骤43中对所述第一浅沟槽和第二浅沟槽的刻蚀是在同一个干法刻蚀步骤中进行的。
CN201510460278.1A 2015-07-30 2015-07-30 一种双浅沟槽隔离形成方法 Active CN105161450B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510460278.1A CN105161450B (zh) 2015-07-30 2015-07-30 一种双浅沟槽隔离形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510460278.1A CN105161450B (zh) 2015-07-30 2015-07-30 一种双浅沟槽隔离形成方法

Publications (2)

Publication Number Publication Date
CN105161450A true CN105161450A (zh) 2015-12-16
CN105161450B CN105161450B (zh) 2018-08-28

Family

ID=54802267

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510460278.1A Active CN105161450B (zh) 2015-07-30 2015-07-30 一种双浅沟槽隔离形成方法

Country Status (1)

Country Link
CN (1) CN105161450B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107424993A (zh) * 2016-04-29 2017-12-01 格罗方德半导体公司 用于共用衬底的电路的隔离结构
CN107527860A (zh) * 2017-08-29 2017-12-29 上海华力微电子有限公司 一种改善闪存单元过擦除问题的方法
CN108400127A (zh) * 2018-03-07 2018-08-14 云谷（固安）科技有限公司 制造电容器的方法
CN110364525A (zh) * 2018-04-10 2019-10-22 世界先进积体电路股份有限公司 半导体结构及其制造方法
CN112018026B (zh) * 2020-10-16 2021-02-05 晶芯成(北京)科技有限公司 一种沟槽的形成方法
US11158533B2 (en) 2018-11-07 2021-10-26 Vanguard International Semiconductor Corporation Semiconductor structures and fabrication method thereof
CN116130918A (zh) * 2023-02-20 2023-05-16 中国电子科技集团公司第三十八研究所 硅基微同轴威尔金森功分器结构及其一体化制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070066030A1 (en) * 2005-09-20 2007-03-22 Dongbuanam Semiconductor Inc. Method of manufacturing an isolation layer of a flash memory
CN102282666A (zh) * 2009-01-16 2011-12-14 密克罗奇普技术公司 多深度浅沟槽隔离工艺
US20130217173A1 (en) * 2012-02-22 2013-08-22 Omnivision Technologies, Inc. Methods of forming varying depth trenches in semiconductor devices
US20150132919A1 (en) * 2013-11-14 2015-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Photomask and method for forming dual sti structure by using the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070066030A1 (en) * 2005-09-20 2007-03-22 Dongbuanam Semiconductor Inc. Method of manufacturing an isolation layer of a flash memory
CN102282666A (zh) * 2009-01-16 2011-12-14 密克罗奇普技术公司 多深度浅沟槽隔离工艺
US20130217173A1 (en) * 2012-02-22 2013-08-22 Omnivision Technologies, Inc. Methods of forming varying depth trenches in semiconductor devices
US20150132919A1 (en) * 2013-11-14 2015-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Photomask and method for forming dual sti structure by using the same

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107424993A (zh) * 2016-04-29 2017-12-01 格罗方德半导体公司 用于共用衬底的电路的隔离结构
CN107527860A (zh) * 2017-08-29 2017-12-29 上海华力微电子有限公司 一种改善闪存单元过擦除问题的方法
CN108400127A (zh) * 2018-03-07 2018-08-14 云谷（固安）科技有限公司 制造电容器的方法
CN110364525A (zh) * 2018-04-10 2019-10-22 世界先进积体电路股份有限公司 半导体结构及其制造方法
CN110364525B (zh) * 2018-04-10 2021-10-08 世界先进积体电路股份有限公司 半导体结构及其制造方法
US11158533B2 (en) 2018-11-07 2021-10-26 Vanguard International Semiconductor Corporation Semiconductor structures and fabrication method thereof
CN112018026B (zh) * 2020-10-16 2021-02-05 晶芯成(北京)科技有限公司 一种沟槽的形成方法
CN116130918A (zh) * 2023-02-20 2023-05-16 中国电子科技集团公司第三十八研究所 硅基微同轴威尔金森功分器结构及其一体化制备方法
CN116130918B (zh) * 2023-02-20 2024-04-16 中国电子科技集团公司第三十八研究所 硅基微同轴威尔金森功分器结构及其一体化制备方法

Also Published As

Publication number Publication date
CN105161450B (zh) 2018-08-28

Similar Documents

Publication Publication Date Title
US7807532B2 (en) Method and structure for self aligned formation of a gate polysilicon layer
CN105161450A (zh) 一种双浅沟槽隔离形成方法
JP4282692B2 (ja) 半導体装置の製造方法
KR100741876B1 (ko) 디보트가 방지된 트렌치 소자분리막이 형성된 반도체 소자의 제조 방법
CN101930941A (zh) 浅沟槽隔离结构的制造方法
US20190013204A1 (en) Method of fabricating buried word line and gate on finfet
KR101205066B1 (ko) 반도체 소자의 소자 분리 방법
KR19980063317A (ko) 반도체장치의 소자분리방법
CN105633021A (zh) 半导体元件的制造方法
CN104134628A (zh) 一种浅沟槽隔离结构的制造方法
CN102130036B (zh) 浅沟槽隔离结构制作方法
US6391739B1 (en) Process of eliminating a shallow trench isolation divot
TW201436099A (zh) 保護週邊半導體元件之結構與方法
US6649486B1 (en) Method to form shallow trench isolations
CN103208454B (zh) 实现浅沟道隔离的工艺方法
US7981802B2 (en) Method for manufacturing shallow trench isolation layer of semiconductor device
KR20010008607A (ko) 반도체장치의 소자분리막 형성방법
US10141194B1 (en) Manufacturing method of semiconductor structure
KR20080000785A (ko) 낸드 플래시 메모리 소자의 제조 방법
KR100466024B1 (ko) 셀로우 트렌치 소자분리막의 제조 방법
CN105719996A (zh) 半导体结构的形成方法
KR101030298B1 (ko) 스택 게이트형 플래쉬 메모리 소자의 제조 방법
TW409346B (en) Process avoiding generation of recess in the corner of shallow trench isolation
KR101161661B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100561974B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant