CN110364525A - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体结构及其制造方法，包括：一基板，包括一第一区域与一第二区域；一第一沟槽，形成于该基板中，位于该第一区域，由一第一突出结构所包围；一第二沟槽，形成于该基板中，位于该第二区域，由一第二突出结构所包围，其中该第二沟槽的深度大于该第一沟槽的深度；一第一氧化硅层，形成于该第一突出结构的顶部；一第二氧化硅层，形成于该第二突出结构的顶部；一第一介电层，形成于该第一氧化硅层上；以及一第二介电层，形成于该第二氧化硅层上，其中该第一介电层的厚度大于该第二介电层的厚度。

Description

半导体结构及其制造方法
技术领域
本发明有关于一种半导体结构，特别是有关于一种在低压区与高压区具有不同厚度氮化硅层的半导体结构及其制造方法。
背景技术
对于高压(high voltage)元件来说，制作较深的沟槽是必要的，以有效提升其崩溃电压。然而，对于低压(low voltage)元件来说，由于低压元件的接面较浅，若此时沟槽深度深，则后续在进行注入制程时，势必针对基板更深的位置进行注入，然而，此种深度注入的制程条件并不易控制，且由于深沟槽的填入制程并不易进行，须将低压元件间的沟槽开口进一步扩大。种种显示，单一深度的沟槽结构已不符合高、低压元件整合制程的需求。然而，目前业界常使用制作不同深度沟槽的方法，均需配合多重的制程步骤(多次黄光、多次蚀刻)方能达成，相当耗费成本。
因此，开发一种简易的、且在低压区与高压区可同时具有不同深度沟槽的半导体结构及相关制造方法是众所期待的。
发明内容
根据本发明的一实施例，提供一种半导体结构。该半导体结构包括：一基板，包括一第一区域与一第二区域；一第一沟槽，形成于该基板中，位于该第一区域，由一第一突出结构所包围；一第二沟槽，形成于该基板中，位于该第二区域，由一第二突出结构所包围，其中该第二沟槽的深度大于该第一沟槽的深度；一第一氧化硅层，形成于该第一突出结构的顶部；一第二氧化硅层，形成于该第二突出结构的顶部；一第一介电层，形成于该第一氧化硅层上；以及一第二介电层，形成于该第二氧化硅层上，其中该第一介电层的厚度大于该第二介电层的厚度。
根据部分实施例，上述基板为一硅基板。
根据部分实施例，上述第一区域为低压元件设置的区域，上述第二区域为高压元件设置的区域。
根据部分实施例，上述第一沟槽为低压元件间的电性隔离，上述第二沟槽为高压元件间的电性隔离。
根据部分实施例，上述第一沟槽的深度与上述第二沟槽的深度的差异大体介于500埃至5,000埃。
根据部分实施例，上述第一介电层与上述第二介电层包括氮化硅或氧化硅。
根据部分实施例，当上述第一介电层与上述第二介电层为氮化硅时，上述第一氧化硅层更包括延伸覆盖上述第一突出结构的部分侧壁，上述第二氧化硅层更包括延伸覆盖上述第二突出结构的部分侧壁。
根据部分实施例，上述第二突出结构的顶部与侧壁的连接部分的曲率半径大于上述第一突出结构的顶部与侧壁的连接部分的曲率半径。
根据部分实施例，上述第一介电层的厚度与上述第二介电层的厚度的差异大体介于300埃至1,000埃。
根据本发明的一实施例，提供一种半导体结构的制造方法。该制造方法包括：提供一基板，该基板包括一第一区域与一第二区域；形成一氧化硅层于该基板上；形成一介电层于该氧化硅层上，其中位于该基板的该第一区域的该介电层的厚度大于位于该基板的该第二区域的该介电层的厚度；以及实施一蚀刻制程，对该介电层进行蚀刻，穿过该氧化硅层至该基板，以于该基板的该第一区域中，形成一第一沟槽，由一第一突出结构所包围，于该基板的该第二区域中，形成一第二沟槽，由一第二突出结构所包围，其中该第二沟槽的深度大于该第一沟槽的深度，其中位于该第一突出结构的顶部的该氧化硅层定义为一第一氧化硅层，位于该第二突出结构的顶部的该氧化硅层定义为一第二氧化硅层。
根据部分实施例，上述蚀刻制程的蚀刻气体包括六氟化硫、甲烷与氮气的组合或六氟化硫、甲烷、氮气与氧气的组合。
根据部分实施例，上述介电层与上述基板的蚀刻选择比大体介于1：4至1：10。
根据部分实施例，当上述介电层为氮化硅时，更包括实施一氧化制程，以使上述第一氧化硅层延伸覆盖上述第一突出结构的部分侧壁，使上述第二氧化硅层延伸覆盖上述第二突出结构的部分侧壁。
本发明在低压区与高压区制作出厚度不同的氮化硅层(即，于低压区制作厚度较厚的氮化硅层、于高压区制作厚度较薄的氮化硅层)，后续再配合具备特定蚀刻条件(例如氮化硅层对硅基板的蚀刻选择比)的单一蚀刻步骤，即能同时在低压区获得深度较浅的沟槽，又能在高压区获得深度较深的沟槽。
此外，在后续进行氧化制程时(可于化学机械研磨(CMP)制程之前或之后进行)，由于低压区的氮化硅层较厚，高压区的氮化硅层较薄，使得低压区沟槽的圆化效应(roundingeffect)较不明显，高压区沟槽则呈现较明显的圆化效应，而此不同程度的圆化效应，恰好分别对于低压元件与高压元件有着不同面向的贡献。对于低压元件来说，较低的圆化效应，可维持元件通道的有效宽度，得到高的饱和区漏极电流(saturation-region draincurrent，Idsat)，而对于高压元件来说，较高的圆化效应，则可提升相关结构于整片晶圆中的均匀性，增加元件匹配性。
因此，本发明在低压区与高压区制作出不同深度的沟槽的同时，又能提升低压元件与高压元件分别在结构及电性上的优势。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附的图式，作详细说明如下。
附图说明
图1是根据本发明的一实施例，一种半导体结构的剖面示意图；
图2A-图2E图是根据本发明的一实施例，一种半导体结构制造方法的剖面示意图。
图3是根据本发明的一实施例，一种半导体结构的剖面示意图；
图4A-图4E是根据本发明的一实施例，一种半导体结构制造方法的剖面示意图。
符号说明：
10 半导体结构；
12 基板；
14 第一沟槽；
16 第一突出结构；
18 第二沟槽；
20 第二突出结构；
22 第一氧化硅层；
24 第二氧化硅层；
25 氧化硅层；
26 第一介电层；
28 第二介电层；
29 介电层；
30 基板的第一区域；
32 基板的第二区域；
34 第一突出结构的顶部；
36 第二突出结构的顶部；
38 图案化光阻层；
40 第一突出结构的侧壁；
42 第二突出结构的侧壁；
44 第一突出结构的顶部与侧壁的连接部分；
46 第二突出结构的顶部与侧壁的连接部分；
H1 第一沟槽的深度；
H2 第二沟槽的深度；
R1 第一突出结构的顶部与侧壁的连接部分的曲率半径；
R2 第二突出结构的顶部与侧壁的连接部分的曲率半径；
T1 第一介电层的厚度；
T2 第二介电层的厚度。
具体实施方式
请参阅图1，根据本发明的一实施例，提供一种半导体结构10。图1为半导体结构10的剖面示意图。
如图1所示，在本实施例中，半导体结构10包括基板12、第一沟槽14、第一突出结构16、第二沟槽18、第二突出结构20、第一氧化硅层22、第二氧化硅层24、第一介电层26、以及第二介电层28。基板12包括第一区域30与第二区域32。第一沟槽14形成于基板12中，位于第一区域30，由第一突出结构16所包围。第二沟槽18形成于基板12中，位于第二区域32，由第二突出结构20所包围。值得注意的是，第二沟槽18的深度H2大于第一沟槽14的深度H1。第一氧化硅层22形成于第一突出结构16的顶部34。第二氧化硅层24形成于第二突出结构20的顶部36。第一介电层26形成于第一氧化硅层22上。第二介电层28形成于第二氧化硅层24上。值得注意的是，第一介电层26的厚度T1大于第二介电层28的厚度T2。
在部分实施例中，基板12可为硅基板。
在部分实施例中，第一区域30可为低压(low voltage)元件设置的区域，第二区域32可为高压(high voltage)元件设置的区域。
在部分实施例中，第一沟槽14可为低压元件间的电性隔离(electricalisolation)，第二沟槽18可为高压元件间的电性隔离。
在部分实施例中，第一沟槽14的深度H1与第二沟槽18的深度H2的差异大体介于500埃至5,000埃。
在部分实施例中，第一介电层26与第二介电层28可包括氮化硅或氧化硅。
在本实施例中，第一介电层26与第二介电层28为氧化硅。
在部分实施例中，第一介电层26的厚度T1与第二介电层28的厚度T2的差异大体介于300埃至1,000埃。
请参阅图2A-图2E，根据本发明的一实施例，提供一种半导体结构10的制造方法。图2A-图2E为半导体结构10制造方法的剖面示意图。
如图2A所示，提供基板12。基板12包括第一区域30与第二区域32。
在部分实施例中，基板12可为硅基板。
在部分实施例中，第一区域30可为低压元件设置的区域，第二区域32可为高压元件设置的区域。
之后，形成氧化硅层25于基板12上。
之后，形成介电层29于氧化硅层25上。
在部分实施例中，介电层29可包括氮化硅或氧化硅。
在本实施例中，介电层29为氧化硅。
之后，图案化介电层29，以形成位于基板12的第一区域30的第一介电层26以及位于基板12的第二区域32的第二介电层28。值得注意的是，第一介电层26的厚度T1大于第二介电层28的厚度T2，如图2B所示。
在部分实施例中，第一介电层26的厚度T1与第二介电层28的厚度T2的差异大体介于300埃至1,000埃。
之后，形成图案化光阻层38于第一介电层26与第二介电层28上，如图2C所示。
之后，以图案化光阻层38为罩幕，实施蚀刻制程，对第一介电层26与第二介电层28进行蚀刻，穿过氧化硅层25至基板12，以于基板12的第一区域30中，形成第一沟槽14，由第一突出结构16所包围，于基板12的第二区域32中，形成第二沟槽18，由第二突出结构20所包围。值得注意的是，第二沟槽18的深度H2大于第一沟槽14的深度H1。并将位于第一突出结构16的顶部34的氧化硅层定义为第一氧化硅层22，将位于第二突出结构20的顶部36的氧化硅层定义为第二氧化硅层24，如图2D所示。
在部分实施例中，上述蚀刻制程的蚀刻气体可包括六氟化硫、甲烷与氮气的组合或六氟化硫、甲烷、氮气与氧气的组合。
在部分实施例中，第一介电层26与第二介电层28对基板12的蚀刻选择比大体介于1：4至1：10。
在部分实施例中，第一沟槽14可为低压元件间的电性隔离，第二沟槽18可为高压元件间的电性隔离。
在部分实施例中，第一沟槽14的深度H1与第二沟槽18的深度H2的差异大体介于500埃至5,000埃。
之后，移除图案化光阻层38，如图2E所示。至此，即完成本实施例半导体结构10的制作。
请参阅图3，根据本发明的一实施例，提供一种半导体结构10。图3为半导体结构10的剖面示意图。
如图3所示，在本实施例中，半导体结构10包括基板12、第一沟槽14、第一突出结构16、第二沟槽18、第二突出结构20、第一氧化硅层22、第二氧化硅层24、第一介电层26、以及第二介电层28。基板12包括第一区域30与第二区域32。第一沟槽14形成于基板12中，位于第一区域30，由第一突出结构16所包围。第二沟槽18形成于基板12中，位于第二区域32，由第二突出结构20所包围。值得注意的是，第二沟槽18的深度H2大于第一沟槽14的深度H1。第一氧化硅层22形成于第一突出结构16的顶部34。第二氧化硅层24形成于第二突出结构20的顶部36。第一介电层26形成于第一氧化硅层22上。第二介电层28形成于第二氧化硅层24上。值得注意的是，第一介电层26的厚度T1大于第二介电层28的厚度T2。
在部分实施例中，基板12可为硅基板。
在部分实施例中，第一区域30可为低压(low voltage)元件设置的区域，第二区域32可为高压(high voltage)元件设置的区域。
在部分实施例中，第一沟槽14可为低压元件间的电性隔离(electricalisolation)，第二沟槽18可为高压元件间的电性隔离。
在部分实施例中，第一沟槽14的深度H1与第二沟槽18的深度H2的差异大体介于500埃至5,000埃。
在部分实施例中，第一介电层26与第二介电层28可包括氮化硅或氧化硅。
在本实施例中，第一介电层26与第二介电层28为氮化硅。
在本实施例中，第一氧化硅层22更包括延伸覆盖第一突出结构16的一部分的侧壁40，第二氧化硅层24更包括延伸覆盖第二突出结构20的一部分的侧壁42。值得注意的是，第二突出结构20的顶部36与侧壁42的连接部分46的曲率半径R2大于第一突出结构16的顶部34与侧壁40的连接部分44的曲率半径R1。
在部分实施例中，第一介电层26的厚度T1与第二介电层28的厚度T2的差异大体介于300埃至1,000埃。
请参阅图4A-图4E，根据本发明的一实施例，提供一种半导体结构10的制造方法。图4A-图4E为半导体结构10制造方法的剖面示意图。
如图4A所示，提供基板12。基板12包括第一区域30与第二区域32。
在部分实施例中，基板12可为硅基板。
在部分实施例中，第一区域30可为低压元件设置的区域，第二区域32可为高压元件设置的区域。
之后，形成氧化硅层25于基板12上。
之后，形成介电层29于氧化硅层25上。
在部分实施例中，介电层29可包括氮化硅或氧化硅。
在本实施例中，介电层29为氮化硅。
之后，图案化介电层29，以形成位于基板12的第一区域30的第一介电层26以及位于基板12的第二区域32的第二介电层28。值得注意的是，第一介电层26的厚度T1大于第二介电层28的厚度T2，如图4B所示。
在部分实施例中，第一介电层26的厚度T1与第二介电层28的厚度T2的差异大体介于300埃至1,000埃。
之后，形成图案化光阻层38于第一介电层26与第二介电层28上，如图4C所示。
之后，以图案化光阻层38为罩幕，实施蚀刻制程，对第一介电层26与第二介电层28进行蚀刻，穿过氧化硅层25至基板12，以于基板12的第一区域30中，形成第一沟槽14，由第一突出结构16所包围，于基板12的第二区域32中，形成第二沟槽18，由第二突出结构20所包围。值得注意的是，第二沟槽18的深度H2大于第一沟槽14的深度H1。并将位于第一突出结构16的顶部34的氧化硅层定义为第一氧化硅层22，将位于第二突出结构20的顶部36的氧化硅层定义为第二氧化硅层24，如图4D所示。
在部分实施例中，上述蚀刻制程的蚀刻气体可包括六氟化硫、甲烷与氮气的组合或六氟化硫、甲烷、氮气与氧气的组合。
在部分实施例中，第一介电层26与第二介电层28对基板12的蚀刻选择比大体介于1：4至1：10。
在部分实施例中，第一沟槽14可为低压元件间的电性隔离，第二沟槽18可为高压元件间的电性隔离。
在部分实施例中，第一沟槽14的深度H1与第二沟槽18的深度H2的差异大体介于500埃至5,000埃。
之后，移除图案化光阻层38。
在本实施例中，更包括实施氧化制程，以使第一氧化硅层22延伸覆盖第一突出结构16的一部分的侧壁40，使第二氧化硅层24延伸覆盖第二突出结构20的一部分的侧壁42。值得注意的是，第二突出结构20的顶部36与侧壁42的连接部分46的曲率半径R2大于第一突出结构16的顶部34与侧壁40的连接部分44的曲率半径R1，如图4E所示。至此，即完成本实施例半导体结构10的制作。
本发明在低压区与高压区制作出厚度不同的氮化硅层(即，于低压区制作厚度较厚的氮化硅层、于高压区制作厚度较薄的氮化硅层)，后续再配合具备特定蚀刻条件(例如氮化硅层对硅基板的蚀刻选择比)的单一蚀刻步骤，即能同时在低压区获得深度较浅的沟槽，又能在高压区获得深度较深的沟槽。
此外，在后续进行氧化制程时(可于化学机械研磨(CMP)制程之前或之后进行)，由于低压区的氮化硅层较厚，高压区的氮化硅层较薄，使得低压区沟槽的圆化效应(roundingeffect)较不明显，高压区沟槽则呈现较明显的圆化效应，而此不同程度的圆化效应，恰好分别对于低压元件与高压元件有着不同面向的贡献。对于低压元件来说，较低的圆化效应，可维持元件通道的有效宽度，得到高的饱和区漏极电流(saturation-region draincurrent，Idsat)，而对于高压元件来说，较高的圆化效应，则可提升相关结构于整片晶圆中的均匀性，增加元件匹配性。
因此，本发明在低压区与高压区制作出不同深度的沟槽的同时，又能提升低压元件与高压元件分别在结构及电性上的优势。
虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当以本发明权利要求范围所界定者为准。

Claims (18)

1.一种半导体结构，其特征在于，所述的半导体结构包括：
一基板，包括一第一区域与一第二区域；
一第一沟槽，形成于所述基板中，位于所述第一区域，由一第一突出结构所包围；以及
一第二沟槽，形成于所述基板中，位于所述第二区域，由一第二突出结构所包围，其中所述第二沟槽的深度大于所述第一沟槽的深度，其中所述第二突出结构的顶部与侧壁的连接部分的曲率半径大于所述第一突出结构的顶部与侧壁的连接部分的曲率半径。
2.如权利要求1所述的半导体结构，其特征在于，所述基板为一硅基板。
3.如权利要求1所述的半导体结构，其特征在于，所述第一区域为低压元件设置的区域，所述第二区域为高压元件设置的区域。
4.如权利要求1所述的半导体结构，其特征在于，所述第一沟槽为低压元件间的电性隔离，所述第二沟槽为高压元件间的电性隔离。
5.如权利要求1所述的半导体结构，其特征在于，所述第一沟槽的深度与所述第二沟槽的深度的差异大体介于500埃至5,000埃。
6.如权利要求1所述的半导体结构，其特征在于，所述半导体结构更包括一第一氧化硅层，形成于所述第一突出结构的所述顶部，以及一第二氧化硅层，形成于所述第二突出结构的所述顶部。
7.如权利要求6所述的半导体结构，其特征在于，所述半导体结构更包括一第一介电层，形成于所述第一氧化硅层上，以及一第二介电层，形成于所述第二氧化硅层上，其中所述第一介电层的厚度大于所述第二介电层的厚度。
8.如权利要求7所述的半导体结构，其特征在于，所述第一介电层与所述第二介电层包括氮化硅或氧化硅。
9.如权利要求8所述的半导体结构，其特征在于，当所述第一介电层与所述第二介电层为氮化硅时，所述第一氧化硅层更包括延伸覆盖所述第一突出结构的部分侧壁，所述第二氧化硅层更包括延伸覆盖所述第二突出结构的部分侧壁。
10.如权利要求7所述的半导体结构，其特征在于，所述第一介电层的厚度与所述第二介电层的厚度的差异大体介于300埃至1,000埃。
11.一种半导体结构的制造方法，其特征在于，所述的半导体结构的制造方法包括：
提供一基板，所述基板包括一第一区域与一第二区域；
形成一氧化硅层于所述基板上；
形成一介电层于所述氧化硅层上，其中位于所述基板的所述第一区域的所述介电层的厚度大于位于所述基板的所述第二区域的所述介电层的厚度；以及
实施一蚀刻制程，对所述介电层进行蚀刻，穿过所述氧化硅层至所述基板，以于所述基板的所述第一区域中，形成一第一沟槽，由一第一突出结构所包围，于所述基板的所述第二区域中，形成一第二沟槽，由一第二突出结构所包围，其中所述第二沟槽的深度大于所述第一沟槽的深度，其中位于所述第一突出结构的顶部的所述氧化硅层定义为一第一氧化硅层，位于所述第二突出结构的顶部的所述氧化硅层定义为一第二氧化硅层。
12.如权利要求11所述的半导体结构的制造方法，其特征在于，位于所述基板的所述第一区域的所述介电层的厚度与位于所述基板的所述第二区域的所述介电层的厚度的差异大体介于300埃至1,000埃。
13.如权利要求11所述的半导体结构的制造方法，其特征在于，所述蚀刻制程的蚀刻气体包括六氟化硫、甲烷与氮气的组合或六氟化硫、甲烷、氮气与氧气的组合。
14.如权利要求11所述的半导体结构的制造方法，其特征在于，所述介电层与所述基板的蚀刻选择比大体介于1：4至1：10。
15.如权利要求11所述的半导体结构的制造方法，其特征在于，所述第一沟槽的深度与所述第二沟槽的深度的差异大体介于500埃至5,000埃。
16.如权利要求11所述的半导体结构的制造方法，其特征在于，所述介电层包括氮化硅或氧化硅。
17.如权利要求16所述的半导体结构的制造方法，其特征在于，当所述介电层为氮化硅时，更包括实施一氧化制程，以使所述第一氧化硅层延伸覆盖所述第一突出结构的部分侧壁，使所述第二氧化硅层延伸覆盖所述第二突出结构的部分侧壁。
18.如权利要求17所述的半导体结构的制造方法，其特征在于，所述第二突出结构的所述顶部与所述侧壁的连接部分的曲率半径大于所述第一突出结构的所述顶部与所述侧壁的连接部分的曲率半径。
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