KR100672155B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, HBr 및 O2를 이용하여 반도체 기판을 식각하여 트렌치를 형성함으로써, 슬로프(slope)한 트렌치 프로파일을 형성할 수 있고, ISO(ISOlation) 갭필(gap-fill)이 용이하여 보이드(void)가 발생하지 않는다. 이로 인하여, 소자의 신뢰성 확보가 가능하고, 수율 향상도 기대할 수 있는 효과가 있다.
소자분리막, 하드 마스크, HBr 및 O₂가스

Description

반도체 소자의 소자분리막 형성방법{Method of forming a Isolation in a semiconductor device}
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 패드 산화막
104 : 패드 질화막 106 : 하드 마스크
108 : 포토레지스트 110 : 트렌치
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 특히, 슬로프 (slope)한 프로파일을 갖는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 액티브 영역과 필드 영역을 확정하 는 소자와 소자 사이들을 분리하기 위해 소자분리막을 형성한다. 소자분리막은 반도체 소자의 고집적화에 따라 근래에는 반도체 기판의 소정 영역에 트렌치를 형성한 후 절연막을 매립하는 STI 공정을 이용한다. STI 공정을 이용한 소자분리막 형성방법을 개략적으로 설명하면 다음과 같다.
반도체 기판 상부에 패드 산화막, 패드 질화막 및 하드 마스크를 순차적으로 형성한 후, 하드 마스크 상부에 포토레지스트 패턴을 형성한다. 포토레지스트 패턴을 식각 마스크로 하여 하드 마스크, 패드 질화막 및 패드 산화막을 식각한 후, 포토레지스트 패턴을 제거한다.
이어서, Cl2, HBr 및 O2를 사용하여 반도체 기판을 식각하여 트렌치를 형성한다. 트렌치 측벽에 측벽 산화막을 형성한 후, 트렌치가 매립되도록 전면에 절연 물질을 증착한다. 절연 물질을 패드 질화막이 노출되도록 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시한 후, 패드 질화막을 제거하여 소자분리막을 형성한다.
그러나, 상술한 바와 같이 소자분리막을 형성하면, Cl2가 반도체 기판과 반응하였을 때 기화될 수 있는 온도가 58℃로 낮아 증발되기 쉬우므로 88도 이상의 기울기를 갖는 버티컬(Vertical)한 프로파일이 형성되고, 버텀(bottom) 부분에 보잉(bowing)이 발생하여 트렌치 내에 절연 물질을 증착할 경우 완전한 갭필(gap-fill)이 용이하지 않아 보이드(void)가 생기게 된다. 이러한 보이드는 후속 공정 단계에서 게이트 형성을 위해 폴리실리콘막을 증착할 때, 브리지(bridege)를 유발 하여 소자의 동작을 방해하는 문제가 생길 가능성이 높다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 슬로프(slope)한 트렌치 프로파일을 형성하고, 갭필이 용이하여 보이드가 발생하지 않는 반도체 소자의 소자분리막 형성방법을 제공하는데 있다.
본 발명의 일 실시예에 따른 반도체 소자의 소자분리막 형성방법은, 반도체 기판 상부에 패드 산화막, 패드 질화막 및 하드 마스크를 순차적으로 증착하는 단계와, 상기 하드 마스크, 패드 질화막 및 패드 산화막을 선택적으로 식각하는 단계와, HBr 및 O2를 이용하여 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 측벽에 측벽 산화막을 형성하는 단계와, 상기 트렌치를 매립하여 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 패드 산화막(102), 패드 질화막(104) 및 하드 마스크(106)를 순차적으로 형성한다. 이때, 하드 마스크(106)는 산화막, 산화질화막, 질화막등으로 형성한다. 하드 마스크(106) 상부에 포토레지스트 패턴(108)을 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(108)을 식각 마스크로 하여 하드 마스크(106), 패드 질화막(104) 및 패드 산화막(102)을 식각한다. 이때, 하드 마스크(106) 식각시 RIE(Reactive Ion Etching), ME-RIE(Magnetron Enhanced Reactive Ion Etching), ICP(Inductively Coupled Plasma), ECR(Electron Cyclotron Resonance), Helicon등 플라즈마(plasma) 타입과 상관없이 모든 종류의 식각 장비를 사용한다.
도 1c를 참조하면, 포토레지스트 패턴(108)을 제거한 후, 하드 마스크(106)를 식각 마스크로 하여 반도체 기판(100)을 소정의 깊이까지 식각하여 트렌치(110)를 형성한다. 이때, 반도체 기판(100) 식각은 HBr 및 O2를 이용하여 식각하고, RIE, ME-RIE, ICP, ECR, Helicon등 플라스마 타입과 상관없이 모든 종류의 식각 장비를 이용하여 실시한다.
여기서, Br이 반도체 기판과 반응하였을 때 기화될 수 있는 온도가 154℃로 높기 때문에 기존의 Cl2에 비해 증발되기 어려우므로 트렌치 측벽에 남아 있으면서 82도 내지 86도의 기울기를 갖는 슬로프한 프로파일이 형성되도록 한다.
한편, 반도체 기판(100)을 식각하여 트렌치(110) 형성 공정시 반도체 기판(100) 탑 코너가 라운드하게 형성될 수 있고, 라운드하게 형성되지 않을 수 있다. 따라서, 반도체 기판(100) 식각 공정에 의해 발생하는 반도체 기판(100) 탑 코너의 라운드 유,무에 상관없이 HBr 및 O2를 이용하여 트렌치(110)를 형성한다. 또한, 반도체 기판(100) 식각시 반도체 기판(100)의 산화를 방지하기 위하여 바이어스(bias) 파워를 100W 내지 1000W로 인가한다.
또한, HBr 및 O2 는 일반적인 STI(Shallow Trench Isolation) 또는 자기정렬 STI(Self Align Shallow Trench Isolation) 형성 방법에 적용되기도 하고, 일정한 깊이를 갖는 싱글트렌치 형성방법과 서로 다른 깊이를 갖는 멀티트렌치 형성방법에도 적용된다.
이후, 트렌치(110) 측벽에 측벽 산화막(미도시)을 형성한 후, 트렌치(110)가 매립되도록 전면에 절연 물질(미도시)을 증착한다. 절연 물질을 패드 질화막(104)이 노출되도록 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시한 후, 패드 질화막(104)을 제거하여 소자분리막을 형성한다. 이때, 절연 물질은 HDP(High Density Plasma) 산화막으로 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, HBr 및 O2를 이용하여 슬로프한 트렌치 프로파일을 형성함으로써, ISO 갭필이 용이하여 보이드가 발생하지 않는다. 이로 인하여 ISO 모듈 공정 셋업(set-up)으로 소자의 신뢰성 확보가 가능하고, 수율 향상도 기대할 수 있는 효과가 있다.

Claims (6)

  1. 반도체 기판 상부에 패드 산화막, 패드 질화막 및 하드 마스크를 순차적으로 증착하는 단계;
    상기 하드 마스크, 패드 질화막 및 패드 산화막을 선택적으로 식각하는 단계;
    HBr 및 O2를 이용하여 상기 반도체 기판을 식각하여 측벽이 슬로프한 트렌치를 형성하는 단계;
    상기 트렌치 측벽에 측벽 산화막을 형성하는 단계; 및
    상기 트렌치를 매립하여 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법.
  2. 제1항에 있어서, 상기 하드 마스크는 산화막, 산화질화막 혹은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제1항에 있어서, 상기 트렌치는 상기 반도체 기판 식각 공정시 상기 반도체 기판 탑 코너의 라운드 유,무에 상관없이 HBr 및 O2를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제1항에 있어서, 상기 트렌치는 상기 반도체 기판의 산화를 방지하기 위하여 바이어스 파워를 100W 내지 1000W로 인가하여 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제1항에 있어서, 상기 트렌치는 일정한 깊이를 갖는 싱글트렌치 및 서로 다른 깊이를 갖는 멀티트렌치를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제1항에 있어서, 상기 소자분리막은
    상기 트렌치가 매립되도록 전면에 절연 물질을 증착하는 단계;
    상기 패드 질화막이 노출되도록 화학적 기계적 연마 공정을 수행하는 단계;
    상기 패드 질화막을 제거하는 단계로 이루어짐을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100951566B1 (ko) * 2007-03-15 2010-04-09 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조 방법
US8329578B2 (en) * 2009-03-27 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Via structure and via etching process of forming the same
CN102054737A (zh) * 2009-10-28 2011-05-11 上海华虹Nec电子有限公司 宽深沟槽介质填充的制作工艺方法
CN103187352A (zh) * 2011-12-29 2013-07-03 无锡华润上华科技有限公司 半导体器件的制作方法
CN102610552A (zh) * 2012-03-14 2012-07-25 上海华力微电子有限公司 一种使用金属硬掩膜提高sti特性的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801083A (en) * 1997-10-20 1998-09-01 Chartered Semiconductor Manufacturing, Ltd. Use of polymer spacers for the fabrication of shallow trench isolation regions with rounded top corners
US6372601B1 (en) * 1998-09-03 2002-04-16 Micron Technology, Inc. Isolation region forming methods
US6225187B1 (en) * 1999-02-12 2001-05-01 Nanya Technology Corporation Method for STI-top rounding control
TW525260B (en) * 1999-08-02 2003-03-21 Taiwan Semiconductor Mfg Shallow trench isolation pull-back process
US6890859B1 (en) * 2001-08-10 2005-05-10 Cypress Semiconductor Corporation Methods of forming semiconductor structures having reduced defects, and articles and devices formed thereby
US6972241B2 (en) * 2004-01-20 2005-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming an STI feature to avoid electrical charge leakage

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