KR100760829B1 - 액티브 영역 식각 공정을 이용한 듀얼 트랜치 소자 분리공정 및 플래쉬 메모리 소자의 제조 방법 - Google Patents
액티브 영역 식각 공정을 이용한 듀얼 트랜치 소자 분리공정 및 플래쉬 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100760829B1 KR100760829B1 KR1020060003448A KR20060003448A KR100760829B1 KR 100760829 B1 KR100760829 B1 KR 100760829B1 KR 1020060003448 A KR1020060003448 A KR 1020060003448A KR 20060003448 A KR20060003448 A KR 20060003448A KR 100760829 B1 KR100760829 B1 KR 100760829B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- trench
- insulating material
- film
- substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 66
- 238000002955 isolation Methods 0.000 title claims abstract description 32
- 230000009977 dual effect Effects 0.000 title claims abstract description 24
- 238000005530 etching Methods 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000011810 insulating material Substances 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 239000000126 substance Substances 0.000 claims abstract description 9
- 230000002093 peripheral effect Effects 0.000 claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 27
- 229920005591 polysilicon Polymers 0.000 claims description 27
- 238000000059 patterning Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 액티브 영역 식각 공정을 이용한 듀얼 트랜치 소자 분리 공정 및 플래쉬 메모리 소자의 제조 방법에 관한 것이다. 듀얼 트랜치 소자 분리 공정 방법은 반도체 기판 상에 패드 산화막과 제1 절연 물질막을 형성하고, 제1 절연 물질막과 패드 산화막을 패터닝하고 기판을 식각하여 제1 및 제2 트랜치를 형성한다. 기판 전면에 산화막을 증착하여 제1 및 제2 트랜치를 채우고, 기판 전면을 화학적 기계적 평탄화 공정으로 기판 표면을 평탄화한다. 기판 전면에 제2 절연 물질막을 증착하고 패터닝하여 제2 트랜치가 형성된 영역의 제2 절연 물질막, 제1 절연 물질막 및 패드 산화막을 제거한다. 제2 트랜치가 형성된 영역의 액티브 표면을 식각한다. 제1 트랜치가 형성된 영역의 제2 절연 물질막, 제1 절연 물질막 및 패드 산화막을 제거한다. 이에 따라, 듀얼 트랜치 소자 분리 공정을 이용한 플래쉬 메모리 소자는 메모리 셀 어레이 영역과 주변 영역 사이에 단차를 없앰으로써, 스텝 커버리지가 향상된다.
듀얼 트랜치 소자 분리 공정, 액티브 영역 식각 공정, 플래쉬 메모리 소자, 스텝 커버리지
Description
도 1은 종래의 트랜치 소자 분리 공정에 따른 웨이퍼 단면도를 나타낸다.
도 2는 도 1의 듀얼 트랜치 소자 분리 공정을 적용한 플래쉬 메모리 소자를 설명하는 도면이다.
도 3은 본 발명의 일실시예에 따른 트랜치 소자 분리 공정으로 형성된 웨이퍼의 단면도를 나타낸다.
도 4a 내지 도 4e는 도 3의 듀얼 트랜치 소자 분리 공정을 설명하는 도면들이다.
도 5a 내지 도 5f는 도 4의 듀얼 트랜치 소자 분리 공정을 이용하여 플래쉬 메모리 소자를 제조하는 방법을 설명하는 도면들이다.
본 발명은 반도체 소자의 제조 공정에 관한 것으로, 특히 액티브 영역 식각 공정을 이용한 듀얼 트랜치 소자 분리 공정 및 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 소자 분리막은 LOCOS(LOCal Oxidation of Silicon) 방법, PBL(Poly Buffered Locos) 방법 및 트랜치 소자 분리(Trench Isolation) 방법 등으로 형성시키고 있다.
LOCOS 방법이나 PBL 방법은 열 산화에 의해 산화막을 성장시킨다. 이 방법들은 수직적 절연을 위한 산화시 수평으로의 산화가 일어나기 때문에, 소자 분리막의 반도체 기판내로의 깊이를 깊게 하는데 한계가 있다. 또한 기판 표면 위쪽으로도 소자 분리막이 성장되어 이후의 평탄화 공정에 나쁜 영향을 미친다. 이로 인하여, 고집적 반도체 소자의 제조 공정에 LOCOS 방법이나 PBL 방법을 적용하는 데 어려움이 있다. 이를 해결하기 위하여, 트랜치 소자 분리 공정이 이용된다.
도 1은 종래의 트랜치 소자 분리 공정에 따른 웨이퍼 단면도를 나타낸다. 도 1을 참조하면, 반도체 기판(100)에 서로 다른 깊이의 듀얼 트랜치 분리막(TI-1, TI-2)이 형성되어 있다. 깊게 형성된 트랜치 분리막을 TI-1이라 하고, 얕게 형성된 트랜치 분리막을 TI-2라 한다.
듀얼 트랜치 소자 분리 공정은 반도체 기판(100) 상에 패드 산화막(Pad Oxide)을 성장시킨 후, 절연 물질막(Dielectric Material)을 증착(Deposition)한다. 이 후, 패터닝 및 식각(Pattern and Etch) 공정을 통하여 TI-1과 TI-2가 형성될 부분에서 절연 물질막과 패드 산화막을 제거한 다음에, TI-2의 트랜치 깊이만큼 드러난 기판 표면을 식각하여 트랜치를 형성한다. 이어서, 다시 패터닝 및 식각 공정을 통하여 TI-1이 형성될 부분만을 열고 기판 표면을 식각하여 TI-1의 트랜치 깊 이를 만든다. 이에 따라, TI-1 트랜치와 TI-2 트랜치는 서로 다른 깊이로 형성된다. 이 후, 고밀도 플라즈마 산화막(High Density Plasma Oxide)을 기판 전면에 증착하여 TI-1과 TI-2 트랜치를 채우고, 화학적 물리적 평탄화(Chemical Mechanical Polish, CMP) 공정으로 표면을 평탄화한다.
듀얼 트랜치 소자 분리 공정을 플래쉬 메모리 장치에 적용하면 도 2와 같은 단면도를 갖는다. 플래쉬 메모리 장치는 2개의 폴리실리콘막을 이용하여 플로팅 게이트를 형성하는 트랜지스터들을 포함한다. 도 2를 참조하면, TI-1 및 TI-2 트랜치가 형성된 기판(100) 위로 플래쉬 메모리 장치의 트랜지스터들이 형성되어 있다. TI-1 트랜치들이 형성된 제1 영역(210)의 액티브 영역 위로 제2 폴리실리콘막(202)이 형성되어 있다. TI-2 트랜치들이 형성된 제2 영역(220)의 액티브 영역 위로 제1 폴리실리콘막(201)과 제2 폴리실리콘막(202)이 적층되어 있다. 제1 영역(210)과 제2 영역(220) 사이에는 단차(A)가 생긴다. 이러한 단차(A)는 스텝 커버리지 불량으로 이어진다. 스텝 커버리지 불량은 후속 공정 진행시 브릿지 현상을 유발하는 등 플래쉬 메모리 장치의 수율 저하를 초래하게 된다.
본 발명의 목적은 스텝 커버리지 불량을 개선할 수 있는 듀얼 트랜치 소자 분리 공정 방법을 제공하는 데 있다.
본 발명의 다른 목적은 상기 듀얼 트랜치 소자 분리 공정을 이용한 플래쉬 메모리 소자의 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 듀얼 트랜치 소자 분리 공정 방법은 반도체 기판 상에 패드 산화막과 제1 절연 물질막을 형성하는 (a) 단계와, 제1 절연 물질막과 패드 산화막을 패터닝하고 기판을 식각하여 제1 및 제2 트랜치를 형성하는 (b) 단계와, 기판 전면에 산화막을 증착하여 제1 및 제2 트랜치를 채우고, 기판 전면을 화학적 기계적 평탄화 공정으로 기판 표면을 평탄화하는 (c) 단계와, 기판 전면에 제2 절연 물질막을 증착하고 패터닝하여 제2 트랜치가 형성된 영역의 제2 절연 물질막, 제1 절연 물질막 및 패드 산화막을 제거하는 (d) 단계와, 그리고 상기 제2 트랜치가 형성된 영역의 액티브 표면을 식각하는 (e) 단계를 포함한다.
본 발명의 실시예들에 따라, 듀얼 트랜치 소자 분리 공정 방법은 제1 트랜치가 형성된 영역의 제2 절연 물질막, 제1 절연 물질막 및 패드 산화막을 제거하는 (f) 단계를 더 포함할 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 플래쉬 메모리 소자의 제조 방법은 듀얼 트랜치 소자 분리 공정 방법을 이용하고, 액티브 표면 식각에 따른 Damage를 Release하기위하여 기판 전면에 Thermal Oxidation한 후 이 Thermal Oxide, 제1 트렌치 부분의 제2 절연 물질막 및 기판 전면에서의 일부 STI Oxide를 제거하는 (g) 단계와, 기판 전면에 터널 산화막과 제1 폴리실리콘막을 증착하는 (h) 단계와, 기판 전면을 화학적 기계적 평탄화 공정으로 평탄화하여 제1 트랜치가 형성된 제1 영역에는 제1 절연 물질막과 제1 트랜치의 산화막이 드러나도록 평탄화하고, 제2 트랜치가 형성된 제2 영역에는 상기 제1 폴리실리콘막과 제2 트랜치의 산화막이 드러나도록 평탄화하는 (i) 단계와, 제1 영역의 제1 절연 물질막을 식각한 후 제2 영역의 제1 폴리실리콘막 사이의 제2 트렌치(TI-2)의 산화막을 식각하는 (j) 단계와, 제2 영역 위로 제1 유전막을 형성하고 제1 영역 위로 제2 유전막을 형성하는 (k) 단계와, 기판 전면에 제2 폴리실리콘막을 증착하고 패터닝하는 단계를 포함한다.
본 발명의 실시예들에 따라, 플래쉬 메모리 소자의 제조 방법의 제1 영역은 플래쉬 메모리 셀 어레이 블락의 주변 회로 영역이 되고, 제2 영역은 플래쉬 메모리 셀 어레이 블락 영역이 될 수 있다.
본 발명의 실시예들에 따라, 플래쉬 메모리 소자의 제조 방법의 제1 폴리실리콘막은 플래쉬 메모리 셀의 플로팅 게이트용으로 사용되고, 제2 폴리실리콘막은 플래쉬 메모리 셀의 콘트롤 게이트용으로 사용될 수 있다.
본 발명의 실시예들에 따라, 플래쉬 메모리 소자의 제조 방법의 제1 유전막은 ONO 막질로 형성될 수 있다.
따라서, 본 발명의 듀얼 트랜치 소자 분리 공정을 이용한 플래쉬 메모리 소자는 메모리 셀 어레이 영역과 주변 영역 사이에 단차를 없앰으로써, 스텝 커버리지가 향상된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 3은 본 발명의 일실시예에 따른 듀얼 트랜치 소자 분리 공정으로 형성된 웨이퍼의 단면도를 나타낸다.
도 3을 참조하면, 반도체 기판(100) 내에 형성된 제1 트랜치(TI-1)와 제2 트랜치(TI-2)의 밑면 위치가 동일선 상에 있다. 기판(100) 표면에 반도체 소자가 형성되는 액티브 표면(Active Surface)을 살펴보면, 제2 트랜치(TI-2)가 형성된 영역(320)의 액티브 부분이 제1 트랜치(TI-1)가 형성된 영역의 액티브 영역보다 낮게 형성되어 있다.
듀얼 트랜치 소자 분리 공정은 기판(100) 전면에 동일하게 제1 트랜치(TI-1)를 형성하고, 제2 트랜치(TI-2)를 형성할 부분 만을 패터닝하여, 액티브 표면을 선택적으로 식각한다. 이에 따라, 제2 트랜치(TI-2)로 분리되는 영역(320)의 액티 표면이 제1 트랜치(TI-1)로 분리되는 영역(310)의 액티브 표면 보다 낮은 위치에 있게 된다. 또한 제1 트랜치(TI-1)와 제2 트랜치(TI-2)의 밑면은 기판(100) 전면에 동시에 제1 트랜치(TI-1)를 형성할 때 같이 형성된 것이므로, 기판(100) 내에서 동일 선상에 위치하게 된다.
도 4a 내지 도 4e는 듀얼 트랜치 소자 분리 공정을 설명하는 도면들이다.
도 4a를 참조하면, 반도체 기판(100) 상에 패드 산화막(401)을 성장시킨 후, 제1 절연 물질막(402)을 증착(Deposition)한다. 제1 절연 물질막(402)은 실리콘 나이트라이드막질로 형성될 수 있다.
패터닝 및 식각(Pattern and Etch) 공정을 통하여 제1 및 제2 트랜치(TI-1, TI-2)가 형성될 부분에서 제1 절연 물질막(402)과 패드 산화막(401)을 제거한 다음에, 제1 및 제2 트랜치(TI-1, TI-2)의 트랜치 깊이만큼 기판(100) 표면을 식각하여 제1 및 제2 트랜치(TI-1, TI-2)를 형성한다. 이 후, 산화막(403), 예컨대 HDP(High Density Plasma) 산화막을 기판(100) 전면에 증착하여 제1 및 제2 트랜치(TI-1, TI-2)를 채우고, 화학적 기계적 평탄화(Chemical Mechanical Polish, CMP) 공정으로 표면을 평탄화한다.
도 4b를 참조하면, 기판(100) 전면에 제2 절연 물질막(404)을 증착하고, 포토레지스터(405)를 증착한다. 제2 절연 물질막(404)는 산화막질로 형성될 수 있다. 포토레지스터(405) 코팅 후에 패터닝하여, 제2 트랜치(TI-2)가 형성될 부분을 열고 제2 절연 물질막(404)을 식각한다. 제2 절연 물질막(404)을 산화막 습식 식각 방식(Oxide Wet Etch)으로 식각하면, 제2 트렌치(TI-2)를 메우고 있는 산화막(403)의 상단부 일부가 식각된다.
도 4c를 참조하면, 도 4b의 포토레지스터(405)를 제거하고, 제2 절연 물질막(404)을 마스크로 이용하여 제1 절연 물질막(402)을 습식 식각하고 패드 산화막(401)을 제거한다. 이에 따라, 제2 트랜치(TI-2)를 형성할 부분의 액티브 표면이 드러난다.
도 4d를 참조하면, 제2 절연 물질막(404)과 제2 트랜치(TI-2)를 매우고 있는 산화막(403)과는 높은 선택비를 갖는 식각 방식으로 액티브 표면을 식각한다. 예를 들어, HBr, C2F6, CF4, He 또는 O2를 식각 물질(Etchant Chemistry)로 하는 반응성 이온화 식각 방법(Reactive Ion Etch)을 사용할 수 있다.
도 4e를 참조하면, 도 4d의 제2 절연 물질막(404), 제1 절연 물질막(402), 그리고 패드 산화막(401)을 차례로 식각한다.
도 4a 내지 도 4e의 듀얼 트랜치 소자 분리 공정을 이용한 플래쉬 메모리 소자는 도 5f에 도시된다. 도 5f는 이후에 설명된다.
도 5a내지 도 5f는 듀얼 트랜치 소자 분리 공정을 이용하여 플래쉬 메모리 소자를 제조하는 방법을 설명하는 도면들이다.
도 5a를 참조하면, 앞서 설명된 도 4d에서 먼저 액티브 표면 식각에 따른 표면손상(Active Etch Damage)을 완화시키기 위해서 전면에 열산화(Thermal Oxidation)를 한다. 그 후 이 열 산화막(Thermal Oxide) 및 제2 절연 물질막(404), 그리고 일부 트렌치의 산화막(STI Oxide)(403)를 습식 산화막 식각(Wet Oxide Etch)하여 제거한 후, 기판(100) 전면에 터널 산화막(501)과 제1 폴리실리콘막(502)을 증착한다. 제1 폴리실리콘막(502)는 플래쉬 메모리 셀의 플로팅 게이트로 이용된다.
도 5b를 참조하면, 제1 폴리실리콘막(502)을 화학적 기계적 평탄화 공정으로 평탄화한다. 제1 트랜치(TI-1)가 형성되는 제1 영역(310)에는 제1 절연 물질막(402)과 제1 트랜치(TI-1)의 HDP 산화막(403)이 드러나도록 평탄화하고, 제2 트랜치(TI-2)가 형성되는 제2 영역(320)은 제1 폴리실리콘막(502)과 제2 트랜치(TI-2)의 산화막(403)이 모두 드러나도록 평탄화한다. 제1 영역(310)은 플래쉬 메모리 셀 어레이 블락의 주변회로 영역이 되고, 제2 영역(320)은 플래쉬 메모리 셀 어레이 영역이 된다.
도 5c를 참조하면, 먼저 제2영역(320)을 포토레지스터(미도시)를 도포한다. 이 후, 제1영역(310)의 제1절연 물질막(402)을 인산(H3PO4)으로 Wet Etch하여 제거한다. 제1절연 물질막(402)이 제거되었으므로, 제1영역(310)의 표면은 제1트랜치의 산화막(403) 및 패드 산화막(401)이 드러나게 된다. 이 후 제1트랜치의 산화막(403) 및 패드 산화막(401)을 동시에 평탄화 시킨다. 상기의 과정을 마친 후, 제2영역(320)에 도포 된 포토레지스터(미도시)를 제거하고, 제1영역(310)에 포토레지스터(503)를 도포한다. 이 후 제2트랜치의 산화막(403)을 식각하면, 제2영역(320)의 식각되지 않은 제1폴리실리콘막(502)의 높이가 식각된 제2트랜치의 산화막(403)에 비해 높게 된다. 이 후 제1영역(310)에 도포 된 포토레지스터(503)를 제거한다.
도 5d를 참조하면, 전면에 제1 유전막(504)를 증착한 후 패터닝하여 제1 영역에서 제1 유전막(504)을 제거하고 Photoresist를 제거한다. 제1 유전막(504)은 ONO(Oxide-Nitride-Oxide) 유전막으로 구성된다.
도 5e를 참조하면, 제1 영역(310) 위로 제2 유전막(505)을 형성한다.
도 5f를 참조하면, 기판(100) 전면에 제2 폴리실리콘막(506)을 증착하고, 패터닝한다. 제2 폴리실리콘막(506)은 제2 영역(320)에서 플래쉬 메모리 셀의 콘트롤 게이트로 이용된다. 이후의 공정은 통상의 반도체 제조 공정에 따라 금속 배선 공정이 이루어진다.
도 5f의 플래쉬 메모리 소자는 제2 트랜치(TI-2)가 형성된 제2 영역(320)의 액티브 표면을 식각하여 제1 폴리실리콘막(502)를 증착하고 CMP 하여 플로팅 게이트를 형성한다. 제1 폴리실리콘막(502)의 높이는 제1 영역(310)의 제1 트랜치(TI-1)의 높이와 동일선상에 있다. 콘트롤 게이트를 형성하는 제2 폴리실리콘막(506)은 제1 및 제2 영역(310, 320)에서 동일한 높이로 형성된다. 즉, 제2 폴리실리콘막(506)은 제1 영역(310)과 제2 영역(320) 사이에 단차가 없음을 볼 수 있다. 이에 따라, 플래쉬 메모리 소자는 종래의 도 2에 내재된 스텝 커버리지 문제가 발생하지 않는다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 듀얼 트랜치 소자 분리 공정을 이용한 플래쉬 메모리 소자는 메모리 셀 어레이 영역과 주변 영역 사이에 단차를 없앰으로써, 스텝 커버리지가 향상된다.
Claims (6)
- 반도체 기판 상에 패드 산화막과 제1 절연 물질막을 형성하는 (a) 단계;상기 제1 절연 물질막과 상기 패드 산화막을 패터닝하고, 상기 기판을 식각하여 제1 및 제2 트랜치를 형성하는 (b) 단계;상기 기판 전면에 산화막을 증착하여 상기 제1 및 제2 트랜치를 채우고, 상기 기판 전면을 화학적 기계적 평탄화 공정으로 상기 기판 표면을 평탄화하는 (c) 단계;상기 기판 전면에 제2 절연 물질막을 증착하고 패터닝하여, 상기 제2 트랜치가 형성된 영역의 상기 제2 절연 물질막, 상기 제1 절연 물질막 및 상기 패드 산화막을 제거하는 (d) 단계; 및상기 제2 트랜치가 형성된 영역의 액티브 표면을 식각하는 (e) 단계를 구비하는 것을 특징으로 하는 듀얼 트랜치 소자 분리 공정 방법.
- 제1항에 있어서,상기 제1 트랜치가 형성된 영역의 상기 제2 절연 물질막, 상기 제1 절연 물질막 및 상기 패드 산화막을 제거하는 (f) 단계를 더 구비하는 것을 특징으로 하는 듀얼 트랜치 소자 분리 공정 방법.
- 제1항의 듀얼 트랜치 소자 분리 공정 방법을 이용하는 플래쉬 메모리 소자의 제조 방법에 있어서,액티브 표면 식각에 따른 표면손상을 완화시키기 위하여 기판 전면에 열산화를 한 후 이 열 산화막, 제1 트렌치 부분의 제2 절연 물질막 및 기판 전면에서의 일부 트렌치의 산화막을 제거하는 (g) 단계;상기 기판 전면에 터널 산화막과 제1 폴리실리콘막을 증착하는 (h) 단계;상기 기판 전면을 화학적 기계적 평탄화 공정으로 평탄화하여, 상기 제1 트랜치가 형성된 제1 영역에는 상기 제1 절연 물질막과 상기 제1 트랜치의 산화막이 드러나도록 평탄화하고, 상기 제2 트랜치가 형성된 제2 영역에는 상기 제1 폴리실리콘막과 상기 제2 트랜치의 산화막이 드러나도록 평탄화하는 (i) 단계;상기 제1 영역의 상기 제1 절연 물질막을 식각한 후 상기 제2 영역의 상기 제1 폴리실리콘막 사이의 상기 제2 트렌치(TI-2)의 산화막을 식각하는 (j) 단계;상기 제2 영역 위로 제1 유전막을 형성하고, 상기 제1 영역 위로 제2 유전막을 형성하는 (k) 단계; 및상기 기판 전면에 제2 폴리실리콘막을 증착하고 패터닝하는 단계를 구비하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제3항에 있어서,상기 제1 영역은 플래쉬 메모리 셀 어레이 블락의 주변 회로 영역이 되고, 상기 제2 영역은 상기 플래쉬 메모리 셀 어레이 블락 영역이 되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제3항에 있어서,상기 제1 폴리실리콘막은 플래쉬 메모리 셀의 플로팅 게이트용으로 사용되고, 상기 제2 폴리실리콘막은 플래쉬 메모리 셀의 콘트롤 게이트용으로 사용되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제3항에 있어서, 상기 제1 유전막은ONO(Oxide-Nitride-Oxide) 막질로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060003448A KR100760829B1 (ko) | 2006-01-12 | 2006-01-12 | 액티브 영역 식각 공정을 이용한 듀얼 트랜치 소자 분리공정 및 플래쉬 메모리 소자의 제조 방법 |
| PCT/KR2006/005166 WO2007081089A1 (en) | 2006-01-12 | 2006-12-04 | Method of isolating dual-trench element and method of fabricating flash memory by etching active region |
| TW095146534A TW200727390A (en) | 2006-01-12 | 2006-12-12 | Method of isolating dual-trench element and method of fabricating flash memory by etching active region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060003448A KR100760829B1 (ko) | 2006-01-12 | 2006-01-12 | 액티브 영역 식각 공정을 이용한 듀얼 트랜치 소자 분리공정 및 플래쉬 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070075089A KR20070075089A (ko) | 2007-07-18 |
| KR100760829B1 true KR100760829B1 (ko) | 2007-09-21 |
Family
ID=38256473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060003448A KR100760829B1 (ko) | 2006-01-12 | 2006-01-12 | 액티브 영역 식각 공정을 이용한 듀얼 트랜치 소자 분리공정 및 플래쉬 메모리 소자의 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| KR (1) | KR100760829B1 (ko) |
| TW (1) | TW200727390A (ko) |
| WO (1) | WO2007081089A1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040050967A (ko) * | 2002-12-11 | 2004-06-18 | 삼성전자주식회사 | 플래쉬 메모리 소자의 듀얼 트렌치 형성방법 |
| US6867098B2 (en) | 2002-10-10 | 2005-03-15 | Samsung Electronics Co., Ltd. | Method of forming nonvolatile memory device |
| US6949801B2 (en) | 2002-05-07 | 2005-09-27 | Intel Corporation | Dual trench isolation using single critical lithographic patterning |
-
2006
- 2006-01-12 KR KR1020060003448A patent/KR100760829B1/ko not_active IP Right Cessation
- 2006-12-04 WO PCT/KR2006/005166 patent/WO2007081089A1/en active Application Filing
- 2006-12-12 TW TW095146534A patent/TW200727390A/zh unknown
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6949801B2 (en) | 2002-05-07 | 2005-09-27 | Intel Corporation | Dual trench isolation using single critical lithographic patterning |
| US6867098B2 (en) | 2002-10-10 | 2005-03-15 | Samsung Electronics Co., Ltd. | Method of forming nonvolatile memory device |
| KR20040050967A (ko) * | 2002-12-11 | 2004-06-18 | 삼성전자주식회사 | 플래쉬 메모리 소자의 듀얼 트렌치 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070075089A (ko) | 2007-07-18 |
| TW200727390A (en) | 2007-07-16 |
| WO2007081089A1 (en) | 2007-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5811315A (en) | Method of forming and planarizing deep isolation trenches in a silicon-on-insulator (SOI) structure | |
| US6436611B1 (en) | Trench isolation method for semiconductor integrated circuit | |
| US20070232019A1 (en) | Method for forming isolation structure in nonvolatile memory device | |
| KR100772554B1 (ko) | 비휘발성 메모리 소자의 소자 분리막 형성방법 | |
| US6579801B1 (en) | Method for enhancing shallow trench top corner rounding using endpoint control of nitride layer etch process with appropriate etch front | |
| US6548373B2 (en) | Method for forming shallow trench isolation structure | |
| KR100772722B1 (ko) | 플래쉬 메모리 소자의 소자분리 방법 | |
| US7323394B2 (en) | Method of producing element separation structure | |
| KR100760829B1 (ko) | 액티브 영역 식각 공정을 이용한 듀얼 트랜치 소자 분리공정 및 플래쉬 메모리 소자의 제조 방법 | |
| KR100680948B1 (ko) | 반도체 소자의 스토리지 노드 콘택 형성방법 | |
| KR100554835B1 (ko) | 플래시 소자의 제조 방법 | |
| US6344415B1 (en) | Method for forming a shallow trench isolation structure | |
| US7339251B2 (en) | Shallow trench isolation structure and formation method thereof | |
| US7981802B2 (en) | Method for manufacturing shallow trench isolation layer of semiconductor device | |
| KR20060002138A (ko) | 반도체 소자의 제조방법 | |
| KR20100074668A (ko) | 반도체 소자의 소자 분리 구조 형성방법 | |
| KR20070113861A (ko) | 플래쉬 메모리 소자의 소자분리막 제조 방법 | |
| US8043932B2 (en) | Method of fabricating semiconductor device | |
| KR100632034B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| US6423612B1 (en) | Method of fabricating a shallow trench isolation structure with reduced topography | |
| KR20080000785A (ko) | 낸드 플래시 메모리 소자의 제조 방법 | |
| KR100652288B1 (ko) | 반도체 소자의 소자 분리막 제조 방법 | |
| KR100561524B1 (ko) | 소자 분리막 형성 방법 | |
| KR100561974B1 (ko) | 반도체 소자의 제조방법 | |
| KR20000074388A (ko) | 트렌치 격리 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101012 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |