KR20040050967A - 플래쉬 메모리 소자의 듀얼 트렌치 형성방법 - Google Patents

플래쉬 메모리 소자의 듀얼 트렌치 형성방법 Download PDF

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KR20040050967A
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이헌규
송윤흡
조명관
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삼성전자주식회사
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Abstract

본 발명은 셀영역과 주변영역의 트렌치 깊이가 각각 다르고 주변영역의 트렌치 폭을 줄여 집적도를 향상시킬 수 있는 플래쉬 메모리 소자의 듀얼 트렌치 형성방법을 개시한다. 개시된 본 발명은, 셀영역과 주변영역을 포함하는 반도체 기판을 제공하는 단계; 상기 기판을 선택적으로 제거하여 상기 셀영역상에는 제1깊이의 셀영역 트렌치를 형성하고 이와 동시에 상기 주변영역에는 제1깊이의 주변영역 트렌치 패턴을 형성하는 단계; 상기 셀영역 트렌치를 포함한 셀영역을 보호막으로 피복하는 단계; 상기 보호막을 마스크로 하는 식각으로 상기 주변영역 트렌치 패턴 하부로 노출된 기판 일부를 더 제거하여 상기 제1깊이보다 더 깊은 제2깊이의 주변영역 트렌치를 형성하는 단계; 및 상기 셀영역 트렌치와 주변영역 트렌치를 소정의 절연막으로 매립하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 셀영역 트렌치보다 주변영역 트렌치를 더 깊게 형성할 수 있어 주변영역의 소자분리 특성을 향상시킬 수 있는 효과가 있으며, 주변영역 트렌치 폭을 줄일 수 있어 주변영역 소자간 전기적 분리를 위한 소자분리 영역이 차지하는 평면적을 줄일 수 있어 소자의 집적도롤 높일 수 있는 효과도 있다.

Description

플래쉬 메모리 소자의 듀얼 트렌치 형성방법{METHOD FOR FORMING DUAL TRENCH STRUCTURE IN FLASH MEMORY DEVICE}
본 발명은 플래쉬 메모리 소자의 듀얼 트렌치 형성방법에 관한 것으로, 보다 상세하게는 셀영역과 주변영역의 트렌치 깊이가 각각 다르고 주변영역의 트렌치 폭을 줄여 집적도를 향상시킬 수 있는 플래쉬 메모리 소자의 듀얼 트렌치 형성방법에 관한 것이다.
일반적으로 반도체 소자는 개개의 회로 패턴을 전기적으로 분리하기 위한 소자분리영역을 포함한다. 특히, 반도체 소자가 고집적화 되고 미세화되어 감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자분리영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자분리영역의 형성은 모든 반도체 소자의 제조 단계의 초기 단계로서 활성 영역의 크기 및 후공정 단계의 공정 마진을 좌우하기 때문이다. 최근까지 반도체 소자의 제조에 널리 이용되는 로코스(LOCOS) 소자 분리 방법은 비교적 넓은 면적의 소자분리영역을 형성하므로 반도체 소자가 고집적화 되어감에 따라 그 한계점이 이르렀다. 이에 따라 고집적화된 반도체 소자의 소자분리에 적합한 기술로는 기판 일부에 대한 식각으로 트렌치(Trench)를 형성하여 소자를 분리하는 방법이 제안되었다.
한편, 반도체 소자 중에서 외부전원이 차단되어도 저장된 정보가 소거되지 않는 플래쉬 메모리(Flash Memory) 소자가 메모리 카드 등에 널리 쓰이는 등 요즈음 각광받고 있다. 플래쉬 메모리 소자는 고속 임의 접근(High Speed Random Access)가 가능한 NOR형과 고집적이 가능한 NAND형으로 구분되는 것이 일반적이다. 그런데, 플래쉬 메모리 소자는 기입(Program) 및 소거(Erase) 동작에 고전압이 필요하다. 따라서, 고전압 회로가 형성될 기판상의 주변영역이 여타의 메모리 소자에 비하여 넓어야 한다는 특성과 더불어 주변영역의 소자분리 영역이 셀영역의 소자분리 영역보다 폭과 깊이면에서 커야 한다는 특성을 가지고 있다.
이러한 플래쉬 메모리가 가져야 하는 특성을 만족시키기 위한 종래 기술에 따른 플래쉬 메모리 소자의 트렌치 형성방법은, 도 1에 도시된 바와 같이, 먼저 실리콘 기판(100) 상면에 전기적 절연을 위한 제1산화막(101)을 증착한 다음, 상기 제1산화막(101) 상면에 전극으로 형성될 폴리실리콘막(102)을 증착한다. 그다음, 상기 폴리실리콘막(102) 상면에 후속하는 화학기계적 연마 정지층 역할을 할 질화막(104)을 증착하는데, 상기 질화막(104) 증착 이전에 상기 질화막(104)에 대한 완충용으로 제2산화막(103)을 먼저 증착한다.
다음으로, 도 2에 도시된 바와 같이, 포토공정과 식각공정으로 상기 질화막(104)과 제2산화막(103)과 폴리실리콘막(102)과 제1산화막(101) 및 기판(100)을 선택적으로 제거하여, 셀영역의 활성영역을 한정하는 셀영역 트렌치(105)와 주변영역의 활성영역을 한정하는 주변영역 트렌치(106)를 동시에 형성한다. 이때, 고전압이 사용되는 주변영역의 안정적인 소자분리 특성을 유지하기 위하여 주변영역 트렌치(106)의 폭(W1)을 셀영역 트렌치(105a)의 폭(W2)보다 더 넓게 형성한다. 한편, 셀영역과 주변영역의 활성영역상에는 식각공정으로 그 일부가 제거된 제1산화막 패턴(101a)과 폴리실리콘막 패턴(102a)과 제2산화막 패턴(103a) 및 질화막 패턴(104a)이 상하로 적층된 구조가 남게 된다.
그런다음, 도 3에 도시된 바와 같이, 상기 트렌치(105)(106)를 매립하기에 충분한 두께로 제3산화막(107)으로 상기 기판(100)의 전체 구조상에 증착한다. 이때, 상기 제3산화막(107) 증착시 상기 트렌치(105)(106) 내부를 공동(Void)과 같은 내부 결함이 없고 균일하게 매립하기 위해선 갭 필(Gap Fill) 특성이 좋은 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition) 방식으로 형성된 산화막 등을 사용하는 것이 바람직하다.
이어서, 도 4에 도시된 바와 같이, 상기 제3산화막(107)을 화학기계적 연마(Chemical Mechanical Polishin) 공정으로 상기 질화막 패턴(104a)이 노출되도록 평탄화한다. 상기 질화막 패턴(104a)은 화학기계적 연마 공정시 연마 정지층 역할을 수행한다고 앞서 설명한 바 있다. 그런다음, 게이트 패턴 구조를 형성하기 위해 게이트로 사용될 폴리실리콘막 패턴(102a) 상에 잔류하는 질화막 패턴(104a)과 제2산화막 패턴(103a)을 습식각 등을 이용하여 제거한다. 그리하여, 셀영역 트렌치(105)와 주변영역 트렌치(106)를 매립하는 소자분리막(107a) 형성을 완성한다.
상기와 같은 종래 기술로 제조된 플래쉬 메모리 소자는, 도 4에 도시된 바와 같이, 양 트렌치(105)(106)의 깊이가 동일하더라도 주변영역 트렌치(106)의 폭(W2)이 셀영역 트렌치(105)의 폭(W1) 보다 크게 형성된다. 따라서, 고전압이 사용되는 주변영역의 소자분리 면적이 커야 하는 특성을 만족시키게 된다.
그런데, 종래 기술에 따른 플래쉬 메모리 소자의 트렌치 형성방법에 있어서는 다음과 같은 문제점이 있다.
최근 반도체 메모리 소자의 제조 기술의 비약적인 향상으로 메모리 용량이 커질 뿐만 아니라 메모리 소자의 크기가 급속도로 작아지고 소자의 집적도가 급속도로 증대되어 가고 있다. 이러한 추세는 플래쉬 메모리 소자에도 예외가 아니어서 플래쉬 메모리 소자의 크기가 매우 작아질 뿐만 아니라 집적도가 매우 커지고 있는 실정이다. 이에 따라, 트렌치 폭이 작아지게 되는데 그 결과 트렌치의 종횡비(Aspect Ratio)가 커져서 소자분리막 형성을 위한 안정적인 산화막 매립이 어려워지게 된다. 즉, 가늘고 긴 모양의 수직적인 트렌치가 형성되므로 이를 매립할 경우 트렌치내에는 공동(Void)과 같은 내부 결함이 생기게 된다. 따라서, 공동(Void)과 같은 내부 결함 발생없이 트렌치를 매립하기 위해선 트렌치 깊이를 줄여 종횡비를 줄여야 한다. 그러나, 종횡비를 줄이기 위해 트렌치 깊이를 작게 하게 되면 고전압을 요하는 플래쉬 메모리 소자의 주변영역의 소자분리 특성이 취약해지는 문제점이 발생한다. 한편, 주변영역의 소자분리 특성을 향상시키기 위해 주변영역 트렌치의 폭을 크게 하면 소자의 집적도가 떨어진다는 문제점이 발생한다.
즉, 고전압이 사용되는 주변영역의 소자분리 특성을 향상시키기 위해선 충분한 트렌치 깊이 또는 폭이 필요하지만, 트렌치 깊이를 크게 하면 트렌치 매립시 공동과 같은 내부 결함이 생기고, 트렌치 폭을 크게 하면 소자들이 차지하는 평면적이 커져 소자의 집적도가 떨어진다는 문제점이 있다.
이에, 본 발명은 상기한 종래 기술상의 제반 문제점들을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 셀영역과 주변영역의 트렌치 깊이를 이원화하여 주변영역의 소자분리 특성이 취약해지지 않으면서도 주변영역 트렌치 폭이 차지하는 면적을 줄일 수 있는 플래쉬 메모리 소자의 듀얼 트렌치 형성방법을 제공함에 있다.
도 1 내지 도 4는 종래 기술에 따른 플래쉬 메모리 소자의 트렌치 형성방법을 설명하기 위한 공정별 단면도이다.
도 5 내지 도 10은 본 발명에 따른 플래쉬 메모리 소자의 듀얼 트렌치 형성방법을 설명하기 위한 공정별 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
200; 반도체 기판201; 산화막
202; 게이트막203; 버퍼막
204; 연마정지막205; 마스크 패턴
206; 셀영역 홀207; 주변영역 홀
208; 셀영역 트렌치209; 주변영역 트렌치 패턴
210; 보호막211; 주변영역 트렌치
212; 절연막213; 셀영역 소자분리막
214; 주변영역 소자분리막
상기한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 듀얼 트렌치 형성방법은, 셀영역과 주변영역을 포함하는 반도체 기판을 제공하는 단계; 상기 기판을 선택적으로 제거하여 상기 셀영역상에는 제1깊이의 셀영역 트렌치를 형성하고 이와 동시에 상기 주변영역에는 제1깊이의 주변영역 트렌치 패턴을 형성하는 단계; 상기 셀영역 트렌치를 포함한 셀영역을 보호막으로 피복하는 단계; 상기 보호막을 마스크로 하는 식각으로 상기 주변영역 트렌치 패턴 하부로 노출된 기판 일부를 더 제거하여 상기 제1깊이보다 더 깊은 제2깊이의 주변영역 트렌치를 형성하는 단계; 및 상기 셀영역 트렌치와 주변영역 트렌치를 소정의 절연막으로 매립하는 단계를 포함하는 것을 특징으로 한다.
상기 제1깊이의 셀영역 트렌치와 제1깊이의 주변영역 트렌치 패턴을 형성하는 단계는, 상기 기판상에 산화막과 게이트막과 버퍼막과 연마정지막을 순차로 형성하는 단계; 상기 연마정지막상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 마스크로 하는 식각으로 상기 기판이 노출되도록 상기 연마정지막과 버퍼막과 게이트막 및 산화막을 선택적으로 제거하는 단계; 상기 마스크 패턴을 제거하는 단계; 및 상기 노출된 기판을 선택적으로 제거하는 단계를 포함하는 것을 특징으로한다.
상기 산화막은 SiO2와 SiOXNY중에서 어느 하나로 형성하고, 상기 게이트막은 폴리실리콘 단층구조와, 폴리실리콘/실리사이드의 적층구조 중에서 어느 하나의 구조로 형성하며, 상기 실리사이드는 자기정렬 방식으로 형성된 실리사이드인 것을 특징으로 한다.
상기 버퍼막은 실리콘산화막으로 형성하고 상기 연마정지막은 실리콘질화막으로 형성하는 것을 특징으로 한다.
상기 절연막은 고밀도 플라즈마 화학기상증착(HDP CVD) 산화막, 비피에스지(BPSG) 산화막 및 오존-티이오에스(O3-TEOS) 산화막으로 구성된 군으로부터 선택된 어느 하나의 산화막으로 형성하는 것을 특징으로 한다.
상기 셀영역 트렌치와 주변영역 트렌치 패턴을 형성하는 단계는, 반응성 이온 식각 공정을 이용하는 것을 특징으로 하며, 또한 상기 보호막을 마스크로 하는 식각은 반응성 이온 식각인 것을 특징으로 한다.
상기 주변영역 트렌치는 상기 셀영역 트렌치보다 소정의 길이, 예를 들어, 50nm 이상 더 깊게 형성하는 것을 특징으로 한다.
본 발명에 의하면, 셀영역 트렌치 깊이보다 주변영역 트렌치 깊이를 크게 형성할 수 있어 주변영역의 소자분리 특성을 향상시킬 수 있게 되고, 또한 주변영역 트렌치 폭을 줄일 수 있어 주변영역 소자간 전기적 분리를 위한 소자분리 영역이 차지하는 평면적을 줄일 수 있게 된다.
이하, 본 발명에 따른 플래쉬 메모리 소자의 듀얼 트렌치 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어 진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우는 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재 될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
(실시예)
도 5 내지 도 10은 본 발명에 따른 플래쉬 메모리 소자의 듀얼 트렌치 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명에 따른 플래쉬 메모리 소자의 듀얼 트렌치 형성방법은, 도 5에 도시된 바와 같이, 먼저 실리콘(Si)과 같은 반도체 원소(Semiconductor Chemical Element) 등으로 형성된 반도체 기판(200)을 준비한다. 플래쉬 메모리(Flash Memory) 소자는 기입(Program) 및 소거(Erase) 동작에 고전압(HV)이 필요하다. 따라서, 플래쉬 메모리 소자의 반도체 기판은 셀영역(A)과 더불어 고전압 회로가 형성될 주변영역(B)을 포함하여야 한다. 그런다음, 상기 기판(200) 전면상에 전기적 절연을 위한 산화막(201)과 전극으로 형성될 게이트막(202)을 순차로 형성한다. 상기 산화막(201)은 실리콘 등으로 이루어진 기판(200)을 산화(Oxidation)시켜 형성하는데, 예를 들어, SiO2이나 SiOXNY으로 형성한다. 상기 게이트막(202)으로는 스위칭(Switching) 역할을 할 수 있어야 하므로 전도성 물질, 예를 들어, 폴리실리콘(Polysilicon)으로만 이루어진 단층구조로 형성하거나, 또는 폴리실리콘(Polysilicon)과 실리사이드(Silicide)가 상하로 포개어진 형태인 적층구조로 형성한다. 상기 실리사이드(Silicide)는 자기정렬(Self-Alignment) 방식으로 형성된 실리사이드(Silicide), 즉 살리사이드(Salicide)로 형성할 수 있다. 계속하여, 상기 게이트막(202)상에 후속하는 화학기계적 연마(Chemical Mechanical Polishing) 공정시 연마정지층 역할을 할 수 있는 연마정지막(204)을 형성한다. 상기 연마정지막(204)으로는 실리콘질화막(Silicon Nitride)을 이용하는 것이 연마정지 역할을 수행하기에 바람직하다. 한편, 상기 연마정지막(204)과 게이트막(202) 사이에 발생될 수 있는 응력(Stress) 차이를 완화시킬 수 있는 버퍼막(203)을 상기 게이트막(202)과 연마정지막(204) 사이에 형성하는 것이 바람직하다. 그런다음, 상기 기판(200)의 셀영역(A)과 주변영역(B)에 트렌치를 형성하기 위한 일환의 하나로서 상기 연마정지막(204)상에 포토공정 등으로 일정한 형태의 마스크 패턴(205)을 형성한다.
다음으로, 도 6에 도시된 바와 같이, 상기 마스크 패턴(205)을 마스크로 하는 식각 공정으로 상기 기판(200) 표면이 노출되도록 상기 연마정지막(204)과 버퍼막(203)과 게이트막(202)과 산화막(201)을 순차로 선택적으로 제거하여 셀영역 홀(206)과 주변영역 홀(207)을 형성한다. 이에 따라, 상기 셀영역(A)과주변영역(B)의 기판(200) 표면 일부가 노출되고, 각 영역(A)(B)의 활성영역상에 선택적으로 제거된 연마정지막 패턴(204a)과 버퍼막 패턴(203a)과 게이트막 패턴(202a) 및 산화막 패턴(201a)이 순차로 상하로 중첩된 구조물이 형성된다. 이때의 식각 공정으로는 특정방향, 즉 수직방향으로 식각 특성이 우수한 이방성 식각 공정이 바람직하며, 고주파(RF)로 플라즈마(Plasma)를 발생시켜 피식각물의 식각률(Etching Rate)이 우수한 반응성 이온 식각(RIE)이 더욱 바람직하다. 상기 셀영역 홀(206)과 주변영역 홀(207) 형성시 후속 공정으로 형성할 셀영역 트렌치와 주변영역 트렌치의 폭과 각각 동일하게끔 상기 셀영역 홀(206)의 폭(W1)과 상기 주변영역 홀(207)의 폭(W2)을 설정하도록 한다. 이때, 주변영역 트렌치의 폭을 종래의 주변영역 트렌치 폭보다 작게 형성하기 위해서 상기 주변영역 홀(207)의 폭(W2)을 적절히 조절한다.
그다음, 도 7에 도시된 바와 같이, 상기 마스크 패턴(205)을 애싱(Ashing) 등의 방법으로 제거한 후, 상기 연마정지막 패턴(204a)과 버퍼막 패턴(203a)과 게이트막 패턴(202a) 및 산화막 패턴(201a)이 순차로 상하로 중첩된 구조물을 마스크로 하는 식각 공정으로 상기 노출된 기판(200) 표면을 제거하여 제1깊이(D1)의 셀영역 트렌치(208)와 제1깊이(D1)의 주변영역 트렌치 패턴(209)을 형성한다. 이때의 식각 공정으로는 이방성 식각 공정이 바람직하고, 특히 반응성 이온 식각(RIE) 식각 공정인 것이 더욱 바람직하다 함은 이미 언급한 바 있다. 한편, 상기 셀영역 트렌치(208)의 깊이(D1)는 본 단계에서 결정되므로 후속 소자분리막 형성을 위한 절연막 매립시 공동(Void)과 같은 내부 결함이 발생되지 않을 정도로 상기 셀영역 트렌치(208)의 깊이(D1)를 적절히 조절한다. 이때, 상기 주변영역 트렌치 패턴(209)은 상기 셀영역 트렌치(208)와 동시에 형성되므로 상기 주변영역 트렌치 패턴(209)은 상기 셀영역 트렌치(208)와 동일한 깊이(D1)로 형성된다.
다음으로, 도 8에 도시된 바와 같이, 상기 주변영역 트렌치 패턴(209)을 포함한 주변영역(B)은 개방시키고 이와 동시에 상기 셀영역 트렌치(208)를 포함하여 상기 셀영역(A)을 피복하도록 보호막(210)을 형성한다. 상기 보호막(210)은, 예를 들어, 상기 기판(200)상의 전영역을 포토레지스트(Photoresist)를 코팅한 다음, 소정 형태의 레티클(Reticle)을 이용하여 노광(Exposure)한 후, 현상(Development) 공정을 통해 형성할 수 있다. 그런다음, 상기 보호막(210)을 마스크로 하는 식각 공정을 통해 상기 주변영역 트렌치 패턴(209) 하부로 노출된 기판을 소정의 깊이(D2) 만큼 더 제거하여 최종적으로 상기 제1깊이(D1)보다 더 깊은 제2깊이(D3)의 주변영역 트렌치(211)를 형성한다. 그결과, 상기 셀영역 트렌치(208) 보다 더 큰 깊이(D3)를 가지는 주변영역 트렌치(211)가 형성된다. 예를 들어, 0.09㎛ 급 플래쉬 메모리 소자의 경우 상기 주변영역 트렌치(211)와 셀영역 트렌치(208)의 깊이차(D2)는 적어도 50nm 정도 나게 된다. 이때의 식각 공정의 경우도 이방성 식각 공정인 것이 바람직하며, 특히 반응성 이온 식각(RIE) 공정을 이용하는 것이 더욱 바람직하다 함은 이미 언급한 바 있다. 상기 주변영역 트렌치(211)의 폭(W2)은 상기 주변영역 홀(도 6의 207 참조)의 폭(W2)으로 결정되지만 상기 주변영역 트렌치(211)의 깊이(D3)는 본 단계에서 결정된다. 따라서, 본 단계에서 고전압이 요구되는 주변영역(B)의 소자분리 특성을 감안하여 상기 주변영역 트렌치(211)의 깊이(D3)를 적절이 조절한다. 특히, 소자의 집적도 향상을 위하여 상기 주변영역 트렌치(211)의 폭(W2)은 허용된 최소치에 접근하게 하고, 소자분리 특성을 위하여 그 깊이(D3)는 허용된 최대치에 접근하게 하는 것이 바람직하다.
이어서, 도 9에 도시된 바와 같이, 상기 보호막(210)을 제거한 다음, 상기 트렌치(208)(211)를 매립하여 소자분리를 완성하기 위하여 상기 기판(200) 전면상에 소정의 절연막(212)을 형성한다. 상기 절연막(212)으로는 가늘고 긴 수직형태의 트렌치(208)(211)를 공동(Void) 없이 충분히 매립하기 위하여 매립 특성이 우수한 산화막을 이용하는 것이 바람직하다. 따라서, 상기 절연막(212)은 여타의 산화막 보다 매립특성이 우수한 고밀도 플라즈마 화학기상증착(HDP CVD) 산화막으로 형성하거나, 또는 비피에스지(BPSG) 막으로 형성하거나, 또는 오존-티이오에스(O3-TEOS) 산화막으로 형성하는 것이 바람직하다. 한편, 반응성 이온 식각 공정은 고주파(RF)를 이용한 플라즈마(Plasma)를 사용하기 때문에 상기 트렌치(208)(211)에 의하여 노출된 기판(200)은 손상(Damage)이 가해질 수 있다. 따라서, 상기 절연막(212) 형성 이전에 손상된 기판(200)을 치유하기 위한 열처리 공정을 더 진행할 수 있다.상기 열처리 공정에 의해 상기 기판(200)을 이루는 실리콘(Si)과 같은 구성 입자들이 손상된 부위로 확산하여 상기 기판(200)의 격자결함(Lattice Point Defect)과 같은 손상부위를 치유하게 하는 것이 바람직하다.
그다음, 도 10에 도시된 바와 같이, 상기 연마정지막 패턴(204a)이 노출되도록 상기 절연막(212)을 화학기계적 연마(Chemical Mechanical Polishing) 공정으로 평탄화한다. 상기 연마정지막 패턴(204a)은 화학기계적 연마 공정시 연마정지막인 스톱퍼(Stopper) 역할을 한다는 것은 이미 언급한 바 있다. 그런다음, 상기 연마정지막 패턴(204a)과 버퍼막 패턴(203a)을 습식각(Wet Etching)으로 제거하여, 상기 게이트막 패턴(202a)으로 이루어진 게이트와 상기 산화막 패턴(201a)으로 이루어진 게이트 절연막을 완성한다. 또한, 선택적으로 제거된 절연막(212)으로 상기 셀영역 트렌치(208)와 주변영역 트렌치(211)가 매립된 형태의 셀영역 소자분리막(213)과 주변영역 소자분리막(214)을 완성한다.
상기와 같은 일련의 공정으로 형성된 듀얼 트렌치를 갖는 플래쉬 메모리 소자는, 셀영역(A)과 주변영역(B)을 포함하는 반도체 기판(200)에 상기 기판(200) 일부가 제거되어 형성된 제1깊이(D1)의 셀영역 트렌치(208)와 상기 제1깊이(D1)보다 D2만큼 더 깊은 제2깊이(D3)의 주변영역 트렌치(211)가 위치한다. 예를 들어, 0.09㎛ 급 플래쉬 메모리 소자의 경우 적어도 50nm 정도 더 깊다. 즉, 상기한 일련의 공정에 따른 플래쉬 메모리 소자는 각각 그 깊이가 상이한 듀얼 트렌치를 구비하게 된다. 따라서, 폭이 좁고 깊이가 큰 주변영역 트렌치(211)에 의해 고전압이 사용되는 주변영역(B)이 요구하는 소자분리 특성 뿐만 아니라 주변영역(B)의 소자들이 차지하는 평면적이 줄어들게 된다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 셀영역 트렌치 깊이보다 주변영역 트렌치 깊이를 크게 형성할 수 있어 주변영역의 소자분리 특성을 향상시킬 수 있는 효과가 있다. 또한, 주변영역 트렌치 폭을 줄일 수 있어 주변영역 소자간 전기적 분리를 위한 소자분리 영역이 차지하는 평면적을 줄일 수 있어 소자의 집적도롤 높일 수 있는 효과도 있다.

Claims (10)

  1. 셀영역과 주변영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 기판을 선택적으로 제거하여 상기 셀영역상에는 제1깊이의 셀영역 트렌치를 형성하고 이와 동시에 상기 주변영역에는 제1깊이의 주변영역 트렌치 패턴을 형성하는 단계;
    상기 셀영역 트렌치를 포함한 셀영역을 보호막으로 피복하는 단계;
    상기 보호막을 마스크로 하는 식각으로 상기 주변영역 트렌치 패턴 하부로 노출된 기판 일부를 더 제거하여 상기 제1깊이보다 더 깊은 제2깊이의 주변영역 트렌치를 형성하는 단계; 및
    상기 셀영역 트렌치와 주변영역 트렌치를 소정의 절연막으로 매립하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 듀얼 트렌치 형성방법.
  2. 제1항에 있어서,
    상기 제1깊이의 셀영역 트렌치와 제1깊이의 주변영역 트렌치 패턴을 형성하는 단계는,
    상기 기판상에 산화막과 게이트막과 버퍼막과 연마정지막을 순차로 형성하는 단계;
    상기 연마정지막상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 마스크로 하는 식각으로 상기 기판이 노출되도록 상기연마정지막과 버퍼막과 게이트막 및 산화막을 선택적으로 제거하는 단계;
    상기 마스크 패턴을 제거하는 단계; 및
    상기 노출된 기판을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 듀얼 트렌치 형성방법.
  3. 제2항에 있어서,
    상기 산화막은 SiO2와 SiOXNY중에서 어느 하나로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 듀얼 트렌치 형성방법.
  4. 제2항에 있어서,
    상기 게이트막은 폴리실리콘 단층구조와, 폴리실리콘/실리사이드의 적층구조 중에서 어느 하나의 구조로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 듀얼 트렌치 형성방법.
  5. 제4항에 있어서,
    상기 실리사이드는 자기정렬 방식으로 형성된 실리사이드인 것을 특징으로 하는 플래쉬 메모리 소자의 듀얼 트렌치 형성방법.
  6. 제2항에 있어서,
    상기 버퍼막은 실리콘산화막으로 형성하고 상기 연마정지막은 실리콘질화막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 듀얼 트렌치 형성방법.
  7. 제1항에 있어서,
    상기 절연막은 고밀도 플라즈마 화학기상증착(HDP CVD) 산화막, 비피에스지(BPSG) 산화막 및 오존-티이오에스(O3-TEOS) 산화막으로 구성된 군으로부터 선택된 어느 하나의 산화막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 듀얼 트렌치 형성방법.
  8. 제1항 또는 제2항에 있어서,
    상기 제1깊이의 셀영역 트렌치와 제1깊이의 주변영역 트렌치 패턴을 형성하는 단계는, 반응성 이온 식각 공정을 이용하는 것을 특징으로 하는 플래쉬 메모리 소자의 듀얼 트렌치 형성방법.
  9. 제1항에 있어서,
    상기 보호막을 마스크로 하는 식각은 반응성 이온 식각인 것을 특징으로 하는 플래쉬 메모리 소자의 듀얼 트렌치 형성방법.
  10. 제1항에 있어서,
    상기 제2깊이와 제1깊이의 차는 50nm인 것을 특징으로 하는 플래쉬 메모리 소자의 듀얼 트렌치 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007081089A1 (en) * 2006-01-12 2007-07-19 Excel Semiconductor Inc, Method of isolating dual-trench element and method of fabricating flash memory by etching active region
KR100781033B1 (ko) * 2005-05-12 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 제조방법
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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US7384846B2 (en) 2005-05-12 2008-06-10 Hynix Semiconductor Inc. Method of fabricating semiconductor device
WO2007081089A1 (en) * 2006-01-12 2007-07-19 Excel Semiconductor Inc, Method of isolating dual-trench element and method of fabricating flash memory by etching active region
KR100760829B1 (ko) * 2006-01-12 2007-09-21 주식회사 엑셀반도체 액티브 영역 식각 공정을 이용한 듀얼 트랜치 소자 분리공정 및 플래쉬 메모리 소자의 제조 방법
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