CN116759308A - 闸极氧化层的制备方法、闸极氧化层及沟槽式场效应管 - Google Patents

闸极氧化层的制备方法、闸极氧化层及沟槽式场效应管 Download PDF

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Abstract

本申请提供了一种闸极氧化层的制备方法、闸极氧化层及沟槽式场效应管。该制备方法包括：提供具有第一表面的半导体基体，第一表面具有沟槽；采用高密度等离子体增强化学气相沉积工艺在沟槽的内表面覆盖预备氧化层；采用湿法刻蚀去除预备氧化层中位于沟槽侧壁的部分，且剩余的位于沟槽底部的预备氧化层形成第一氧化层，第一氧化层具有第一厚度；采用湿法氧化工艺在沟槽中形成第二氧化层，且第二氧化层至少覆盖沟槽侧壁，第二氧化层具有第二厚度，第一厚度大于第二厚度，第一氧化层和第二氧化层构成闸极氧化层。上述方法形成的闸极氧化层满足器件的击穿电压，且能够避免器件工作时的功耗上升，解决了击穿电压和输入电容对器件造成不良影响的问题。

Description

闸极氧化层的制备方法、闸极氧化层及沟槽式场效应管
技术领域
本申请涉及半导体制造技术领域，具体而言，涉及一种闸极氧化层的制备方法、闸极氧化层及沟槽式场效应管。
背景技术
金属-氧化物-半导体-场效应管（简称金氧半场效应管，MOSFET）包括用于低压领域（<100V）的平面型MOSFET和用于低压领域的沟槽型MOSFET，用于中低压领域（100 V ~200V）的屏蔽栅沟槽型（SGT）MOSFET，以及用于高压领域（>200V）的超级结（SuperJunction）MOSFET。其中，在上述沟槽型的MOSFET的形成工艺中，均需要在晶圆的外延层挖出1微米以上深度的沟槽，并在沟槽内生长氧化层二氧化硅(SiO2)做为闸极介电层，再填入多晶硅(Poly Si)作为闸极，最后透过工艺手法，完成闸极制作。现有技术中在生长上述闸极介电层时，采用的工艺手法为：使用炉管(Furnace)通入氧气，并提高炉管温度至900℃~1000℃，此时外延层的硅与氧气接触，发生氧化反应，在沟槽的侧壁与底部生成二氧化硅，而此沟槽内的二氧化硅就可作为MOSFET的闸极介电层。
采用上述工艺手法形成闸极介电层的过程中，由于受到沟槽结构特性的影响，沟槽底部的硅与氧气接触机会低于沟槽上方与侧壁，以至于沟槽底部的硅较不容易发生氧化反应，这将导致沟槽底部所形成的二氧化硅厚度低于沟槽侧壁，而此种厚度差异，具体地，为了使得沟槽底部的介电层的厚度满足期望电压所需的厚度，会导致沟槽侧壁的厚度过厚，从而导致器件的输入电容上升，器件工作时的功耗也随上升；而为了避免沟槽侧壁的介电层的厚度过后导致器件的输入电容上升，又会导致沟槽底部的介电层过薄，从而影响器件的击穿电压，导致器件无法在期望的电压下正常工作。上述这2个现象，都将会对器件的性能发生不良的影响，对于器件而言均是不能被接受的。
发明内容
本申请的主要目的在于提供一种闸极氧化层的制备方法、闸极氧化层及沟槽式场效应管，以解决现有技术中场效应管的闸极氧化层厚度对器件的击穿电压和输入电容造成不良影响的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种闸极氧化层的制备方法，包括以下步骤：提供半导体基体，半导体基体具有第一表面，第一表面具有沟槽；采用高密度等离子体增强化学气相沉积工艺在沟槽的内表面覆盖预备氧化层；采用湿法刻蚀去除预备氧化层中位于沟槽侧壁的部分，且剩余的位于沟槽底部的预备氧化层形成第一氧化层，第一氧化层具有第一厚度；采用湿法氧化工艺在沟槽中形成第二氧化层，以使第二氧化层至少覆盖沟槽侧壁，第二氧化层具有第二厚度，第一厚度大于第二厚度，第一氧化层和第二氧化层构成闸极氧化层。
可选地，在放置有半导体基体的反应腔内进行高密度等离子体增强化学气相沉积工艺，反应腔压力为<10mT。
可选地，高密度等离子体增强化学气相沉积工艺的沉积溅射比为1~2.5。
可选地，高密度等离子体增强化学气相沉积工艺的射频偏压功率为1500W~2500W。
可选地，高密度等离子体增强化学气相沉积工艺的反应气体包括SiH4/O2/Ar/He/H2中的任一种或多种。
可选地，高密度等离子体增强化学气相沉积工艺的反应温度为400℃~700℃。
可选地，在放置有半导体基体的炉管内进行湿法氧化工艺，炉管内压力为常压。
可选地，湿法氧化工艺的反应温度为900℃~1200℃。
根据本申请的另一方面，提供了一种闸极氧化层，闸极氧化层根据如上述的闸极氧化层的制备方法制作形成。
根据本申请的又一方面，提供了一种沟槽式金属氧化物半导体场效应管，包括：半导体基体，半导体基体具有第一表面，第一表面具有沟槽；如上述的闸极氧化层，闸极氧化层至少覆盖沟槽的侧壁和底部，且闸极氧化层位于底部的部分具有第一厚度，闸极氧化层位于侧壁的部分具有第二厚度，第一厚度大于第二厚度；闸极，闸极设置于沟槽中，且闸极氧化层位于闸极和半导体基体之间；绝缘介质层，绝缘介质层设置于第一表面上，以使绝缘介质层至少覆盖闸极；源/漏极，源/漏极中的源极设置于绝缘介质层远离半导体基体的一侧，源/漏极中的漏极设置于半导体基体远离第一表面的一侧。
应用本申请的技术方案，提供一种闸极氧化层的制备方法，通过采用高密度等离子体增强化学气相沉积工艺在半导体基体第一表面的沟槽中形成预备氧化层，首先使得形成的该预备氧化层的厚度达到沟槽式金氧半场效应管（沟槽式MOSFET）的击穿电压所需的厚度范围，然后为了避免位于沟槽侧壁的预备氧化层的厚度过后导致上述沟槽式MOSFET的输入电容上升，进而去除上述预备氧化层中覆盖沟槽侧壁的部分，使得沟槽的侧壁裸露，剩余的预备氧化层形成第一氧化层，然后再采用湿法氧化工艺在沟槽中形成第二氧化层，使得第二氧化层至少覆盖沟槽的裸露侧壁，上述第一氧化层和第二氧化层构成上述沟槽式MOSFET的闸极氧化层，且上述第一氧化层具有第一厚度，上述第二氧化层具有第二厚度，由于形成的第一厚度大于第二厚度，从而本发明意想不到的技术效果是：使闸极氧化层中位于沟槽底部的部分的厚度能够满足沟槽式MOSFET的击穿电压，进而使得沟槽式MOSFET能够在期望的电压下正常工作；同时，由于闸极氧化层中位于沟槽侧壁的部分的厚度相较于沟槽底部的厚度较薄，在电荷传输过程中能够避免沟槽式MOSFET的输入电容上升，进而避免了沟槽式MOSFET工作时的功耗上升，达到了有效解决现有技术中沟槽式MOSFET的闸极氧化层的厚度对器件的击穿电压和输入电容造成不良影响的技术问题的目的。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请实施例的一种闸极氧化层的制备方法中，形成沟槽的剖面结构示意图；
图2示出了根据本申请实施例的一种闸极氧化层的制备方法中，形成预备氧化层的剖面结构示意图；
图3示出了根据本申请实施例的一种闸极氧化层的制备方法中，形成第一氧化层的剖面结构示意图；
图4示出了根据本申请实施例的一种闸极氧化层的制备方法中，形成第二氧化层的剖面结构示意图；
图5示出了在图4所示的闸极氧化层远离半导体基体的一侧形成闸极的剖面结构示意图。
其中，上述附图包括以下附图标记：
10、半导体基体；101、衬底；102、外延层；20、沟槽；30、预备氧化层；40、第一氧化层；50、第二氧化层；60、多晶硅。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件（诸如层、膜、区域、或衬底）描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
为了便于描述，以下对本申请实施例涉及的部分名词或术语进行说明：
高密度等离子体增强化学气相沉积工艺结合了淀积和刻蚀的工艺，能够在同一个反应腔内同步地进行淀积和刻蚀的工艺。
正如背景技术中所介绍的，现有技术中为了在沟槽中形成闸极氧化层，首先使用炉管(Furnace)通入氧气，并提高炉管温度至900℃~1000℃，此时外延层的硅与氧气接触，发生氧化反应，在沟槽的侧壁与底部生成二氧化硅，而此沟槽内的二氧化硅就可作为MOSFET的闸极介电层。但是，由于受到沟槽结构特性的影响，沟槽底部的硅与氧气接触机会低于沟槽上方与侧壁，以至于沟槽底部的硅较不容易发生氧化反应，这将导致沟槽底部所形成的二氧化硅厚度低于沟槽侧壁，而此种厚度差异，会对器件的性能发生不良的影响，对于器件而言均是不能被接受的。具体表现为：为了使得沟槽底部的介电层的厚度满足期望电压所需的厚度，会导致沟槽侧壁的厚度过厚，从而导致器件的输入电容上升，器件工作时的功耗也随上升；而为了避免沟槽侧壁的介电层的厚度过后导致器件的输入电容上升，又会导致沟槽底部的介电层过薄，从而影响器件的击穿电压，导致器件无法在期望的电压下正常工作。为解决沟槽式MOSFET的闸极氧化层的厚度对器件的击穿电压和输入电容造成不良影响的问题，本申请的实施例提供了一种闸极氧化层的制备方法、闸极氧化层及沟槽式场效应管。
为了解决上述技术问题，本发明提供一种闸极氧化层的制备方法，包括：如图1所示，提供半导体基体10，半导体基体10具有第一表面，第一表面具有沟槽20；采用高密度等离子体增强化学气相沉积工艺在沟槽20的内表面覆盖预备氧化层30，如图2所示；采用湿法刻蚀去除预备氧化层30中位于沟槽20侧壁的部分，且剩余的预备氧化层30位于沟槽20底部形成第一氧化层40，第一氧化层40具有第一厚度（该第一厚度为A方向的厚度），如图3所示；采用湿法氧化工艺在沟槽20中形成第二氧化层50，以使第二氧化层50至少覆盖沟槽20侧壁，第二氧化层50具有第二厚度（该第二厚度为B方向的厚度），第一厚度大于第二厚度，第一氧化层40和第二氧化层50构成闸极氧化层，如图4所示。
通过本实施例，可以使得位于沟槽20底部的第一氧化层40的厚度大于位于沟槽20侧壁的第二氧化层50的厚度，其中，上述第一氧化层40和第二氧化层50构成上述沟槽式MOSFET的闸极氧化层，从而闸极氧化层中位于沟槽20底部的部分的厚度能够满足沟槽式MOSFET的击穿电压，使得沟槽式MOSFET能够在期望的电压下正常工作，且闸极氧化层中位于沟槽20侧壁的部分的厚度相较于沟槽20底部的厚度较薄，从而在电荷传输过程中能够避免沟槽式MOSFET的输入电容上升，进而避免了沟槽式MOSFET工作时的功耗上升，达到了有效解决现有技术中沟槽式MOSFET的闸极氧化层的厚度对器件的击穿电压和输入电容造成不良影响的技术问题的目的。
具体地，如图1所示，上述半导体基体10包括衬底101和外延层102，其中，衬底101可以包括但不限于硅衬底101，锗衬底101，硅锗衬底101或氮化硅衬底101等中的任意一种，外延层102可以包括但不限于硅锗外延层102或氮化硅外延层102等中的任意一种。本领域技术人员可以根据实际需要从现有技术中的进行合理选择，本发明不做具体限定。在一些可选地实施方式中，上述沟槽20具有较高的深宽比，示例性地，沟槽20的深宽比可以是4:1。
具体地，在一些实施方式中，为了填充深宽比（定义为沟槽20的深度和宽度的比值）较高的沟槽20，通常会采用等离子体气相沉积工艺，其中，该工艺对于大于0.8微米的沟槽20具有良好的填孔效果，然而对于小于0.8微米的沟槽20，用单步的等离子体气相沉积工艺填充上述具有较高的深宽比的沟槽20时，常常会在沟槽20的中部产生夹断，使得夹断之后的沟槽20中产生没有被完全填充的空洞，从而影响器件的性能；在另一些实施方式中，为了填充上述具有较高深宽比的沟槽20，在采用等离子气相沉积工艺的基础上，采用多步沉积工艺对沟槽20进行填充，示例性地，采用淀积-刻蚀-淀积工艺，使得在初步淀积阶段首先完成沟槽20的部分填充，其中，采用等离子体气相沉积工艺填充沟槽20时，由于沟槽20底部接触氧气的机会小于沟槽20侧壁和上部接触氧气的机会，从而在沉积过程中，沉积材料会导致沟槽20夹断，以使沟槽20中部更容易出现闭合现象，为了避免上述沟槽20的中部出现闭合，进而在沟槽20中尚未发生夹断时，紧跟着对沟槽20进行刻蚀，使得在沟槽20中重新打开连通沟槽20底部的沟槽20开口，之后再次淀积以完成整个沟槽20的填充。
采用等离子体气相沉积工艺虽然能够用于填充具有较高深宽比的沟槽20，但是随着沟槽20间隙的越来越小，对于单步的等离子体气相沉积工艺已不能实现对0.8微米以下的沟槽20，而对于多步等离子气相沉积工艺而言，也仅能够实现填充0.8微米以下，0.5微米以上的沟槽20，且需要采用越来越多的工艺循环（淀积-刻蚀-淀积），从而耗费大量的时间成本，另外，由于刻蚀的精度限制，还可能造成过刻蚀，导致器件报废，从而大大增加了制造成本。进一步地，对于尺寸小于0.5微米的沟槽20而言，上述等离子体气相沉积工艺已不能满足工艺需求，从而本发明在确定高密度等离子增强化学气相沉积工艺由具有同步地进行淀积和刻蚀的功能之后，采用了该高密度等离子体增强化学气相沉积在上述沟槽20内壁和底部形成预备氧化层30，如图2所示，使得形成的预备氧化层30位于沟槽20底部的厚度达到具有闸极氧化层的相应器件的击穿电压所需的厚度，优选的，该预备氧化层30的厚度大于具有闸极氧化层的相应器件的击穿电压所需的厚度，且由于该高密度等离子增强化学气相沉积存在刻蚀，从而使得覆盖在沟槽20侧壁的预备氧化层30的厚度小于覆盖在沟槽20底部的预备氧化层30的厚度。可选地，上述预备氧化层30还覆盖半导体基体10的第一表面。
具体地，为了使得位于沟槽20底部的预备氧化层30的厚度满足具有闸极氧化层的器件的击穿电压，在采用上述高密度等离子体增强气相沉积形成的预备氧化层30时，该预备氧化层30的厚度通常较厚，从而即使位于沟槽20侧壁的预备氧化层30的厚度小于位于沟槽20底部的预备氧化层30的厚度，上述位于沟槽20侧壁的预备氧化层30的厚度还是会很大程度上提升器件的输入电容，造成器件的功率损耗较大，从而为了避免上述提升器件的输入电容以及造成器件的功率损耗较大的问题，采用湿法刻蚀将上述预备氧化层30中位于沟槽20侧壁的部分去除，并使得剩余的位于沟槽20底部的预备氧化层30形成第一氧化层40，该第一氧化层40具有第一厚度，如图3所示，可选地，该第一氧化层40的厚度小于等于上述预备氧化层30的厚度，且具有该第一厚度的第一氧化层40的厚度满足具有该闸极氧化层的器件的击穿电压。
具体地，去除预备氧化层30中位于沟槽20侧壁的部分之后，会导致沟槽20侧壁裸露，从而使得后续在该沟槽20中形成闸极的情况下，由于该闸极和半导体基体10之间直接接触，进而会严重影响器件的性能，为了避免由于去除沟槽20侧壁的预备氧化层30对器件性能的影响，在去除位于沟槽20侧壁的上述预备氧化层30之后，紧接着采用湿法氧化工艺在上述沟槽20中形成第二氧化层50，且该第二氧化层50至少覆盖上述裸露的沟槽20侧壁，从而使得第二氧化层50和第一氧化层40能够完整的覆盖上述沟槽20的侧壁和底部，如图4所示，且上述第二氧化层50的厚度为第二厚度，第二厚度小于上述第一厚度，从而使得具有该第二厚度的第二氧化层50不会对器件的输入电容过大，另外，可以理解的是，该第二氧化层50的第二厚度小于位于该沟槽20侧壁的预备氧化层30的厚度，上述第一氧化层40和第二氧化层50构成了闸极氧化层。示例性地，采用炉管工艺形成上述第二氧化层50。
可选地，在一些实施例中，如图3和图4所示，采用湿法氧化形成上述第二氧化层50的过程中，该第二氧化层50仅覆盖上述沟槽20的侧壁；可选地，在另一些实施例中，采用湿法氧化不仅在沟槽20侧壁形成第二氧化层50，还能够在沟槽20的底部形成第二氧化层50，从而使得形成的第二氧化层50覆盖沟槽20侧壁和沟槽20底部。可选地，上述第二氧化层50还覆盖上述预备氧化层30远离半导体基体10的一侧表面。
具体实现过程中，上述沟槽20可以通过以下步骤实现：在上述第一表面上形成掩膜层，具体地，在该掩膜层远离第一表面的一侧覆盖光刻胶，进而根据预设图形对光刻胶进行曝光并显影，从而在上述掩膜层上形成刻蚀窗口，并根据该刻蚀窗口对半导体基体10中的外延层102进行刻蚀，以形成自第一表面延伸至半导体基体10的外延层102中的沟槽20。可选地，上述掩膜层可以包括但不限于氮化硅或氮化铝中的任意一种，可选地，该掩膜层的厚度可以为2微米~3微米。
在一些可选的实施方式中，为了去除刻蚀沟槽20对半导体基体10造成的损伤，可以在沟槽20刻蚀完成之后，在沟槽20中形成牺牲氧化层，达到对沟槽20的侧壁和底部进行氧化，去除沟槽20侧壁表面和底部表面的缺陷的目的，从而降低沟槽20刻蚀度半导体基体10界面造成的影响，进而去除上述牺牲氧化层。示例性地，上述牺牲氧化层可以在800℃~1100℃的高温炉管中氧化生长得到，且通过湿法刻蚀去除上述牺牲氧化层。
为了在沟槽20中形成预备氧化层30，且使得位于沟槽20侧壁的预备氧化层30的厚度小于位于沟槽20底部的预备氧化层30的厚度，本申请的上述步骤S202可以通过以下步骤实现：将具有沟槽20的上述半导体基体10放入高密度等离子体化学气相沉积工艺的反应腔中，并在该反应腔中通入反应气体，以根据该反应气体沉积形成上述预备氧化层30，其中，该预备氧化层30的厚度可以根据不同器件进行选择性沉积。示例性地，在器件为低压金属氧化物半导体场效应管的情况下，该预备氧化层30的厚度可以为150埃米~300埃米；在器件为中压金属氧化物半导体场效应管的情况下，该预备氧化层30的厚度可以为300埃米~600埃米；在器件为高压金属氧化物半导体场效应管的情况下，该预备氧化层30的厚度可以为600埃米~1000埃米。
在一些实施例上，如图2和图3所示，去除沟槽20侧壁的部分预备氧化层30的步骤可以包括：将上述形成有预备氧化层30的半导体基体10竖直浸没在湿法刻蚀槽的化学溶液中，并维持一段时间，使得化学溶液中的反应物扩散到被刻蚀薄膜的表面，进而被刻蚀薄膜与反应物进行反应，进使得反应后的产物从刻蚀表面扩散到溶液中，进而在将上述半导体基体10从上述化学溶液中取出之后，位于沟槽20侧壁的预备氧化层30被去除，剩余的预备氧化层30形成第一氧化层40。其中，与其他刻蚀方法相比，湿法刻蚀对下层材料具有较高的刻蚀选择比，从而不会对器件带来等离子体损伤，且由于湿法刻蚀具有各项同性的特点，在位于沟槽20中侧壁的预备氧化层30的厚度小于位于沟槽20底部的预备氧化层30的厚度的情况下，达到了在保留位于沟槽20底部的部分预备氧化层30的基础上，还去除了位于沟槽20侧壁的预备氧化层30，形成具有第一厚度的第一氧化层40的目的。示例性地，上述化学溶液可以是氢氟酸（DHF）。
在一些实例上，如图3和图4所示，形成第二氧化层50的步骤可以包括：将具有上述第一氧化层40的半导体基体10（包括衬底101和外延层102）放置在湿法氧化工艺的反应室内，并通入反应气体，使得反应气体和半导体基体10的硅在上述反应室内进行反应，以生成第二氧化层50。具体地，上述反应气体包括氢气和氧气，且该氢气和氧气能够合成水蒸气，从而使得该水蒸气和上述沟槽20侧壁的半导体基体10中的硅进行反应，从而在沟槽20侧壁形成第二氧化层50，示例性地，上述水蒸气和半导体基体10中硅的反应式为Si+2H2OàSiO2+2H2；可选地，上述反应气体氢气和氧气还可以通过扩散透过上述第一氧化层40，从而在第一氧化层40和半导体基体10的界面处的硅进行反应，从而生成第二氧化层50，该第二氧化层50包括位于沟槽20侧壁的部分和位于第一氧化层40靠近半导体基体10一侧的部分，从而进一步增加了沟槽20底部的闸极氧化层的厚度，使得具有该闸极氧化层的器件的击穿电压得以进一步提升。
为了使得本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例对本申请的闸极氧化层的制备方法的实现过程进行详细说明。
预备氧化层可以采用高密度等离子增强化学气相沉积形成，为了提升高密度等离子增强化学气相沉积对沟槽的沟槽填充能力，在一些可选的实施方式中，在放置有半导体基体的反应腔内进行高密度等离子体增强化学气相沉积工艺，反应腔压力为<10mT。
可选地，高密度等离子体增强化学气相沉积工艺过程中，由于薄膜沉积和薄膜溅射是同时发生的，如果溅射过强，可能会对第一表面的沟槽的拐角部位造成损伤；如果溅射过弱，填充沟槽时又会形成悬垂物，即在沟槽中形成空洞，导致填充效果不好。因此，为了避免高密度等离子体增强化学气相沉积工艺对沟槽造成损伤以及具有更好的沟槽填充效果，在一些可选的实施方式中，高密度等离子体增强化学气相沉积工艺的沉积溅射比为1~2.5。进一步地，由于该高密度等离子体增强气相沉积工艺的工艺特性，在沉积薄膜时，在沟槽处（沟槽底部）的沉积速率通常比凸起处（沟槽侧壁）沉积速率更快一些，从而使得形成的预备氧化层在沟槽底部的厚度大于位于沟槽侧壁的厚度，且预备氧化层致密度更高，杂志含量更低。
在一些可选的实施方式中，为了使得高密度等离子体增强气相沉积工艺中的等离子体产生较强的离子轰击，以实现提高沟槽填充能力的目的，在淀积预备氧化层的过程中，射频偏置电压被施加于硅片上，推动高能离子脱离等离子体而直接接触到硅片表面，将高密度等离子体增强化学气相沉积工艺的射频偏压功率设置为1500W~2500W。可选地，设置射频偏压功率为13.56MHz，使得在该射频偏压功率条件下，等离子向衬底101的迁移率更高，从而保证了良好的薄膜稳定性和较高的沉积速率。
由于高密度等离子体增强化学气相沉积工艺形成闸极氧化层的工艺过程中，不会读半导体基体的硅产生损耗，从而在形成的闸极氧化层为二氧化硅的情况下，需要在高密度等离子增强化学气相沉积工艺的反应室内输入反应气体，通过该反应气体提供生成二氧化硅的源材料，且为了达到沉积和溅射同步进行，还需要在反应室内输入能够用于提高溅射率的反应物，从而在一些可选的实施方式中，高密度等离子体增强化学气相沉积工艺的反应气体SiH4/O2/Ar/He/H2。示例性地，上述反应气体至少包括甲硅烷（SiH4）、氧气和氩气，以使上述甲硅烷（SiH4）和氧气反应生成预备氧化层（二氧化硅），氩气和氧气还用于提高高密度等离子增强化学气相沉积工艺的溅射率。可选地，在所需的氧化层为掺磷二氧化硅的情况下，上述反应气体还可以为甲硅烷（SiH4）、氧气、氩气和磷烷。
为了提升高密度等离子增强化学气相沉积形成预备氧化层的沟槽填充能力，在一些可选的实施方式中，高密度等离子体增强化学气相沉积工艺的反应温度为400℃~700℃。
为了进一步提升形成第二氧化层的生长速度，在一些可选的实施方式中，在放置有半导体基体的炉管内进行湿法氧化工艺，炉管内压力为常压。
为了避免半导体基体表面由于受热不均而导致变形或弯曲，在一些可选的实施方式中，湿法氧化工艺的反应温度为900℃~1200℃。
根据本发明的另一方面，提供一种闸极氧化层，闸极氧化层根据如上述的闸极氧化层的制备方法制作形成。
根据本发明的又一方面，如图5所示，提供一种沟槽式场效应管（即沟槽式金属氧化物半导体场效应管），包括：半导体基体10（包括衬底101和外延层102），半导体基体10具有第一表面，第一表面具有沟槽；如上述的闸极氧化层，该闸极氧化层至少覆盖沟槽的侧壁（即第二氧化层50）和底部（即第一氧化层40），且闸极氧化层位于底部的部分具有第一厚度，闸极氧化层位于侧壁的部分具有第二厚度，第一厚度大于第二厚度；闸极（对应多晶硅60），闸极设置于沟槽中，且闸极氧化层位于闸极和半导体基体10之间；绝缘介质层，绝缘介质层设置于第一表面上，以使绝缘介质层至少覆盖闸极；源/漏极，源/漏极中的源极设置于绝缘介质层远离半导体基体10的一侧，源/漏极中的漏极设置于半导体基体10远离第一表面的一侧。其中，采用炉管工艺在上述沟槽中沉积多晶硅60，以形成上述闸极。
下面将结合实施例和对比例对本发明的上述闸极氧化层的制备方法进行进一步说明。
实施例1
本实施例涉及一种具体的闸极氧化层的制备方法，包括如下步骤：
步骤S1：提供半导体基体，半导体基体具有第一表面，第一表面具有沟槽，该沟槽的深宽比为4：1；
步骤S2：采用高密度等离子体增强化学气相沉积工艺在沟槽的内表面覆盖预备氧化层，其中，高密度等离子体增强化学气相沉积工艺中的反应腔压力为5mT，射频偏压功率为2000W，反应温度为500℃，反应气体为SiH4/O2/Ar/He；
步骤S3：采用氢氟酸去除预备氧化层中位于沟槽侧壁的部分，且剩余的预备氧化层位于沟槽底部形成第一氧化层，第一氧化层具有第一厚度，该第一厚度为50nm；
步骤S4：在炉管中采用湿法氧化工艺在沟槽中形成第二氧化层，以使第二氧化层至少覆盖沟槽侧壁，第二氧化层具有第二厚度，该第二厚度为30纳米，第一厚度大于第二厚度，第一氧化层和第二氧化层构成闸极氧化层。
实施例2
本实施例2涉及一种具体的闸极氧化层的制备方法，包括如下步骤：
步骤S1：提供半导体基体，半导体基体具有第一表面，第一表面具有沟槽，该沟槽的深宽比为4：1；
步骤S2：采用高密度等离子体增强化学气相沉积工艺在沟槽的内表面覆盖预备氧化层，其中，高密度等离子体增强化学气相沉积工艺中的反应腔压力为5mT，射频偏压功率为2000W，反应温度为500℃，反应气体为SiH4/O2/Ar/He；
步骤S3：采用氢氟酸去除预备氧化层中位于沟槽侧壁的部分，且剩余的预备氧化层位于沟槽底部形成第一氧化层，第一氧化层具有第一厚度，该第一厚度为70纳米。
步骤S4：在炉管中采用湿法氧化工艺在沟槽中形成第二氧化层，以使第二氧化层至少覆盖沟槽侧壁，第二氧化层具有第二厚度，该第二厚度为30纳米，第一厚度大于第二厚度，第一氧化层和第二氧化层构成闸极氧化层。
实施例3
本实施例涉及一种具体的闸极氧化层的制备方法，包括如下步骤：
步骤S1：提供半导体基体，半导体基体具有第一表面，第一表面具有沟槽，该沟槽的深宽比为4：1；
步骤S2：采用高密度等离子体增强化学气相沉积工艺在沟槽的内表面覆盖预备氧化层，其中，高密度等离子体增强化学气相沉积工艺中的反应腔压力为5mT，射频偏压功率为2000W，反应温度为500℃，反应气体为SiH4/O2/Ar/He；
步骤S3：采用氢氟酸去除预备氧化层中位于沟槽侧壁的部分，且剩余的预备氧化层位于沟槽底部形成第一氧化层，第一氧化层具有第一厚度，该第一厚度为90纳米；
步骤S4：在炉管中采用湿法氧化工艺在沟槽中形成第二氧化层，以使第二氧化层至少覆盖沟槽侧壁，第二氧化层具有第二厚度，该第二厚度为50纳米，第一厚度大于第二厚度，第一氧化层和第二氧化层构成闸极氧化层。
实施例4
本实施例涉及一种具体的闸极氧化层的制备方法，包括如下步骤：
步骤S1：提供半导体基体，半导体基体具有第一表面，第一表面具有沟槽，该沟槽的深宽比为4：1；
步骤S2：采用高密度等离子体增强化学气相沉积工艺在沟槽的内表面覆盖预备氧化层，其中，高密度等离子体增强化学气相沉积工艺中的反应腔压力为5mT，射频偏压功率为2000W，反应温度为500℃，反应气体为SiH4/O2/Ar/He；
步骤S3：采用氢氟酸去除预备氧化层中位于沟槽侧壁的部分，且剩余的预备氧化层位于沟槽底部形成第一氧化层，第一氧化层具有第一厚度，该第一厚度为120纳米；
步骤S4：在炉管中采用湿法氧化工艺在沟槽中形成第二氧化层，以使第二氧化层至少覆盖沟槽侧壁，第二氧化层具有第二厚度，该第二厚度为50纳米，第一厚度大于第二厚度，第一氧化层和第二氧化层构成闸极氧化层。
对比例1
步骤S1：提供半导体基体，半导体基体具有第一表面，第一表面具有沟槽，该沟槽的深宽比为4：1；
步骤S2：采用等离子体增强化学气相沉积工艺在沟槽的内表面覆盖预备氧化层，其中，等离子体增强化学气相沉积工艺中的反应腔压力为5mT，射频偏压功率为2000W，反应温度为500℃，反应气体为SiH4/O2/Ar/He；
步骤S3：采用氢氟酸去除预备氧化层中位于沟槽侧壁的部分，且剩余的预备氧化层位于沟槽底部形成第一氧化层，第一氧化层具有第一厚度，该第一厚度为150nm；
步骤S4：在炉管中采用湿法氧化工艺在沟槽中形成第二氧化层，以使第二氧化层至少覆盖沟槽侧壁，第二氧化层具有第二厚度，该第二厚度为60纳米，第一厚度大于第二厚度，第一氧化层和第二氧化层构成闸极氧化层。
将上述实施例1、实施例2、实施例3、实施例4以及对比例1中制备得到的闸极氧化层应用于MOSFET中，MOSFET包括：
半导体基体，该半导体基体包括氮化硅衬底和氮化硅外延层，且该氮化硅外延层中具有深宽比为4:1的沟槽；
实施例1、实施例2、实施例3、实施例4以及对比例1中制备得到的闸极氧化层，该闸极氧化层设置于沟槽的内表面；
多晶硅闸极，该多晶硅闸极设置于上述沟槽中；
绝缘介质层，该绝缘介质层的材料为硅酸四乙酯，厚度为700纳米。
源/漏极，且该源/漏极中的源极设置于上述绝缘介质层远离上述半导体基体的一侧，上述源/漏极中的漏极设置于上述半导体基体远离上述第一表面的一侧。
对具有上述各实施例及对比例中闸极氧化层的MOSFET的击穿电压及输入电容进行测试，测试结果如表1所示：
表1
根据上述实施例1、实施例2、实施例3、实施例4以及对比例1的对比结果可知，采用本实施例1中的高密度等离子体增强化学气相沉积形成的闸极氧化层能够更好的平衡具有其的沟槽式MOSFET的击穿电压和输入电容，从而相比于现有技术中，有效解决了沟槽式MOSFET的闸极氧化层的厚度对器件的击穿电压和输入电容造成不良影响的技术问题。
从以上的描述中，可以看出，本发明上述的实施例实现了如下意想不到的技术效果：
使闸极氧化层中位于沟槽底部的部分的厚度能够满足沟槽式MOSFET的击穿电压，进而使得沟槽式MOSFET能够在期望的电压下正常工作；同时，由于闸极氧化层中位于沟槽侧壁的部分的厚度相较于沟槽底部的厚度较薄，在电荷传输过程中能够避免沟槽式MOSFET的输入电容上升，进而避免了沟槽式MOSFET工作时的功耗上升，达到了有效解决现有技术中沟槽式MOSFET的闸极氧化层的厚度对器件的击穿电压和输入电容造成不良影响的技术问题的目的。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种闸极氧化层的制备方法，其特征在于，包括以下步骤：
提供半导体基体，所述半导体基体具有第一表面，所述第一表面具有沟槽；
采用高密度等离子体增强化学气相沉积工艺在所述沟槽的内表面覆盖预备氧化层；
采用湿法刻蚀去除所述预备氧化层中位于所述沟槽侧壁的部分，且剩余的位于所述沟槽底部的所述预备氧化层形成第一氧化层，所述第一氧化层具有第一厚度；
采用湿法氧化工艺在所述沟槽中形成第二氧化层，且所述第二氧化层至少覆盖所述沟槽侧壁，所述第二氧化层具有第二厚度，所述第一厚度大于所述第二厚度，所述第一氧化层和所述第二氧化层构成所述闸极氧化层。
2.根据权利要求1所述的制备方法，其特征在于，在放置有所述半导体基体的反应腔内进行所述高密度等离子体增强化学气相沉积工艺，所述反应腔内的压力为<10mT。
3.根据权利要求1或2所述的制备方法，其特征在于，所述高密度等离子体增强化学气相沉积工艺的沉积溅射比为1~2.5。
4.根据权利要求1或2所述的制备方法，其特征在于，所述高密度等离子体增强化学气相沉积工艺的射频偏压功率为1500W~2500W。
5.根据权利要求1或2所述的制备方法，其特征在于，所述高密度等离子体增强化学气相沉积工艺的反应气体包括SiH4/O2/Ar/He/H2中的任一种或多种。
6.根据权利要求1或2所述的制备方法，其特征在于，所述高密度等离子体增强化学气相沉积工艺的反应温度为400℃~700℃。
7.根据权利要求1或2所述的制备方法，其特征在于，在放置有所述半导体基体的炉管内进行湿法氧化工艺，所述炉管内压力为常压。
8.根据权利要求1或2所述的制备方法，其特征在于，所述湿法氧化工艺的反应温度为900℃~1200℃。
9.一种闸极氧化层，其特征在于，所述闸极氧化层根据如权利要求1至8中任一项所述的闸极氧化层的制备方法制作形成。
10.一种沟槽式场效应管，其特征在于，包括：
半导体基体，所述半导体基体具有第一表面，所述第一表面具有沟槽；
如权利要求9所述的闸极氧化层，所述闸极氧化层至少覆盖所述沟槽的侧壁和底部，且所述闸极氧化层中位于所述底部的部分具有第一厚度，所述闸极氧化层中位于所述侧壁的部分具有第二厚度，所述第一厚度大于所述第二厚度；
闸极，所述闸极设置于所述沟槽中，且所述闸极氧化层位于所述闸极和所述半导体基体之间；
绝缘介质层，所述绝缘介质层设置于所述第一表面上，且所述绝缘介质层至少覆盖所述闸极；
源/漏极，所述源/漏极中的源极设置于所述绝缘介质层远离所述半导体基体的一侧，所述源/漏极中的漏极设置于所述半导体基体远离所述第一表面的一侧。
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