CN112735953A - 一种屏蔽栅沟槽mosfet的制造方法 - Google Patents
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Abstract
本发明提供一种屏蔽栅沟槽MOSFET的制造方法，包括：提供一衬底，衬底中形成有若干第一沟槽和第二沟槽；形成第一介质层，第一介质层覆盖第一沟槽和第二沟槽的侧壁及底部，第一介质层的底部具有向外的凹陷部；通过HDP CVD工艺形成第二介质层，第二介质层覆盖第二沟槽的底部且填充凹陷部；以及在第一沟槽中形成电极及在第二沟槽中形成屏蔽栅。采用HDP CVD形成第二介质层覆盖第一沟槽及第二沟槽的底部且填充凹陷部，可消除底部的薄弱点，从而提高屏蔽栅沟槽MOSFET的击穿电压；而且可在不增加整体厚度情况下，提高屏蔽栅沟槽MOSFET的击穿电压，使其有利于屏蔽栅沟槽MOSFET的更微型化的制造。
Description
技术领域
本发明涉及半导体集成电路制造技术领域，特别涉及一种屏蔽栅沟槽 MOSFET的制造方法。
背景技术
屏蔽栅极沟槽结构因其具有电荷耦合效应，在传统沟槽MOSFET垂直耗尽 基础上引入水平耗尽层，将器件电场由三角形分布改为近似矩形分布。在采用 相同掺杂浓度的外延规格情况下，器件可以获得更高的击穿电压，该结构因此 得到广泛应用。
为获得更高的击穿电压，业界往往通过在沟槽的内壁(包括侧壁和底部)， 形成较厚的第一介质层以绝缘阻断。然而，由于硅晶体晶向的原因，在沟槽侧 壁和底部相交处的硅原子密度较大，反应时氧气进入速率较慢，其第一介质层 的形成速率低于其他位置，从而导致在相交处所形成的第二介质层向外形成凹 陷部，也即是该处厚度较其他位置第二介质层更薄，该凹陷部因此成为易被电 压击穿的薄弱处(弱点)，导致器件的击穿电压相对降低。
不仅如此，凹陷部的存在致使通过加厚第一介质层以提高击穿电压的效果 事倍功半，且目前器件日趋愈加往微型化发展，继续采用现有的方法显然不理 想。所以需要一种更佳的提高屏蔽栅沟槽MOSFET击穿电压的制造方法。
发明内容
本发明的目的在于提供一种屏蔽栅沟槽MOSFET的制造方法，以解决上述 提高屏蔽栅沟槽MOSFET的击穿电压的的问题。
为解决上述技术问题，本发明提供一种屏蔽栅沟槽MOSFET的制造方法， 包括：提供一衬底，所述衬底中形成有若干第一沟槽和第二沟槽；形成第一介 质层，所述第一介质层覆盖所述第一沟槽和所述第二沟槽的侧壁及底部，所述 第一介质层的底部具有向外的凹陷部；通过HDP CVD工艺形成第二介质层，所 述第二介质层覆盖所述第一沟槽和所述第二沟槽的底部且填充所述凹陷部；以 及在所述第一沟槽中形成电极以及在所述第二沟槽中形成屏蔽栅。
可选的，所述第一介质层和所述第二介质层的材质相同。
可选的，所述第二介质层的材质为氧化硅。
可选的，所述HDP CVD工艺的淀积蚀刻比的范围为0.95～1.05。
可选的，所述HDP CVD工艺采用甲硅烷和氧气作为反应气体，且所述甲硅 烷的流量是所述氧气流量的1.5～2.5倍；所述HDP CVD工艺的反应温度在 500～700℃之间。
可选的，所述第一介质层的材质为氧化硅，且厚度在0.3～1微米之间。
可选的，所述第一介质层采用热氧化工艺形成。
可选的，所述衬底为硅衬底，所述硅衬底表面形成有外延层，所述沟槽形 成于所述外延层中。
可选的，形成所述电极及所述屏蔽栅的步骤包括：形成多晶硅层，所述多 晶硅层填充所述第一沟槽及所述第二沟槽；对所述第二沟槽中的多晶硅层回刻 蚀，所述第一沟槽中的多晶硅层构成所述电极，所述第二沟槽中剩余的多晶硅 层构成所述屏蔽栅；形成第三介质层以回填所述第二沟槽。
可选的，所述第三介质层的材质为氧化硅。
综上所述，本发明提供的一种屏蔽栅沟槽MOSFET的制造方法具有如下有 益效果：采用HDP CVD形成第二介质层覆盖第一沟槽及第二沟槽的底部且填充 凹陷部，可消除底部的薄弱点，从而提高屏蔽栅沟槽MOSFET的击穿电压；而 且可在不增加整体厚度情况下，提高屏蔽栅沟槽MOSFET的击穿电压，使其有 利于屏蔽栅沟槽MOSFET的更微型化的制造。
附图说明
本领域的普通技术人员应当理解，提供的附图用于更好地理解本发明，而 不对本发明的范围构成任何限定。其中：
图1a是常规技术提供的形成沟槽的示意图；
图1b是常规技术提供的形成第一介质层的示意图；
图1c是常规技术提供的形成电极和屏蔽栅的示意图；
图2a是本申请实施例提供的形成沟槽的示意图；
图2b是本申请实施例提供的形成第一介质层的示意图；
图2c是本申请实施例提供的形成第二介质层的示意图；
图2d是本申请实施例提供的形成电极和屏蔽栅的示意图；
图2e是本申请实施例提供的形成第三介质层的示意图；
图3是本申请实施例提供的HDP CVD设备的示意图；
图4是本申请实施例提供的屏蔽栅沟槽MOSFET的制造方法的流程图。
图1a至图1c中：
10’-衬底；10a’-电极连接区；10b’-器件单元区；101’-第一沟槽；102’-第二 沟槽；201’-第一介质层；201a’-凹陷部；202’-第二介质层；31’-电极；32’-屏蔽 栅；
图2a至图4中：
10-衬底；10a-电极连接区；10b-器件单元区；101-第一沟槽；102-第二沟槽；
201-第一介质层；201a-凹陷部；202-第二介质层；203-第三介质层；
31-电极；32-屏蔽栅；
41-载片台；42-冷却系统；43-线圈；44-射频电源；45-射频偏压电源；
46-反应腔体；47-供气系统；48-排气系统。
具体实施方式
如背景技术所述，业界采用常规技术所制造屏蔽栅沟槽MOSFET存在击穿 电压较低的问题。
具体请参考图1a至图1c，在常规技术中，屏蔽栅沟槽MOSFET的制造方 法，通常包括如下步骤：首先提供一沉底10’，在衬底中形成第一沟槽101’和第 二沟槽102’，再形成第一介质层201’，位于第一沟槽101’和第二沟槽102’底部 的第一介质层201’具有向外的凹陷部201a’，然后在第一沟槽101’中形成电极 31’以及在第二沟槽102’中形成屏蔽栅32’。
其中，第一介质层201’的底部的凹陷部201a’，是由于该处硅原子密度较大， 反应时氧气进入速率较慢，其第一介质层的形成速率低于其他位置，从而导致 在相交处所形成的第一介质层201’向外形成凹陷部201a’，也即是该处厚度较其 他位置的第一介质层201’更薄，该凹陷部201a’因此成为易被电压击穿的薄弱处 (弱点)，导致器件的击穿电压相对降低。
而且，为了保证击穿电压，则需进一步增加第一介质层201’的厚度，例如 厚度增加到1.5微米，一方面，在一定程度上通过增加包括凹陷部201a’的厚度 的整体厚度，也能达到一定效果，然而在另一方面，其所达到的效果其实大打 折扣，很有限，而且目前器件日趋愈加往微型化发展，在更微型的器件的制造 中无法依靠增加第一介质层201’的厚度以提高器件击穿电压。
基于上述原因，本发明实施例提供一种屏蔽栅沟槽MOSFET的制造方法， 在形成第一介质层之后，通过DHP CVD工艺形成第二介质层填充凹陷部，然后 再形成电极和屏蔽栅。采用DHP CVD工艺所形成的第二介质层，不仅可消除底 部的薄弱点，提高屏蔽栅沟槽MOSFET的击穿电压，而且不增加整体厚度，更 有利于屏蔽栅沟槽MOSFET的微型化制造。
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对 本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比 例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展 示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同， 有时会采用不同的比例。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术 语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至 少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上” 的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而 不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由 此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至 少两个该特征，除非内容另外明确指出外。
图2a是本申请实施例提供的形成沟槽的示意图；图2b是本申请实施例提 供的形成第一介质层的示意图；图2c是本申请实施例提供的形成第二介质层的 示意图；图2d是本申请实施例提供的形成电极和屏蔽栅的示意图；图2e是本 申请实施例提供的形成第三介质层的示意图；图3是本申请实施例提供的HDP CVD设备的示意图；图4是本申请实施例提供的屏蔽栅沟槽MOSFET的制造方 法的流程图。
如图4所示，本实施例提供的屏蔽栅沟槽MOSFET的制造方法，包括以下 步骤：
S01：提供一衬底10，衬底10中形成有若干第一沟槽101和第二沟槽102；
S02：形成第一介质层201，第一介质层201覆盖第一沟槽101和第二沟槽 102的侧壁及底部，第一介质层201的底部具有向外的凹陷部201a；
S03：通过HDP CVD工艺形成第二介质层202，第二介质层202覆盖第一 沟槽101和第二沟槽102的底部且填充凹陷部201a；以及
S04：在第一沟槽101中形成电极31以及在第二沟槽102中形成屏蔽栅32。
首先，请参照图2a，执行步骤S01。其具体的步骤及过程为：提供衬底10， 衬底10包括电极连接区10a以及器件单元区10b。在电极连接区10a及器件单 元区10b内分别形成若干第一沟槽101及第二沟槽102，其中，至少一个第一沟 槽101位于电极连接区10a，至少一个第二沟槽102位于器件单元区10b。
衬底10可以为硅基半导体或绝缘体上硅(SOI)衬底，本实施例中以硅衬 底为例加以说明。衬底10表面形成有外延层，第一沟槽101及第二沟槽102均 形成与外延层中。以N型MOSFET器件为例，衬底10和外延层的操作类型均 是N型，且衬底10的掺杂浓度高于外延层的掺杂浓度。
第一沟槽101与第二沟槽102可以利用同一步骤形成，二者的深度可以相 同，例如在3～10微米之间，二者的开口也可以相同，例如在0.3～2微米之间。 二者底部拐角处的形状可以为圆弧形或直角形。本实施例中，第一沟槽101及 第二沟槽102的底部拐角处均为圆弧形。
接着，执行步骤S02，如图2b所示。可通过热氧化工艺在第一沟槽101及 第二沟槽102的底部及侧壁形成第一介质层201。第一介质层201的厚度例如是 在0.3～1微米之间。第一介质层201的材质可以为氧化硅或氮化硅，在本实施例 中第一介质层201的材质为氧化硅。图2b仅示意图出第一介质层201覆盖于第 一沟槽101及第二沟槽102内的情况，但本领域的技术人员应理解，第一介质 层201也可以覆盖在第一沟槽101及第二沟槽102的同时覆盖于衬底10的表面， 也即是外延层的表面。
在此需要特别说明的是，形成第一介质层所采用的是热氧化工艺，即是将 衬底10置于高温环境，例如900-1200℃，使衬底10的表面的一薄层硅氧化成 氧化硅的方法。相比于CVD工艺所形成的氧化硅，热氧化工艺所形成的氧化硅 不仅具有良好的界面形态，即不会使沟槽的开口变窄而形成夹断，而且更重要 的，不会使器件的应力超标从而影响器件性能。
由于采用热氧化工艺，从而导致位于第一沟槽101和第二沟槽102底部的 第一介质层201，也即是第一介质层201的底部具有向外的凹陷部201a，该处 厚度较其他位置的第一介质层201更薄，凹陷部201a因此成为易被电压击穿的 薄弱处(弱点)，导致器件的击穿电压相对降低。
为解决上述问题，接着执行S03，如图2c所示。通过HDP CVD工艺形成 第二介质层202，第二介质层202覆盖第一沟槽101及第二沟槽102的底部，且 填充第一介质层201的凹陷部201a，以提高器件的击穿电压。第二介质层202 的材质例如为氧化硅或氮化硅，在本实施例中为氧化硅。
其中，HDP CVD工艺所采用的设备如图3所示。衬底10放置于载片台41 上，并位于一封闭的腔体46内。载片台41的内部设置有冷却系统42，用于衬 底10的冷却降温。腔体46连通有供气系统和排气系统，用于反应气体的提供 和副产物的排出。在本实施例中，第二介质层202的材质为氧化硅，其反应气 体为甲硅烷和氧气。应理解，若第二介质层202为其他材料，例如氮化硅，则 提供的反应气体可以为甲硅烷和氮气。在腔体46内，还可以有惰性气体，例如 氩气，用于实现HDP CVD工艺中的蚀刻。
在腔体46设置有多个线圈43，分别设置于腔体46的顶部和上侧壁，并与 一射频电源44连接，用于提供产生气体等离子体的射频功率。另一射频偏压电 源45与载片台41连接，用于提供轰击衬底10的等离子体所需的射频偏压，其 可调节轰击的能量。
HDP CVD工艺的过程例如：装载衬底10于载片台42上；通入氩气预热载 片台42及腔体46；通入反应气体，例如甲硅烷和氧气，并启动射频电源及射频 偏压电源，开始淀积；淀积完成，冷却系统启动。
与常压CVD(AP CVD)和亚常压CVD(SA CVD)相比，HDP CVD工艺 可以通过等离子体辅助淀积，在同一个反应中同步地进行淀积和蚀刻的工艺。 具体来说，在本实施例中的HDPCVD工艺，淀积工艺由甲硅烷和氧气以实现， 而蚀刻工艺可以由氩气以实现。
为了获得更好的形成效果，例如第二介质层202淀积于第一沟槽101及第 二沟槽102内时，需填充第一介质层201的凹陷部201a，即是主要淀积于第一 沟槽101及第二沟槽102的底部。为达到上述效果，需调整HDP CVD工艺的工 艺参数并将其淀积蚀刻比(D/Sratio)调整为1。若HDP CVD工艺的淀积蚀刻 比大于1，即是淀积速度大于蚀刻速度，第二介质层202将在第一沟槽101及第 二沟槽102的开口处，快速淀积，导致其开口变窄，形成夹断，不利于后续的 制造；若HDP CVD工艺的淀积蚀刻比小于1，即是淀积速度小于蚀刻速度，则 将对第一沟槽101及第二沟槽102的开口处的第一介质层201进行蚀刻，导致 第一介质层201变薄。
当然，实作中，HDP CVD工艺的淀积蚀刻比在0.95～1.05的范围其效果也 是可以接受的。具体的HDP CVD工艺参数，例如甲硅烷流量是氧气流量的 1.5-2.5倍之间、射频功率在1000-7000W之间、射频偏压功率在1000-7000W之 间、反应温度在500-700℃之间。本领域的技术人员应理解，具体的HDP CVD 工艺参数将根据生产设备及现场具体情况而不同，但在明白上述调试原理后， 并结合实际淀积蚀刻的效果，可以实现调试的目的。
图2c所示的仅示意出了第二介质层202填充凹陷部201a的情况，但本领域 的技术人员应理解，第二介质层202也可以填充凹陷部201a同时延伸覆盖于衬 底10的表面。当然，第二介质层202还可以少部分覆盖于第一沟槽101及第二 沟槽102的侧壁。
接着，执行步骤S04，在第一沟槽101及第二沟槽102中分别形成电极31 和屏蔽栅32，如图2d所示。电极31和屏蔽栅32的材质可以是多晶硅、铝、钽 或钛等，本实施中电极31和屏蔽栅32均为多晶硅。其中，位于第一区域10a， 即位于第一沟槽101中的多晶硅填充于整个深度范围形成电极31，电极31的顶 面与第一沟槽101顶部基本齐平；位于第二区域10b，即位于第二沟槽102中的 多晶硅部分填充于整个深度范围形成屏蔽栅32，屏蔽栅32的顶面低于第二沟槽 102顶部。
形成电极31及屏蔽栅32的步骤包括：形成多晶硅层，多晶硅层填充第一 沟槽101及第二沟槽102；对第二沟槽中102的多晶硅层回刻蚀，第一沟槽101 中的多晶硅层构成电极31，第二沟槽102中剩余的多晶硅层构成屏蔽栅32；形 成第三介质层203以回填第二沟槽102，如图2e所示。其具体回刻深度根据产 品的不同，可以不同。优选的，第三介质层203的材质为氧化硅。
屏蔽栅沟槽MOSFET的制造方法还包括后续的诸如栅极、基区、源区、源 区金属垫层和栅极金属垫层的形成，上述步骤的形成采用本领域常用的方法形 成，在此不再赘述。
综上所述，在本发明提供的一种屏蔽栅沟槽MOSFET的制造方法具有以下 有益效果：采用HDP CVD形成第二介质层覆盖第一沟槽及第二沟槽的底部且填 充凹陷部，可消除底部的薄弱点，从而提高屏蔽栅沟槽MOSFET的击穿电压； 而且可在不增加整体厚度情况下，提高屏蔽栅沟槽MOSFET的击穿电压，使其 有利于屏蔽栅沟槽MOSFET的更微型化的制造。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定， 本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权 利要求书的保护范围。
Claims (10)
1.一种屏蔽栅沟槽MOSFET的制造方法，其特征在于，包括：
提供一衬底，所述衬底中形成有若干第一沟槽和第二沟槽；
形成第一介质层，所述第一介质层覆盖所述第一沟槽和所述第二沟槽的侧壁及底部，所述第一介质层的底部具有向外的凹陷部；
通过HDP CVD工艺形成第二介质层，所述第二介质层覆盖所述第一沟槽和所述第二沟槽的底部且填充所述凹陷部；以及
在所述第一沟槽中形成电极以及在所述第二沟槽中形成屏蔽栅。
2.根据权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于，所述第一介质层和所述第二介质层的材质相同。
3.根据权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于，所述第二介质层的材质为氧化硅。
4.根据权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于，所述HDP CVD工艺的淀积蚀刻比的范围为0.95～1.05。
5.根据权利要求4所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于，所述HDP CVD工艺采用甲硅烷和氧气作为反应气体，且所述甲硅烷的流量是所述氧气流量的1.5～2.5倍，所述HDP CVD工艺的反应温度在500～700℃之间。
6.根据权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于，所述第一介质层的材质为氧化硅，厚度在0.3～1微米之间。
7.根据权利要求4所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于，所述第一介质层采用热氧化工艺形成。
8.根据权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于，所述衬底为硅衬底，所述硅衬底表面形成有外延层，所述沟槽形成于所述外延层中。
9.根据权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于，形成所述电极及所述屏蔽栅的步骤包括：
形成多晶硅层，所述多晶硅层填充所述第一沟槽及所述第二沟槽；
对所述第二沟槽中的多晶硅层回刻蚀，所述第一沟槽中的多晶硅层构成所述电极，所述第二沟槽中剩余的多晶硅层构成所述屏蔽栅；
形成第三介质层以回填所述第二沟槽。
10.根据权利要求9所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于，所述第三介质层的材质为氧化硅。
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