CN115472505A - 半导体结构的制备方法以及半导体结构 - Google Patents

半导体结构的制备方法以及半导体结构 Download PDF

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Abstract

本发明涉及一种半导体结构的制备方法以及半导体结构，所述半导体结构的制备方法包括：提供衬底；衬底上形成有外延层；于外延层内形成沟槽；于沟槽的底部及沟槽的底部拐角形成第一氧化层；采用氧化工艺于沟槽的侧壁、沟槽的底部及沟槽的底部拐角形成第二氧化层，位于沟槽侧壁的第二氧化层的厚度大于位于沟槽底部及沟槽底部拐角的第二氧化层的厚度；第一氧化层与第二氧化层共同构成屏蔽栅氧化层，位于沟槽侧壁的屏蔽栅氧化层与位于沟槽底部及位于沟槽底部拐角的屏蔽栅氧化层具有相同的厚度。采用本发明的半导体结构的制备方法能够提高形成的SGT MOSFET的可靠性。

Description

半导体结构的制备方法以及半导体结构
技术领域
本申请涉及半导体技术领域，特别是涉及一种半导体结构的制备方法以及半导体结构。
背景技术
随着半导体技术的发展，出现了屏蔽栅沟槽金属氧化物半导体场效应晶体管(Split Gate TrenchMetal Oxide Semiconductor Field Effect Transistor，SGTMOSFET)，SGT MOSFET的栅极结构通常包括屏蔽栅和控制栅，二者都形成于沟槽中，沟槽内的上半部分是控制栅，沟槽内的下半部分是屏蔽栅。其中，屏蔽栅与沟槽之间具有一层屏蔽栅栅氧化层(Split Gate Oxide，又称Field Oxide，FOX)。
传统的FOX的制备工艺中，为了保证沟槽侧壁以及底部形成的FOX厚度一致，通常先用湿氧氧化法，再用等离子体化学气相沉积(Plasma Chemical Vapor Deposition，PCVD)法于沟槽的底部以及侧壁形成FOX。然而，传统技术对工艺配合度要求较高，难以使沟槽内侧壁以及底部的FOX之间达到理想的厚度差，从而形成的FOX各个部分的厚度均匀性也较差，导致形成的SGT MOSFET器件中的沟槽的侧壁、沟槽底部以及沟槽底部拐角处的FOX的耐压偏差较大。因此，传统技术形成的SGT MOSFET存在可靠性较低的问题。
发明内容
基于此，有必要针对传统技术中的可靠性较低问题提供一种半导体结构的制备方法以及半导体结构。
为了实现上述目的，一方面，本发明提供了一种半导体结构的制备方法，包括：
提供衬底；所述衬底上形成有外延层；
于所述外延层内形成沟槽；
于所述沟槽的底部及所述沟槽的底部拐角形成第一氧化层；
采用氧化工艺于所述沟槽的侧壁、所述沟槽的底部及所述沟槽的底部拐角形成第二氧化层，位于所述沟槽侧壁的第二氧化层的厚度大于位于所述沟槽底部及所述沟槽底部拐角的第二氧化层的厚度；所述第一氧化层与所述第二氧化层共同构成屏蔽栅氧化层，位于所述沟槽侧壁的屏蔽栅氧化层与位于所述沟槽底部及位于所述沟槽底部拐角的屏蔽栅氧化层具有相同的厚度。
在其中一个实施例中，于所述外延层内形成沟槽，包括：
于所述外延层的上表面形成掩膜层；
对所述掩膜层进行图形化处理，以形成图形化掩膜层，所述图形化掩膜层内具有开口图形，所述开口图形定义出所述沟槽的形状及位置；
基于所述图形化掩膜层刻蚀所述外延层，以于所述外延层内形成所述沟槽。
在其中一个实施例中，所述于所述沟槽的底部及所述沟槽的底部拐角形成第一氧化层包括：
于所述沟槽的底部、所述沟槽的底部拐角、所述沟槽的侧壁及所述图形化掩膜层的上表面形成第一氧化材料层；
去除位于所述图形掩膜层的上表面及位于所述沟槽侧壁的第一氧化材料层，并去除位于所述沟槽的底部及所述沟槽的底部拐角的部分所述第一氧化材料层，以形成所述第一氧化层。
在其中一个实施例中，采用热氧化工艺或湿氧氧化工艺于所述沟槽的侧壁、所述沟槽的底部及所述沟槽的底部拐角形成所述第二氧化层。
在其中一个实施例中，采用热氧化工艺，于所述沟槽的侧壁、所述沟槽的底部及所述沟槽的底部拐角形成所述第二氧化层，所述热氧化工艺的氧化温度为900℃～1200℃。
在其中一个实施例中，所述采用氧化工艺于所述沟槽的侧壁、所述沟槽的底部及所述沟槽的底部拐角形成第二氧化层之后，还包括：
于所述沟槽内形成屏蔽栅极材料层；所述屏蔽栅极材料层填满所述沟槽；
去除所述沟槽的部分所述屏蔽栅极材料层以及所述沟槽上部侧壁的所述第二氧化层，以形成屏蔽栅极，并使得所述屏蔽栅氧化层的顶面低于所述沟槽的顶面。
在其中一个实施例中，所述形成屏蔽栅极及屏蔽栅氧化层之后，还包括：
于所述屏蔽栅极的上表面形成隔离介质层；并于所述沟槽暴露出的侧壁形成控制栅氧化层；
于所述沟槽内形成控制栅极，所述控制栅极位于所述控制栅氧化层及所述隔离介质层的表面，且填满所述沟槽。
上述半导体结构的制备方法，包括：提供衬底；所述衬底上形成有外延层；于所述外延层内形成沟槽；于所述沟槽的底部及所述沟槽的底部拐角形成第一氧化层；采用氧化工艺于所述沟槽的侧壁、所述沟槽的底部及所述沟槽的底部拐角形成第二氧化层，位于所述沟槽侧壁的第二氧化层的厚度大于位于所述沟槽底部及所述沟槽底部拐角的第二氧化层的厚度；所述第一氧化层与所述第二氧化层共同构成屏蔽栅氧化层；由于位于所述沟槽侧壁的屏蔽栅氧化层与位于所述沟槽底部及位于所述沟槽底部拐角的屏蔽栅氧化层具有相同的厚度，从而屏蔽栅氧化层的各个部分的耐压偏差不大，从而能够提高SGT MOSFET的可靠性。
另一方面，本申请还提供了一种半导体结构，包括：
衬底，所述衬底上具有外延层；
沟槽，位于所述外延层内；
第一氧化层，位于所述沟槽的底部区及所述沟槽的底部拐角；
第二氧化层，位于所述沟槽的侧壁、所述沟槽的底部及所述沟槽的底部拐角；位于所述沟槽侧壁的第二氧化层的厚度大于位于所述沟槽底部及所述沟槽底部拐角的第二氧化层的厚度；所述第一氧化层与所述第二氧化层共同构成屏蔽栅氧化层，位于所述沟槽侧壁的屏蔽栅氧化层与位于所述沟槽底部及位于所述沟槽底部拐角的屏蔽栅氧化层具有相同的厚度。
在其中一个实施例中，所述屏蔽栅氧化层的顶面低于所述沟槽的顶面；所述半导体结构还包括：
屏蔽栅极，位于所述屏蔽栅氧化层远离所述外延层的表面，所述屏蔽栅极的顶面低于所述沟槽的顶面。
在其中一个实施例中，所述半导体结构还包括：
隔离介质层，位于所述屏蔽栅极的上表面；
控制栅氧化层，位于所述沟槽的侧壁，且位于所述屏蔽栅氧化层的上方；
控制栅极，位于所述沟槽内，且位于所述控制栅氧化层及所述隔离介质层的表面，且填满所述沟槽。
上述半导体结构，包括：衬底，所述衬底上具有外延层；沟槽，位于所述外延层内；第一氧化层，位于所述沟槽的底部区及所述沟槽的底部拐角；第二氧化层，位于所述沟槽的侧壁、所述沟槽的底部及所述沟槽的底部拐角；位于所述沟槽侧壁的第二氧化层的厚度大于位于所述沟槽底部及所述沟槽底部拐角的第二氧化层的厚度；所述第一氧化层与所述第二氧化层共同构成屏蔽栅氧化层。由于位于所述沟槽侧壁的屏蔽栅氧化层与位于所述沟槽底部及位于所述沟槽底部拐角的屏蔽栅氧化层具有相同的厚度，从而屏蔽栅氧化层的各个部分的耐压偏差不大，从而能够提高SGT MOSFET的可靠性。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的制备方法的流程示意图；
图2为一实施例中提供的半导体结构的制备方法中步骤S102所得结构的截面结构示意图；
图3为一实施例中提供的半导体结构的制备方法中步骤S103所得结构的截面结构示意图；
图4为一实施例中提供的半导体结构的制备方法中步骤S104所得结构的截面结构示意图；
图5为一实施例中提供的半导体结构的制备方法中步骤S102可以包括的子步骤的流程示意图；
图6为一实施例中提供的半导体结构的制备方法中步骤S1021所得结构的截面结构示意图；
图7为一实施例中提供的半导体结构的制备方法中步骤S1022所得结构的截面结构示意图；
图8为一实施例中提供的半导体结构的制备方法中步骤S1023所得结构的截面结构示意图；
图9为一实施例中提供的半导体结构的制备方法中步骤S103可以包括的子步骤的流程示意图；
图10为一实施例中提供的半导体结构的制备方法中步骤S1031所得结构的截面结构示意图；
图11为一实施例中提供的半导体结构的制备方法中步骤S1032所得结构的截面结构示意图；
图12为一实施例中提供的半导体结构的制备方法的流程示意图；
图13为一实施例中提供的半导体结构的制备方法中步骤S1201所得结构的截面结构示意图；
图14为一实施例中提供的半导体结构的制备方法中步骤S1202所得结构的截面结构示意图；
图15为一实施例中提供的半导体结构的制备方法的流程示意图；
图16为一实施例中提供的半导体结构的制备方法中步骤S1501所得结构的截面结构示意图；
图17为一实施例中提供的半导体结构的制备方法中步骤S1502所得结构的截面结构示意图。
附图标记说明：10-衬底，20-外延层，201-沟槽，30-屏蔽栅氧化层，301-第一氧化层，3011-第一氧化材料层，302-第二氧化层，40-掩膜层，401-氧化硅层，402-氮化硅层，50-图形化掩膜层，501-开口图形，60-屏蔽栅极，601-屏蔽栅极材料层，70-控制栅极，701-隔离介质层，702-控制栅氧化层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
请参阅图1，本发明提供一种半导体结构的制备方法，包括如下步骤：
S101：提供衬底；衬底上形成有外延层；
S102：于外延层内形成沟槽；
S103：于沟槽的底部及沟槽的底部拐角形成第一氧化层；
S104：采用氧化工艺于沟槽的侧壁、沟槽的底部及沟槽的底部拐角形成第二氧化层，位于沟槽侧壁的第二氧化层的厚度大于位于沟槽底部及沟槽底部拐角的第二氧化层的厚度；第一氧化层与第二氧化层共同构成屏蔽栅氧化层，位于沟槽侧壁的屏蔽栅氧化层与位于沟槽底部及位于沟槽底部拐角的屏蔽栅氧化层具有相同的厚度。
在步骤S101中，请参阅图1中的步骤S101以及图2，提供衬底10；衬底10上形成有外延层20。
其中，衬底10的材料可以为本领域公知的任意合适的衬底材料，例如可以为以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、红磷、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(Double Side PolishedWafers，DSP)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等，本实施例在此不作限制。
外延层20的材料可以为本领域公知的任意合适的外延层材料，例如可以包括氮化镓(GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铟镓(InGaN)中的一种或者多种的组合，本实施例在此不作限制。
在步骤S102中，请参阅图1中的步骤S102以及图2，于外延层20内形成沟槽201。
在步骤S103中，请参阅图1中的步骤S103以及图3，于沟槽201的底部及沟槽201的底部拐角形成第一氧化层301。
第一氧化层301可以包括氧化硅层。第一氧化层301的厚度可以为1500埃～3000埃，本实施例在此不作限制。
在步骤S104中，请参阅图1中的步骤S104以及图4，采用氧化工艺于沟槽201的侧壁、沟槽201的底部及沟槽201的底部拐角形成第二氧化层302，位于沟槽201侧壁的第二氧化层302的厚度大于位于沟槽201底部及沟槽201底部拐角的第二氧化层302的厚度；第一氧化层301与第二氧化层302共同构成屏蔽栅氧化层30，位于沟槽201侧壁的屏蔽栅氧化层30与位于沟槽201底部及位于沟槽201底部拐角的屏蔽栅氧化层30具有相同的厚度。
其中，第二氧化层302可以包括氧化硅层；在采用氧化工艺形成第二氧化层302的过程中，由于沟槽201的底部及沟槽201的底部拐角覆盖有第一氧化层301，因此位于沟槽201的底部及沟槽201的底部拐角的第二氧化层302的生长速率较慢，而沟槽201侧壁由于未覆盖第一氧化层301而完全暴露出来，因此位于沟槽201侧壁的第二氧化层302的生长速率较快，从而导致位于沟槽201侧壁的第二氧化层302的厚度大于位于沟槽201底部及沟槽201底部拐角的第二氧化层302的厚度；示例性地，位于沟槽201侧壁的第二氧化层302的厚度可以为1000埃～3000埃，位于沟槽201底部及沟槽201底部拐角的第二氧化层302的厚度可以为100埃～300埃。
另外，上述位于沟槽201侧壁的屏蔽栅氧化层30与位于沟槽201底部及位于沟槽201底部拐角的屏蔽栅氧化层30具有相同的厚度，是指位于沟槽201侧壁的屏蔽栅氧化层30与位于沟槽201底部及位于沟槽201底部拐角的屏蔽栅氧化层30的厚度完全相同，或者指二者的厚度之差在允许的差值范围内。例如，若第一氧化层301为2000埃，第二氧化层302在氧化工艺中设定的目标生长厚度为2000埃，则在氧化工艺结束后，位于沟槽201侧壁的第二氧化层302的厚度可以正常生长至2000埃左右，而位于沟槽201底部及沟槽201底部拐角的第二氧化层302的厚度为200埃左右。此时，位于沟槽201侧壁的屏蔽栅氧化层30厚度大约为2000埃左右，而位于沟槽201底部及位于沟槽201底部拐角的屏蔽栅氧化层30的厚度大约为2200埃左右，两者的厚度虽然有些微差异，但由于屏蔽栅氧化层30本身较厚，此厚度差异基本不会对最终的屏蔽栅沟槽201金属氧化物半导体场效应晶体管(Split GateTrenchMetal Oxide Semiconductor Field Effect Transistor，SGT MOSFET)的可靠性有任何影响，属于允许的差值范围内，因此采用本实施例制备出的屏蔽栅氧化层30的各个部分的厚度是均匀平滑的，从而屏蔽栅氧化层30各个部分的耐压偏差不大，从而可以提高SGTMOSFET的可靠性。
此外，氧化工艺可以在高温条件下进行，高温条件下能够使位于沟槽201侧壁的屏蔽栅氧化层30与位于沟槽201底部及位于沟槽201底部拐角的屏蔽栅氧化层30具有相同的致密度，且能够使屏蔽栅氧化层30的致密度更优。其中，位于沟槽201侧壁的屏蔽栅氧化层30与位于沟槽201底部及位于沟槽201底部拐角的屏蔽栅氧化层30具有相同的致密度，是指位于沟槽201侧壁的屏蔽栅氧化层30与位于沟槽201底部及位于沟槽201底部拐角的屏蔽栅氧化层30的致密度完全相同，或者指两者的致密度的差异在允许的差值范围内。从而形成的屏蔽栅氧化层30的致密度均匀性较好，使得SGT MOSFET器件不容易产生漏电现象，从而能够提高SGT MOSFET的可靠性。
本实施例的半导体结构的制备方法，包括：提供衬底；衬底上形成有外延层；于外延层内形成沟槽；于沟槽的底部及沟槽的底部拐角形成第一氧化层；采用氧化工艺于沟槽的侧壁、沟槽的底部及沟槽的底部拐角形成第二氧化层，位于沟槽侧壁的第二氧化层的厚度大于位于沟槽底部及沟槽底部拐角的第二氧化层的厚度；第一氧化层与第二氧化层共同构成屏蔽栅氧化层；由于位于沟槽侧壁的屏蔽栅氧化层与位于沟槽底部及位于沟槽底部拐角的屏蔽栅氧化层具有相同的厚度，从而屏蔽栅氧化层的各个部分的耐压偏差不大，从而能够提高SGT MOSFET的可靠性。
同时，由于位于沟槽侧壁的屏蔽栅氧化层与位于沟槽底部及位于沟槽底部拐角的屏蔽栅氧化层具有相同的致密度，从而屏蔽栅氧化层的致密度均匀性较好，从而使SGTMOSFET器件不容易产生漏电现象，从而能够进一步提高SGT MOSFET的可靠性。
请参阅图5，在一个实施例中，上述步骤S102，包括；
S1021：于外延层的上表面形成掩膜层；
S1022：对掩膜层进行图形化处理，以形成图形化掩膜层，图形化掩膜层内具有开口图形，开口图形定义出沟槽的形状及位置；
S1023：基于图形化掩膜层刻蚀外延层，以于外延层内形成沟槽。
在步骤S1021中，请参阅图5中的步骤S1021以及图6，于外延层20的上表面形成掩膜层40。
其中，掩膜层40可以包括氮化钛(TiN)层、氮化硅(SiN)层、氧化硅(SiO2)层中的一种或多种的组合，例如，如图5所示，掩膜层40可以为氧化硅层401-氮化硅层402-氧化硅层401组成的三层结构。当然，掩膜层40还可以为其他合适的材料或者其他合适材料的组合，本实施例在此不做限制。
在步骤S1022中，请参阅图5中的步骤S1022以及图7，对掩膜层40进行图形化处理，以形成图形化掩膜层50，图形化掩膜层50内具有开口图形501，开口图形501定义出沟槽201的形状及位置。
在步骤S1023中，请参阅图5中的步骤S1023以及图8，基于图形化掩膜层50刻蚀外延层20，以于外延层20内形成沟槽201。
请参阅图9，在一个实施例中，上述步骤S103，包括：
S1031：于沟槽的底部、沟槽的底部拐角、沟槽的侧壁及图形化掩膜层的上表面形成第一氧化材料层；
S1032：去除位于图形掩膜层的上表面及位于沟槽侧壁的第一氧化材料层，并去除位于沟槽的底部及沟槽的底部拐角的部分第一氧化材料层，以形成第一氧化层。
在步骤S1031中，请参阅图9中的步骤S1031以及图10，于沟槽201的底部、沟槽201的底部拐角、沟槽201的侧壁及图形化掩膜层50的上表面形成第一氧化材料层3011。
在一个实施例中，第一氧化材料层3011的形成工艺可以包括等离子体化学气相沉积(Plasma Chemical Vapor Deposition，PCVD)工艺。采用PCVD工艺形成第一氧化材料层3011时，由于PCVD工艺的台阶覆盖率较差，因此位于沟槽201侧壁的第一氧化材料层3011的厚度小于位于沟槽201的底部以及沟槽201的底部拐角的第一氧化材料层3011的厚度。例如，位于沟槽201的底部以及沟槽201的底部拐角的第一氧化材料层3011的厚度可以为2000埃～4000埃，此时位于沟槽201侧壁的第一氧化材料层3011的厚度可以为500埃～1500埃。示例性地，在位于沟槽201的底部以及沟槽201的底部拐角的第一氧化材料层3011的厚度为3000埃时，此时位于沟槽201侧壁的第一氧化材料层3011的厚度为1000埃。PCVD工艺的优点是成膜速率快，但是成膜的致密度较差。
在步骤S1032中，请参阅图9中的步骤S1032以及图11，去除位于图形掩膜层40的上表面及位于沟槽201侧壁的第一氧化材料层3011，并去除位于沟槽201的底部及沟槽201的底部拐角的部分第一氧化材料层3011，以形成第一氧化层301。
在一个实施例中，采用湿法刻蚀同时去除沟槽201的底部、沟槽201的底部拐角、沟槽201的侧壁及图形化掩膜层50的上表面的第一氧化材料层3011，由于位于沟槽201的底部及沟槽201的底部拐角的第一氧化材料层3011较厚，因此在湿法刻蚀的过程中，在位于图形掩膜层40的上表面及位于沟槽201侧壁的第一氧化材料层3011被去除后，位于沟槽201的底部及沟槽201的底部拐角的部分第一氧化材料层3011可以被保留下来以作为第一氧化层301。例如，在位于沟槽201的底部以及沟槽201的底部拐角的第一氧化材料层3011的厚度为3000埃时，此时位于沟槽201侧壁的第一氧化材料层3011的厚度为1000埃，在采用湿法刻蚀后，由于湿法刻蚀为各向异性刻蚀，在各个方向上的刻蚀速率一致，因此位于沟槽201侧壁的第一氧化材料层3011全部被去除时，位于沟槽201的底部以及沟槽201的底部拐角的第一氧化材料层3011的厚度为2000埃，此时停止湿法刻蚀，并可以将剩余的沟槽201的底部以及沟槽201的底部拐角的第一氧化材料层3011作为第一氧化层301。
可选的，湿法刻蚀的刻蚀液可以包括氢氟酸，当然，也可以为其他合适的刻蚀液，本实施例在此不做限制。
在一个实施例中，在上述步骤S104中，采用热氧化工艺或湿氧氧化工艺于沟槽201的侧壁、沟槽201的底部及沟槽201的底部拐角形成第二氧化层302。
其中，氧化工艺可以包括热氧化工艺以及湿氧氧化工艺等等，可以针对不同的制备工艺条件采用不同的氧化工艺。例如，在衬底10为红磷衬底10时，由于红磷衬底10在高温下存在外延外扩风险，因此可以采用湿氧氧化工艺形成第二氧化层302以减少高温时间，但此时由湿氧氧化工艺形成的第二氧化层302的致密度可能会差于由热氧氧化工艺形成的第二氧化层302的致密度。
在一个实施例中，采用热氧化工艺，于沟槽201的侧壁、沟槽201的底部及沟槽201的底部拐角形成第二氧化层302，热氧化工艺的氧化温度为900℃～1200℃。
在一个实施例中，在上述步骤S1031中若采用PCVD工艺制备第一氧化材料层3011以得到第一氧化层301，则第一氧化层301的致密度会较差，而在经过热氧化工艺形成第二氧化层302的同时，第一氧化层301由于处于高温条件下，其致密度将得到改善，从而经热氧化工艺后的第一氧化层301与第二氧化层302具有相同的致密度，从而保证形成的屏蔽栅氧化层30的致密度均匀性较好。
请参阅图12，在一个实施例中，在上述步骤S104之后，还可以包括如下步骤：
S1201：于沟槽内形成屏蔽栅极材料层；屏蔽栅极材料层填满沟槽；
S1202：去除沟槽的部分屏蔽栅极材料层以及沟槽上部侧壁的第二氧化层，以形成屏蔽栅极，并使得屏蔽栅氧化层的顶面低于沟槽的顶面。
在步骤S1201中，请参阅图12中的步骤S1201以及图13，于沟槽201内形成屏蔽栅极材料层601；屏蔽栅极材料层601填满沟槽201。
其中，屏蔽栅极材料层601可以包括多晶硅层。
在步骤S1202中，请参阅图12中的步骤S1202以及图14，去除沟槽201的部分屏蔽栅极材料层601以及沟槽201上部侧壁的第二氧化层302，以形成屏蔽栅极60，并使得屏蔽栅氧化层30的顶面低于沟槽201的顶面。
请参阅图15，在一个实施例中，在上述步骤S1202之后，还可以包括如下步骤：
S1501：于屏蔽栅极的上表面形成隔离介质层；并于沟槽暴露出的侧壁形成控制栅氧化层；
S1502：于沟槽内形成控制栅极，控制栅极位于控制栅氧化层及隔离介质层的表面，且填满沟槽。
在步骤S1501中，请参阅图15中的步骤S1501以及图16，于屏蔽栅极60的上表面形成隔离介质层701；并于沟槽201暴露出的侧壁形成控制栅氧化层702。
在步骤S1502中，请参阅图15中的步骤S1502以及图17，于沟槽201内形成控制栅极70，控制栅极70位于控制栅氧化层702及隔离介质层701的表面，且填满沟槽201。
其中，控制栅极70的材料可以包括多晶硅。
本申请还提供了一种半导体结构，如图4所示，半导体结构包括：衬底10，衬底10上具有外延层20；沟槽201，位于外延层20内；第一氧化层301，位于沟槽201的底部区及沟槽201的底部拐角；第二氧化层302，位于沟槽201的侧壁、沟槽201的底部及沟槽201的底部拐角；位于沟槽201侧壁的第二氧化层302的厚度大于位于沟槽201底部及沟槽201底部拐角的第二氧化层302的厚度；第一氧化层301与第二氧化层302共同构成屏蔽栅氧化层30，位于沟槽201侧壁的屏蔽栅氧化层30与位于沟槽201底部及位于沟槽201底部拐角的屏蔽栅氧化层30具有相同的厚度。本申请中的半导体结构采用前述半导体结构的制备方法制备而成。
其中，衬底10的材料可以为本领域公知的任意合适的衬底材料，例如可以为以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、红磷、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(Double Side PolishedWafers，DSP)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等，本实施例在此不作限制。
外延层20的材料可以为本领域公知的任意合适的外延层材料，例如可以包括氮化镓(GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铟镓(InGaN)中的一种或者多种的组合，本实施例在此不作限制。
第一氧化层301可以包括氧化硅层。第一氧化层301的厚度可以为1500埃～3000埃，本实施例在此不作限制。
位于沟槽201侧壁的第二氧化层302的厚度大于位于沟槽201底部及沟槽201底部拐角的第二氧化层302的厚度；示例性地，位于沟槽201侧壁的第二氧化层302的厚度可以为1000埃～3000埃，位于沟槽201底部及沟槽201底部拐角的第二氧化层302的厚度可以为100埃～300埃。
本实施例的半导体结构，包括：衬底10，衬底10上具有外延层20；沟槽201，位于外延层20内；第一氧化层301，位于沟槽201的底部区及沟槽201的底部拐角；第二氧化层302，位于沟槽201的侧壁、沟槽201的底部及沟槽201的底部拐角；位于沟槽201侧壁的第二氧化层302的厚度大于位于沟槽201底部及沟槽201底部拐角的第二氧化层302的厚度；第一氧化层301与第二氧化层302共同构成屏蔽栅氧化层30。由于位于沟槽201侧壁的屏蔽栅氧化层30与位于沟槽201底部及位于沟槽201底部拐角的屏蔽栅氧化层30具有相同的厚度，从而屏蔽栅氧化层30的各个部分的耐压偏差不大，从而能够提高SGT MOSFET的可靠性。
同时，由于位于沟槽201侧壁的屏蔽栅氧化层30与位于沟槽201底部及位于沟槽底部拐角的屏蔽栅氧化层30具有相同的致密度，从而屏蔽栅氧化层30的致密度均匀性较好，从而使SGT MOSFET器件不容易产生漏电现象，从而能够进一步提高SGT MOSFET的可靠性。
在一个实施例中，如图14所示，屏蔽栅氧化层30的顶面低于沟槽201的顶面；半导体结构还包括：屏蔽栅极60，位于屏蔽栅氧化层30远离外延层20的表面，屏蔽栅极60的顶面低于沟槽201的顶面。
其中，屏蔽栅极材料层601可以包括多晶硅层。
在一个实施例中，如图17所示，半导体结构还包括：隔离介质层701，位于屏蔽栅极60的上表面；控制栅氧化层702，位于沟槽201的侧壁，且位于屏蔽栅氧化层30的上方；控制栅极70，位于沟槽201内，且位于控制栅氧化层702及隔离介质层701的表面，且填满沟槽201。
其中，控制栅极70的材料可以包括多晶硅。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；所述衬底上形成有外延层；
于所述外延层内形成沟槽；
于所述沟槽的底部及所述沟槽的底部拐角形成第一氧化层；
采用氧化工艺于所述沟槽的侧壁、所述沟槽的底部及所述沟槽的底部拐角形成第二氧化层，位于所述沟槽侧壁的第二氧化层的厚度大于位于所述沟槽底部及所述沟槽底部拐角的第二氧化层的厚度；所述第一氧化层与所述第二氧化层共同构成屏蔽栅氧化层，位于所述沟槽侧壁的屏蔽栅氧化层与位于所述沟槽底部及位于所述沟槽底部拐角的屏蔽栅氧化层具有相同的厚度。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，于所述外延层内形成沟槽，包括：
于所述外延层的上表面形成掩膜层；
对所述掩膜层进行图形化处理，以形成图形化掩膜层，所述图形化掩膜层内具有开口图形，所述开口图形定义出所述沟槽的形状及位置；
基于所述图形化掩膜层刻蚀所述外延层，以于所述外延层内形成所述沟槽。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述于所述沟槽的底部及所述沟槽的底部拐角形成第一氧化层包括：
于所述沟槽的底部、所述沟槽的底部拐角、所述沟槽的侧壁及所述图形化掩膜层的上表面形成第一氧化材料层；
去除位于所述图形掩膜层的上表面及位于所述沟槽侧壁的第一氧化材料层，并去除位于所述沟槽的底部及所述沟槽的底部拐角的部分所述第一氧化材料层，以形成所述第一氧化层。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，采用热氧化工艺或湿氧氧化工艺于所述沟槽的侧壁、所述沟槽的底部及所述沟槽的底部拐角形成所述第二氧化层。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于，采用热氧化工艺，于所述沟槽的侧壁、所述沟槽的底部及所述沟槽的底部拐角形成所述第二氧化层，所述热氧化工艺的氧化温度为900℃～1200℃。
6.根据权利要求1至5中任一项所述的半导体结构的制备方法，其特征在于，所述采用氧化工艺于所述沟槽的侧壁、所述沟槽的底部及所述沟槽的底部拐角形成第二氧化层之后，还包括：
于所述沟槽内形成屏蔽栅极材料层；所述屏蔽栅极材料层填满所述沟槽；
去除所述沟槽的部分所述屏蔽栅极材料层以及所述沟槽上部侧壁的所述第二氧化层，以形成屏蔽栅极，并使得所述屏蔽栅氧化层的顶面低于所述沟槽的顶面。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述形成屏蔽栅极及屏蔽栅氧化层之后，还包括：
于所述屏蔽栅极的上表面形成隔离介质层；并于所述沟槽暴露出的侧壁形成控制栅氧化层；
于所述沟槽内形成控制栅极，所述控制栅极位于所述控制栅氧化层及所述隔离介质层的表面，且填满所述沟槽。
8.一种半导体结构，其特征在于，包括：
衬底，所述衬底上具有外延层；
沟槽，位于所述外延层内；
第一氧化层，位于所述沟槽的底部区及所述沟槽的底部拐角；
第二氧化层，位于所述沟槽的侧壁、所述沟槽的底部及所述沟槽的底部拐角；位于所述沟槽侧壁的第二氧化层的厚度大于位于所述沟槽底部及所述沟槽底部拐角的第二氧化层的厚度；所述第一氧化层与所述第二氧化层共同构成屏蔽栅氧化层，位于所述沟槽侧壁的屏蔽栅氧化层与位于所述沟槽底部及位于所述沟槽底部拐角的屏蔽栅氧化层具有相同的厚度。
9.根据权利要求8所述的半导体结构，其特征在于，所述屏蔽栅氧化层的顶面低于所述沟槽的顶面；所述半导体结构还包括：
屏蔽栅极，位于所述屏蔽栅氧化层远离所述外延层的表面，所述屏蔽栅极的顶面低于所述沟槽的顶面。
10.根据权利要求9所述的半导体结构，其特征在于，所述半导体结构还包括：
隔离介质层，位于所述屏蔽栅极的上表面；
控制栅氧化层，位于所述沟槽的侧壁，且位于所述屏蔽栅氧化层的上方；
控制栅极，位于所述沟槽内，且位于所述控制栅氧化层及所述隔离介质层的表面，且填满所述沟槽。
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CN116759308A (zh) * 2023-08-23 2023-09-15 合肥晶合集成电路股份有限公司 闸极氧化层的制备方法、闸极氧化层及沟槽式场效应管

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