CN115621120B - 半导体结构及其制备方法 - Google Patents

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Abstract

本申请涉及一种半导体结构及其制备方法，半导体结构包括：衬底；外延层，位于所述衬底的上表面；沟槽，沿厚度方向贯穿所述外延层；氧化层，位于所述沟槽的侧壁及底部；位于所述沟槽底部的氧化层的厚度大于位于所述沟槽侧壁的氧化层的厚度；栅极，位于所述氧化层的上表面，且填满所述沟槽。本申请提供的半导体结构能够改善沟槽型SiC MOSFET沟槽底部栅氧化层边缘的电场强度过大问题，从而防止击穿以提高器件的可靠性。

Description

半导体结构及其制备方法
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
随着现代电子技术的发展，宽带隙第三代半导体材料碳化硅（SiC）由于拥有宽禁带、高临界击穿电场、高饱和电子迁移率、高熔点和高热导率等优点，成为了制备功率电子器件的理想材料。在碳化硅开关器件中，碳化硅金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET）凭借其高击穿场强、高热稳定性、抗辐射等优异的特性在新能源汽车、轨道交通、航天航空等中高压领域极具应用潜力。
目前，平面SiC MOSFET（譬如4H-SiC MOSFET）已应用在各类设备和装备中，近年随着市场对更高性能、更低成本SiC MOSFET的需求，新一代栅沟槽型SiC MOSFET应运而生。与平面型SiC MOSFET相比，沟槽型SiC MOSFET具有更低的导通电阻、更高的沟道电子密度及迁移率，同时，其较小的芯片尺寸可进一步降低芯片成本。然而，沟槽型SiC MOSFET的沟槽底部的栅氧化层边缘会存在电场集聚，从而影响SiC MOSFET的可靠性，进而阻碍了SiCMOSFET的应用。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种半导体结构及其制备方法，改善沟槽型SiC MOSFET沟槽底部栅氧化层边缘的电场集聚问题，从而防止击穿，提高器件可靠性，且优化制造工艺以适应批量生产。
为实现上述目的及其他相关目的，本申请一方面提供一种半导体结构，包括：衬底、外延层、沟槽、氧化层及栅极。外延层位于衬底的上表面；沟槽沿厚度方向贯穿外延层；氧化层位于沟槽的侧壁及底部，且位于沟槽底部的氧化层的厚度大于位于沟槽侧壁的氧化层的厚度；栅极位于氧化层的上表面，且填满沟槽。
于上述实施例中的半导体结构中，具体地，在长有外延层的衬底内形成了沟槽，且沟槽沿厚度方向贯穿外延层，在沟槽的侧壁及底部形成了氧化层，其中，位于沟槽底部的氧化层的厚度大于位于沟槽侧壁的氧化层的厚度，栅极形成于氧化层的上表面并填满沟槽。由于位于沟槽底部的氧化层的厚度大于位于沟槽侧壁的氧化层的厚度，降低了沟槽底部尤其是沟槽底部拐角处的氧化层的电场强度，进一步提高了栅极的耐压能力，避免了器件由于底部拐角处的氧化层的电场强度过高而超过氧化层所能承受的范围时，氧化层会被击穿，从而会导致器件出现破坏性失效或漏电的问题，提高了器件的可靠性。传统技术中为了解决沟槽型器件拐角处易击穿的问题，常采用双沟槽结构或非对称沟槽结构，对比于上述结构，本申请提出的半导体结构不要求对沟槽深度与线宽的精细控制以及不会牺牲部分器件的导通性能，工艺难度较小，适合批量生产，且本申请提出的半导体结构改善了沟槽型器件拐角处易击穿的问题，提高了沟槽型SiC MOSFET氧化层的可靠性。
在其中一个实施例中，衬底包括碳化硅衬底；栅极包括多晶硅栅极；沟槽的侧壁为倾斜侧壁，沟槽的侧壁与（）晶面相平行。
在其中一个实施例中，半导体结构还包括：第一导电类型的体区及第二导电类型的源区。第一导电类型的体区位于外延层内，且位于沟槽相对的两侧；第二导电类型的源区位于第一导电类型的体区内，且位于沟槽相对的两侧。
在其中一个实施例中，第一导电类型包括P型，第二导电类型包括N型；或第一导电类型包括N型，第二导电类型包括P型。
本申请的另一方面提供一种半导体结构的制备方法，包括如下步骤：
提供衬底，于衬底的上表面形成外延层；
刻蚀外延层及衬底，以形成沟槽，沟槽沿厚度方向贯穿外延层；
对沟槽的底部进行预处理，预处理后，氧化层于相同生长工艺条件下，在沟槽底部的生长速率大于在沟槽侧壁的生长速率；
于沟槽的侧壁及底部形成氧化层，位于沟槽底部的氧化层的厚度大于位于沟槽侧壁的氧化层的厚度；
于氧化层的表面形成栅极，栅极填满沟槽。
于上述实施例中的半导体结构中，具体地，刻蚀外延层及上表面形成外延层的衬底得到沟槽，其中，沟槽的侧壁为倾斜侧壁，接着对沟槽的底部进行预处理以使氧化层在沟槽底部的生长速率大于在沟槽侧壁的生长速率，从而在具有相同生长工艺条件时，得到沟槽底部的氧化层比沟槽侧壁的氧化层更厚的半导体结构。上述制备方法优化了沟槽底部氧化层的生长过程，提高了氧化层的质量并降低了电场分布的强度，能够改善沟槽型SiCMOSFET中由于沟槽拐角处氧化层的电场强度过高导致器件出现破坏性失效或漏电的问题，提高了器件的可靠性。
在其中一个实施例中，刻蚀外延层及衬底，以形成沟槽之前，还包括如下步骤：
于外延层内形成第一导电类型的体区；
于第一导电类型的体区内形成第二导电类型的源区。
在其中一个实施例中，形成沟槽之后，对沟槽的底部进行预处理之前，还包括：形成屏蔽层，屏蔽层覆盖沟槽的侧壁、沟槽的底部及外延层的上表面；
对沟槽的底部进行预处理之后，于沟槽的侧壁及底部形成氧化层之前，还包括：去除屏蔽层。
在其中一个实施例中，去除所述屏蔽层之后，于沟槽的侧壁及底部形成氧化层之前，还包括：
于沟槽的侧壁、沟槽的底部及外延层的上表面形成牺牲氧化层；
去除牺牲氧化层。
在其中一个实施例中，对沟槽的底部进行预处理包括：于沟槽底部的衬底内进行离子注入，以于沟槽底部的下方形成离子注入层；
于沟槽的侧壁及底部形成氧化层的过程中，离子注入层完全转变为氧化层。
在其中一个实施例中，离子注入层内离子的掺杂浓度为1016~1020/cm3；于沟槽底部的衬底内进行离子注入的过程中，离子注入的方向相较于（0001）面倾斜5°~10°，离子注入能量为5~250keV。
附图说明
为了更好地描述和说明这里公开的那些申请的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的申请、目前描述的实施例和/或示例以及目前理解的这些申请的最佳模式中的任何一者的范围的限制。
图1显示为本申请一实施例中提供的半导体结构截面示意图；
图2显示为本申请一实施例中提供的半导体结构的制备方法的流程图；
图3-图19显示为本申请一实施例中提供的半导体结构的制备方法中各步骤所得结构的截面示意图。
附图标记说明：
10、衬底；11、外延层；111、体区；112、源区；12、第一掩膜层；121、图形化掩膜层；13、第一光刻胶层；141、初始沟槽；14、沟槽；15、第二掩膜层；16、屏蔽层；17、离子注入层；18、牺牲氧化层；19、氧化层；20、栅极；201、栅极材料层。
具体实施方式
为了便于理解本申请，下面将参考相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。
请参阅图1-图19。需要说明的是，本实施例中所提供的图示仅以示意方式说明本申请的基本构想，虽图示中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
随着半导体技术的发展，由于SiC MOSFET与相同功率等级的Si MOSFET相比，导通电阻、开关损耗大幅降低，适用于更高的工作频率，且由于SiC MOSFET具有高温稳定、抗辐照等优异的特性，在相关领域内得到了越来越广泛的应用。SiC MOSFET包括平面型SiCMOSFET及沟槽型SiC MOSFET，近年随着市场对更高性能、更低成本SiC MOSFET的需求，沟槽型碳化硅 MOSFET已逐渐替代平面型SiC MOSFET，但由于沟槽型器件采用了竖直沟道，且碳化硅的临界击穿电场强度较高，沟槽型SiC MOSFET在沟槽拐角处的氧化层电场强度往往过高，以致超过了氧化层所能承受的范围，容易导致器件破坏性失效，且由于沟槽型SiCMOSFET使用的晶圆通常为（0001）晶向，器件沟槽底部（0001）晶面的氧化速率明显低于沟槽侧壁的氧化速率，而沟槽侧壁的栅氧化层厚度受阈值电压的影响不能加厚，以致沟槽侧壁和底部在同样的条件下进行氧化时，沟槽底部包括其拐角处的氧化层厚度偏薄，进一步放大了沟槽型SiC MOSFET在沟槽拐角处的氧化层电场强度过高的缺点，不能保证器件的可靠性。
为了保证沟槽型SiC MOSFET器件的长期可靠性，阻断状态下氧化层的最高场强需要被限制在3MV/cm以下，而未加保护结构的碳化硅沟槽MOSFET阻断状态下栅氧场强常常达到8MV/cm以上，远远高于场强工作可靠性的要求。针对上述问题，通常可以采用栅极底部引入P型屏蔽层、非对称沟槽底部保护以及双沟槽栅等方法来实现对沟槽底部尤其是沟槽底部拐角处的氧化层边缘电场强度的降低，从而提高器件可靠性，这些结构对阻断状态下氧化层进行了屏蔽以保护氧化层。但在栅极底部引入P型屏蔽层以优化拐角处电场分布同时增加了器件的导通电阻，非对称沟槽结构牺牲了部分器件导通性能，双沟槽结构需要精细的线宽控制和沟槽深度控制。本申请针对上述技术中的问题，提供了一种半导体结构及其制备方法，改善了沟槽型SiC MOSFET沟槽底部栅氧化层边缘的电场积聚，可进一步提高栅极耐压能力从而防止击穿，以提高器件可靠性。
作为示例，请参阅图1，本申请实施例中提供了一种半导体结构，包括：衬底10、外延层11、沟槽14、氧化层19及栅极20。外延层11位于衬底10的上表面；沟槽14沿厚度方向贯穿外延层11；氧化层19位于沟槽14的侧壁及底部，且位于沟槽14底部的氧化层19的厚度大于位于沟槽14侧壁的氧化层19的厚度；栅极20位于氧化层19的上表面，且填满沟槽14。
于上述实施例中的半导体结构中，具体地，在长有外延层11的衬底10内形成了沟槽14，且沟槽14沿厚度方向贯穿外延层11，在沟槽14的侧壁及底部形成了氧化层19，其中，位于沟槽14底部的氧化层19的厚度大于位于沟槽14侧壁的氧化层19的厚度，位于沟槽14侧壁的氧化层19为栅极氧化层，栅极20形成于氧化层19的上表面并填满沟槽14。由于位于沟槽14底部的氧化层19的厚度大于位于沟槽14侧壁的氧化层19的厚度，降低了沟槽底部尤其是沟槽底部拐角处的氧化层19的电场强度，进一步提高了栅极20的耐压能力，避免了器件由于底部拐角处的氧化层19的电场强度过高而超过氧化层19所能承受的范围时，氧化层19会被击穿，导致器件出现的破坏性失效或漏电问题，提高了器件的可靠性。传统技术中为了解决沟槽型器件拐角处易击穿的问题，常采用双沟槽结构或非对称沟槽结构，对比于上述结构，本申请提出的半导体结构不要求对沟槽深度与线宽的精细控制以及不会牺牲部分器件的导通性能，工艺难度较小，适合批量生产，且本申请提出的半导体结构改善了沟槽型器件拐角处易击穿的问题，提高了沟槽型SiC MOSFET氧化层19的可靠性。
请继续参阅图1，在其中一个实施例中，衬底10可以包括但不仅限于碳化硅衬底；栅极20包括多晶硅栅极；沟槽14的侧壁可以倾斜侧壁，沟槽14的侧壁与（）晶面相平行，通过形成倾斜侧壁，可以增加沟槽14的宽度，且可以增加迁移率，以进一步增加导通状态电流。
在其他示例中，衬底10可以不仅限于碳化硅衬底；例如，衬底10还可以是诸如硅（Si）衬底、硅锗（SiGe）衬底、硅锗碳（SiGeC）衬底、砷化镓（GaAs）衬底、砷化铟（InAs）衬底、磷化铟（InP）衬底、其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，衬底10还可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。本领域的技术人员可以根据衬底10上形成的晶体管类型选择衬底类型，因此衬底10的类型不应限制本申请的保护范围。另外，氧化层19的材料可以包括但不限于二氧化硅，栅极20的材料可以包括但不限于多晶硅。
请继续参阅图1，作为示例，半导体结构还可以包括：第一导电类型的体区111及第二导电类型的源区112。第一导电类型的体区111位于外延层11内，且位于沟槽14相对的两侧；第二导电类型的源区112位于第一导电类型的体区111内，且位于沟槽14相对的两侧。
作为示例，第一导电类型包括P型，第二导电类型包括N型；或第一导电类型包括N型，第二导电类型包括P型。P型杂质离子可以包括但不限于铝源中的铝离子，具体的，P型掺杂离子可以为固态氧化铝（AlO）、氮化铝（AlN）及氯化铝（AlCl）等含铝化合物中的任意一种或几种中的铝离子。N型杂质离子可以包括但不限于磷（P）离子、砷（As）离子及锑（Sb）离子一种或几种。
作为示例，请参阅图2，本申请的实施例还提供一种半导体结构的制备方法，包括如下步骤：
步骤S1：提供衬底，于衬底的上表面形成外延层；
步骤S8：刻蚀外延层，以形成沟槽，沟槽沿厚度方向贯穿外延层；
步骤S11：对沟槽的底部进行预处理，预处理后，氧化层于相同生长工艺条件下，在沟槽底部的生长速率大于在沟槽侧壁的生长速率；
步骤S15：于沟槽的侧壁及底部形成氧化层，位于沟槽底部的氧化层的厚度大于位于沟槽侧壁的氧化层的厚度；
步骤S16：于氧化层的表面形成栅极，栅极填满沟槽。
在步骤S1中，请参阅图2中的步骤S1及图3，提供衬底10，于衬底10的上表面形成外延层11。
在步骤S8中，请参阅图2中的步骤S8及图10，刻蚀外延层11，以形成沟槽14，沟槽14沿厚度方向贯穿外延层11。沟槽14的侧壁为倾斜侧壁，倾斜侧壁与（）晶面平行，可以增加沟槽宽度，且可以增加迁移率，以进一步增加导通状态电流；且在沟槽14的底部拐角处具有圆角结构，能够增大沟槽14与之后填充的氧化层的接触面积，优化沟槽14底部的氧化层生长过程、成膜质量及电场分布，以降低沟槽14的底部尖锐拐角带来的过高电场强度，从而防止击穿，提高器件的可靠性。
在步骤S11中，请参阅图2中的步骤S11，对沟槽14的底部进行预处理，预处理后，氧化层19于相同生长工艺条件下，在沟槽14底部的生长速率大于在沟槽14侧壁的生长速率，以使得在氧化层19生长完成后，位于沟槽14底部的氧化层19的厚度能够大于位于沟槽14侧壁的氧化层19的厚度。
在步骤S15中，请参阅图2中的步骤S15及图17，于沟槽14的侧壁及底部形成氧化层19，位于沟槽14底部的氧化层19的厚度大于位于沟槽14侧壁的氧化层19的厚度，其中，位于沟槽14侧壁的氧化层19为栅极氧化层。具体地，可以采用热氧化工艺形成氧化层19，氧化层19的形成温度可以为1100℃~1400℃，例如，氧化层19的形成温度可以为1100℃、1200℃、1300℃或1400℃等等。
在步骤S16中，请参阅图2中的步骤S16及图19，于氧化层19的表面形成栅极20，栅极20填满沟槽14，由于位于沟槽14底部的氧化层19的厚度大于位于沟槽14侧壁的氧化层19的厚度，提高了栅极20的耐压能力，进一步提高了器件的可靠性。具体地，形成栅极20可以采用低压力化学气相沉积法（Low Pressure Chemical Vapor Deposition，LPCVD），形成温度为600℃~700℃，例如，形成温度可以为600℃、620℃、650℃、700℃。
作为示例，请参阅图18及图19，步骤S16中形成栅极20还包括：于所述氧化层19的表面形成栅极材料层201，栅极材料层201填满沟槽14，并延伸至沟槽14的外围，且覆盖氧化层19；去除位于沟槽14外围的栅极材料层201，保留于沟槽14内的栅极材料层201即为栅极20。具体地，可以采用回刻（Etch Back）或化学机械研磨技术（Chemical MechanicalPolish，CMP）去除位于沟槽14外围的栅极材料层201。
于上述实施例中的半导体结构中，具体地，刻蚀外延层11得到沟槽14，其中，沟槽14的侧壁为倾斜侧壁，接着对沟槽14的底部进行预处理以使氧化层19在沟槽底部的生长速率大于在沟槽14侧壁的生长速率，从而在具有相同生长工艺条件时，得到沟槽14底部的氧化层19比沟槽14侧壁的氧化层19更厚的半导体结构。上述制备方法优化了沟槽14底部氧化层19的生长过程，提高了氧化层19的质量并降低了电场分布的强度，能够改善沟槽型SiCMOSFET中由于沟槽14拐角处氧化层19的电场强度过高导致器件出现破坏性失效或漏电的问题，提高了器件的可靠性。
作为示例，刻蚀外延层，以形成沟槽之前，还包括如下步骤：
步骤S2：于外延层内形成第一导电类型的体区；
步骤S3：于第一导电类型的体区内形成第二导电类型的源区。
在步骤S2中，请参阅图4，于外延层11内形成第一导电类型的体区111，具体地，体区111的形成方式可以包括离子注入，掺杂材料包括硼离子或铝离子及其化合物中至少一种，掺杂浓度可以为1016~1017/cm3，例如，本实施例中所用掺杂材料为氮化铝（AlN）。具体的，掺杂浓度可以为1016/cm3、2×1016/cm3、5×1016/cm3、8×1016/cm3或1017/cm3等等。
在步骤S3中，请参阅图5，于第一导电类型的体区111内形成第二导电类型的源区112，具体地，源区112的形成方式可以包括离子注入，掺杂材料包括氮离子或磷离子及其化合物中至少一种，掺杂浓度可以为1019~1021/cm3，例如，本实施例中所用掺杂材料为氢化磷（PH3）。具体的，掺杂浓度可以为1019/cm3、1020/cm3或1021/cm3等等。
作为示例，第一导电类型包括P型，第二导电类型包括N型；或第一导电类型包括N型，第二导电类型包括P型。P型杂质离子可以包括但不限于铝源中的铝离子，具体的，P型掺杂离子可以为固态氧化铝（AlO）、氮化铝（AlN）及氯化铝（AlCl）等含铝化合物中的任意一种或几种中的铝离子。N型杂质离子可以包括但不限于磷（P）离子、砷（As）离子及锑（Sb）离子一种或几种。
作为示例，在步骤S3之后，以及形成沟槽之前，还可以包括如下步骤：
步骤S4：于外延层上表面形成第一掩膜层；
步骤S5：于第一掩膜层上表面形成具有开口图案的第一光刻胶层；
步骤S6：以第一光刻胶层为掩膜，刻蚀第一掩膜层，刻蚀后去除第一光刻胶层，以得到图形化掩膜层；
步骤S7：以图形化掩膜层为掩膜，刻蚀外延层，并对得到的沟槽结构底部拐角进行圆滑处理，得到具有圆角结构的沟槽，去除第一掩膜层。
在步骤S4中，请参阅图6，于外延层11上表面形成第一掩膜层12，在形成第一掩膜层12后，可以通过退火增大第一掩膜层12的密度。具体地，第一掩膜层12的形成方式可以包括CVD，沉积温度可以为200℃~400℃，例如，沉积温度可以为200℃、300℃、350℃或400℃等等。第一掩膜层12的材料可以包括氢化硅（SiH4）、氧气（O2）、氩气（Ar）、氧化硅（SiO2）中任意一种或几种的组合，第一掩膜层12可以是单层结构，也可以是多层堆叠结构，并调整在之后的刻蚀过程中，第一掩膜层12与外延层11的刻蚀选择比大于等于3，其中，调整刻蚀选择比的方式可以包括富氧及自偏压方式。
在步骤S5中，请参阅图7，于第一掩膜层12上表面涂布光刻胶，并经曝光、显影等一系列步骤，形成具有开口图案的第一光刻胶层13，具有开口图案的第一光刻胶层13定义沟槽14的位置及形状。
在步骤S6中，请参阅图8，以具有开口图案的第一光刻胶层13为掩膜，刻蚀第一掩膜层12得到图形化掩膜层121，刻蚀后去除第一光刻胶层13。当然，在本申请的其他实施例中，也可以在得到图形化掩膜层121后保留第一光刻胶层13，在刻蚀衬底10后，再去除第一光刻胶层13。具体地，刻蚀第一掩膜层12的方式可以包括干法刻蚀。
在步骤S7中，请参阅图9及图10，以图形化掩膜层121为掩膜，刻蚀外延层11及衬底10，得到初始沟槽141，并对初始沟槽141底部拐角进行圆滑处理，得到具有圆角结构的沟槽14，以降低初始沟槽141底部拐角的尖锐带来的过高电场场强，从而防止器件的击穿，提高可靠性。接着，去除图形化掩膜层121。具体地，刻蚀外延层11及衬底10的方式可以包括干法刻蚀。
作为示例，形成沟槽之后，对沟槽的底部进行预处理之前，还包括：
步骤S10：形成屏蔽层，屏蔽层覆盖沟槽的侧壁、沟槽的底部及外延层的上表面；
对沟槽的底部进行预处理之后，于沟槽的侧壁及底部形成氧化层之前，还包括：
步骤S12：去除屏蔽层及第二掩膜层。
在步骤S10中，请参阅图12，形成屏蔽层16，屏蔽层16覆盖沟槽14的侧壁、沟槽14的底部及外延层11的上表面，以减弱离子注入时产生的沟道效应。具体地，第一掩膜层12的形成方式可以包括CVD。
在步骤S12中，请参阅图14，去除屏蔽层16及第二掩膜层15，具体地，去除屏蔽层16及第二掩膜层15的方式包括湿法刻蚀。
作为示例，在形成沟槽之后，形成屏蔽层之前，还可以包括如下步骤：
步骤S9：于外延层上表面形成第二掩膜层。
在步骤S9中，请参阅图11，于外延层11上表面形成第二掩膜层15。具体地，可以在沟槽14底部、沟槽14侧壁以及外延层11上表面形成第二掩膜层15，在外延层11上表面的第二掩膜层15表面形成第二光刻胶层（未图示），以第二光刻胶层为掩膜刻蚀第二掩膜层15，刻蚀完成后去除第二光刻胶层，并去除在沟槽14底部及沟槽14侧壁的第二掩膜层15，以得到外延层11上表面的第二掩膜层15。具体地，去除在沟槽14底部及沟槽14侧壁的第二掩膜层15的方式包括干法刻蚀。
作为示例，去除所述屏蔽层及第二掩膜层之后，于沟槽的侧壁及底部形成氧化层之前，还包括：
步骤S13：于沟槽的侧壁、沟槽的底部及外延层的上表面形成牺牲氧化层；
步骤S14：去除牺牲氧化层。
在步骤S13中，请参阅图15，于沟槽14的侧壁、沟槽14的底部及外延层11的上表面形成牺牲氧化层18以去除沟槽14的侧壁、沟槽14的底部及外延层11的上表面因刻蚀和离子注入而形成的损伤层，其中，牺牲氧化层18的厚度可以根据损伤层的厚度改变。
在步骤S14中，请参阅图16，去除牺牲氧化层18。具体地，去除牺牲氧化层18的方式包括湿法刻蚀。
作为示例，本申请实施例中湿法刻蚀所使用的材料可以包括但不限于氯气（Cl2）、氧气（O2）及氩气（Ar）中的至少一种或多种的组合；干法刻蚀所使用的材料可以包括但不限于氟化硫（SF6）及氧气（O2）的一种或多种组合。
作为示例，请参阅图13，对沟槽14的底部进行预处理包括：于沟槽14底部的外延11内进行离子注入，以于沟槽14底部的下方形成离子注入层17；于沟槽14的侧壁及底部形成氧化层19的过程中，离子注入层17完全转变为氧化层19。预处理的步骤中可以使用碳帽技术，以避免因高温退火产生的外延11表面的粗糙问题。在后续形成氧化层19的过程中，离子注入层17全部转化为氧化层19，由于离子注入层17的存在，使氧化层19在沟槽14底部的生长速率大于在沟槽14侧壁的生长速率，从而在具有相同生长工艺条件时，得到沟槽14底部的氧化层19比沟槽14侧壁的氧化层19厚度更大的半导体结构。
作为示例，离子注入层17内离子的掺杂浓度为1016~1020/cm3，具体的，掺杂浓度可以为1016/cm3、1017/cm3、1019/cm3或1020/cm3等等，以提升在沟槽14底部氧化层19的生长速率，由于在沟槽14侧壁的氧化层19的厚度决定阈值电压的大小且刻蚀较为困难，即在沟槽14侧壁的栅氧化层19的厚度决定底部氧化层19的生长时间，则在生长时间不变时，即在沟槽14侧壁的氧化层19厚度不变时，掺杂浓度越高，在沟槽14底部氧化层19的生长速率越大，且大于在沟槽14侧壁氧化层19的生长速度；于沟槽14底部的衬底10内进行离子注入的过程中，离子注入的方向相较于（0001）面倾斜5°~10°，例如，倾斜角度可以为5°、6°、8°或10°等等，以降低离子注入产生的沟道效应，离子注入能量为5~250keV，例如，离子注入能量可以为5KeV、50KeV、150KeV或250KeV等等，离子注入能量影响离子注入层17在沟槽14底部的外延11内的分布情况，可以通过多次注入形成箱式分布以使得分布情况更为均匀。
于上述实施例中提供的半导体结构的制备方法中，通过预处理使氧化层在沟槽底部的生长速率大于在沟槽侧壁的生长速率，从而在具有相同生长工艺条件时，得到沟槽底部的氧化层比沟槽侧壁的氧化层更厚的半导体结构，以降低沟槽底部尤其是沟槽底部拐角处的氧化层的电场强度，避免了器件由于底部拐角处的氧化层的电场强度过高而超过氧化层所能承受的范围时，氧化层被击穿导致器件失效的问题，提高了器件的可靠性。
请注意，上述实施例仅出于说明性目的而不意味对本申请的限制。
应该理解的是，除非本文中有明确的说明，所述的步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，所述的步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体结构的制备方法，其特征在于，包括如下步骤：
提供衬底，于衬底的上表面形成外延层；
刻蚀所述外延层，以形成沟槽，所述沟槽沿厚度方向贯穿所述外延层；
对所述沟槽的底部进行预处理，即于所述沟槽底部的衬底内进行离子注入，以于所述沟槽底部的下方形成离子注入层；预处理后，氧化层于相同生长工艺条件下，在所述沟槽底部的生长速率大于在所述沟槽侧壁的生长速率；
在同一工艺步骤中，于所述沟槽的侧壁及底部同时形成氧化层，所述离子注入层完全转变为所述氧化层；以在具有相同生长工艺条件时，得到位于所述沟槽底部的氧化层的厚度大于位于所述沟槽侧壁的氧化层的厚度的半导体结构；
于所述氧化层的表面形成栅极，所述栅极填满所述沟槽；
其中，所述预处理使用碳帽技术；所述离子注入层内离子的掺杂浓度为1016~1020/cm3；所述离子注入的方向相较于（0001）面倾斜5°~10°；所述离子注入包括多次注入步骤以形成箱式分布。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，刻蚀所述外延层，以形成所述沟槽之前，还包括：
于所述外延层内形成第一导电类型的体区；
于所述第一导电类型的体区内形成第二导电类型的源区。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，
形成所述沟槽之后，对所述沟槽的底部进行预处理之前，还包括：形成屏蔽层，所述屏蔽层覆盖所述沟槽的侧壁、所述沟槽的底部及所述外延层的上表面；
对所述沟槽的底部进行预处理之后，于所述沟槽的侧壁及底部形成氧化层之前，还包括：去除所述屏蔽层。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，去除所述屏蔽层之后，于所述沟槽的侧壁及底部形成氧化层之前，还包括：
于所述沟槽的侧壁、所述沟槽的底部及所述外延层的上表面形成牺牲氧化层；
去除所述牺牲氧化层。
5.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述体区的掺杂材料包括硼离子或铝离子及其化合物中至少一种；所述源区的掺杂材料包括氮离子或磷离子及其化合物中至少一种。
6.根据权利要求1所述的半导体结构的制备方法，其特征在于，于所述沟槽底部的衬底内进行离子注入的过程中，离子注入能量为5~250keV。
7.一种包括权利要求1-6任一项所述半导体结构的制备方法的半导体结构，其特征在于，包括：
衬底；
外延层，位于所述衬底的上表面；
沟槽，沿厚度方向贯穿所述外延层；
氧化层，位于所述沟槽的侧壁及底部；位于所述沟槽底部的氧化层的厚度大于位于所述沟槽侧壁的氧化层的厚度；
栅极，位于所述氧化层的上表面，且填满所述沟槽。
8.根据权利要求7所述的半导体结构，其特征在于，所述衬底包括碳化硅衬底；所述栅极包括多晶硅栅极；所述沟槽的侧壁为倾斜侧壁，所述沟槽的侧壁与（）晶面相平行。
9.根据权利要求7或8所述的半导体结构，其特征在于，所述半导体结构还包括：
第一导电类型的体区，所述第一导电类型的体区位于所述外延层内，且位于所述沟槽相对的两侧；
第二导电类型的源区，位于所述第一导电类型的体区内，且位于所述沟槽相对的两侧。
10.根据权利要求9所述的半导体结构，其特征在于，所述第一导电类型包括P型，所述第二导电类型包括N型；或所述第一导电类型包括N型，所述第二导电类型包括P型。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024902A (zh) * 2016-07-22 2016-10-12 泰科天润半导体科技（北京）有限公司 具有高阻断特性的SiC基穿通型沟槽MOSFET的制作方法
CN108735795A (zh) * 2017-04-21 2018-11-02 苏州能屋电子科技有限公司 （0001）面外延的六方相SiC晶圆、UMOSFET器件及其制作方法
CN112635315A (zh) * 2020-12-10 2021-04-09 株洲中车时代半导体有限公司 沟槽氧化层和沟槽栅的制备方法及半导体器件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024902A (zh) * 2016-07-22 2016-10-12 泰科天润半导体科技（北京）有限公司 具有高阻断特性的SiC基穿通型沟槽MOSFET的制作方法
CN108735795A (zh) * 2017-04-21 2018-11-02 苏州能屋电子科技有限公司 （0001）面外延的六方相SiC晶圆、UMOSFET器件及其制作方法
CN112635315A (zh) * 2020-12-10 2021-04-09 株洲中车时代半导体有限公司 沟槽氧化层和沟槽栅的制备方法及半导体器件

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